KR20210014896A - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 초기화 제어 방법 - Google Patents
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Abstract
비휘발성 메모리 장치의 초기화 제어를 위해, 제1 메모리 플레인의 제1 메모리 셀들에 저장된 기입 설정 데이터를 센싱하여 상기 제1 메모리 플레인의 제1 페이지 버퍼 회로에 제1 독출 설정 데이터를 저장하는 제1 센싱 동작을 수행하고, 제2 메모리 플레인의 제2 메모리 셀들에 저장된 상기 기입 설정 데이터를 센싱하여 상기 제2 메모리 플레인의 제2 페이지 버퍼 회로에 제2 독출 설정 데이터를 저장하는 제2 센싱 동작을 수행한다. 상기 제1 독출 설정 데이터 및 상기 제2 독출 설정 데이터에 기초하여 상기 기입 설정 데이터에 상응하는 복구 설정 데이터를 버퍼에 저장한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 초기화 제어 방법에 관한 것이다.
플래시 메모리 장치, 저항성 메모리 장치와 같은 비휘발성 메모리 장치의 메모리 셀들은 서로 다른 논리 상태들을 나타내는 문턱 전압 분포들 또는 저항 분포들을 가지도록 프로그램됨으로써 데이터를 저장할 수 있다. 비휘발성 메모리 장치의 초기화는 비휘발성 메모리 소자들에 저장된 설정 데이터를 독출하여 별도의 메모리 소자로 옮기는 과정을 포함한다. 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 비휘발성 메모리 장치의 이러한 고밀도화 및 대용량화에 따라서 비휘발성 메모리 장치의 초기화를 위한 시간이 점차 증가하고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 효율적으로 초기화를 수행할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 효율적으로 초기화를 수행할 수 있는 비휘발성 메모리 장치의 초기화 제어 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 기입 설정 데이터를 저장하는 제1 메모리 셀들 및 상기 제1 메모리 셀들로부터 센싱된 제1 독출 설정 데이터를 저장하는 제1 페이지 버퍼 회로를 포함하는 제1 메모리 플레인, 상기 기입 설정 데이터를 저장하는 제2 메모리 셀들 및 상기 제2 메모리 셀들로부터 센싱된 제2 독출 설정 데이터를 저장하는 제2 페이지 버퍼 회로를 포함하는 제2 메모리 플레인, 상기 제1 페이지 버퍼 회로에 연결되고 상기 제1 독출 설정 데이터의 유효성을 검증하는 제1 검증 회로, 상기 제2 페이지 버퍼 회로에 연결되고 상기 제2 독출 설정 데이터의 유효성을 검증하는 제2 검증 회로, 상기 제1 독출 설정 데이터의 유효성 검증 결과 및 상기 제2 독출 설정 데이터의 유효성 검증 결과에 기초하여 상기 제1 독출 설정 데이터 및 상기 제2 독출 설정 데이터 중 하나에 상응하는 유효 데이터를 결정하는 덤프다운 제어 로직 및 상기 덤프다운 제어 로직 상기 유효 데이터를 저장하는 버퍼를 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 초기화 제어 방법은, 복수의 기입 설정 데이터를 함께 독출하여 상호 보완 방식으로 독출 설정 데이터의 유효성을 판단함으로써 비휘발성 메모리 장치의 초기화를 위한 덤프다운 시퀀스의 시간 및 전체 초기화 시간을 효율적으로 감소할 수 있다.
또한 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 초기화 제어 방법은, 복수의 기입 설정 데이터를 함께 독출하여 상호 보완 방식으로 독출 설정 데이터의 유효성을 판단함으로써 비휘발성 메모리 장치의 초기화를 위한 덤프다운 실패 확률을 감소하고 비휘발성 메모리 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이를 나타내는 블록도이다.
도 5는 도 4의 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 7, 8 및 9는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법에 적용되는 검증 동작의 실시예들을 설명하기 위한 도면들이다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치로부터 센싱된 독출 설정 데이터들의 일 예를 나타내는 도면이다.
도 11 내지 18은 도 10의 독출 설정 데이터들에 상응하는 비휘발성 메모리 장치의 초기화 제어 방법의 실시예들을 나타내는 도면들이다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치로부터 센싱된 독출 설정 데이터들의 일 예를 나타내는 도면이다.
도 20 내지 23은 도 19의 독출 설정 데이터들에 상응하는 비휘발성 메모리 장치의 초기화 제어 방법의 실시예들을 나타내는 도면들이다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치로부터 센싱된 독출 설정 데이터들의 일 예를 나타내는 도면이다.
도 26 및 27은 도 25의 독출 설정 데이터들에 상응하는 비휘발성 메모리 장치의 초기화 제어 방법의 실시예들을 나타내는 도면들이다.
도 28은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 29는 본 발명의 실시예들에 따른 비휘발성 메모리 장치로부터 센싱된 독출 설정 데이터들의 일 예를 나타내는 도면이다.
도 30은 도 29의 독출 설정 데이터들에 상응하는 비휘발성 메모리 장치의 초기화 제어 방법의 일 실시예를 나타내는 도면이다.
도 31은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법을 나타내는 순서도이다.
도 32는 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive) 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이를 나타내는 블록도이다.
도 5는 도 4의 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 7, 8 및 9는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법에 적용되는 검증 동작의 실시예들을 설명하기 위한 도면들이다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치로부터 센싱된 독출 설정 데이터들의 일 예를 나타내는 도면이다.
도 11 내지 18은 도 10의 독출 설정 데이터들에 상응하는 비휘발성 메모리 장치의 초기화 제어 방법의 실시예들을 나타내는 도면들이다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치로부터 센싱된 독출 설정 데이터들의 일 예를 나타내는 도면이다.
도 20 내지 23은 도 19의 독출 설정 데이터들에 상응하는 비휘발성 메모리 장치의 초기화 제어 방법의 실시예들을 나타내는 도면들이다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치로부터 센싱된 독출 설정 데이터들의 일 예를 나타내는 도면이다.
도 26 및 27은 도 25의 독출 설정 데이터들에 상응하는 비휘발성 메모리 장치의 초기화 제어 방법의 실시예들을 나타내는 도면들이다.
도 28은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 29는 본 발명의 실시예들에 따른 비휘발성 메모리 장치로부터 센싱된 독출 설정 데이터들의 일 예를 나타내는 도면이다.
도 30은 도 29의 독출 설정 데이터들에 상응하는 비휘발성 메모리 장치의 초기화 제어 방법의 일 실시예를 나타내는 도면이다.
도 31은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법을 나타내는 순서도이다.
도 32는 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive) 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법을 나타내는 순서도이다.
도 1을 참조하면, 제1 메모리 플레인의 제1 메모리 셀들에 저장된 기입 설정 데이터를 센싱하여 상기 제1 메모리 플레인의 제1 페이지 버퍼 회로에 제1 독출 설정 데이터를 저장하는 제1 센싱 동작을 수행한다(S100).
제2 메모리 플레인의 제2 메모리 셀들에 저장된 상기 기입 설정 데이터를 센싱하여 상기 제2 메모리 플레인의 제2 페이지 버퍼 회로에 제2 독출 설정 데이터를 저장하는 제2 센싱 동작을 수행한다(S200).
상기 제1 독출 설정 데이터 및 상기 제2 독출 설정 데이터에 기초하여 상기 기입 설정 데이터에 상응하는 복구 설정 데이터를 버퍼에 저장하는 덤프다운 동작을 수행한다(S300).
설정 데이터는 IDR(information data read) 데이터로 칭할 수 있으며, 상기 설정 데이터는 비휘발성 메모리 장치의 구동에 필요한 정보이다. 상기 설정 데이터는 복수의 메모리 영역들에 동일한 형태로 기록될 수 있다. 복수의 메모리 영역들에 저장된 설정 데이터는 동일한 것이지만, 프로그램 동작의 편차, 독출 동작의 편차, 메모리 셀들의 열화 등으로 인하여 각각의 메모리 영역들에 저장된 설정 데이터들이 왜곡될 수도 있고 독출 과정에서 오류가 발생할 수도 있다. 따라서 특정 메모리 영역에 오류가 있을 경우 다른 메모리 영역에 저장된 설정 데이터를 로딩하여 보정할 수 있다.
설정 데이터의 복제 방식은 제품마다 다르지만, 일반적으로 비트라인 불량을 정정하기 위한 플레인 레플리카(Replica)와 스트링 선택 라인(SECOND SLAVE LATCH SL2) 불량을 정정하기 위한 SSL 레플리카로 구성될 수 있다.
일반적인 초기화 시퀀스 또는 IDR 시퀀스는 크게 메모리 셀들에 저장된 설정 데이터를 독출하는 “센싱(Sensing)”, 센싱 결과 페이지 버퍼 회로에 저장된 설정 데이터의 유효성을 검증한 후 버퍼에 저장하는 “덤프다운(dumpdown)” 및 상기 버퍼에 저장된 설정 데이터에 기초하여 비휘발성 메모리 장치의 동작을 위한 조건들을 설정하는 후속 과정들이 수행된다. 예를 들어, 상기 후속 과정들은 동작 전압들의 레벨 설정, 불량 컬럼의 버퍼를 패스/페일 동작에서 제외시키는 “WORscan” 등을 포함할 수 있다.
초기화 시간은 제품의 부팅(booting) 시간에 직접적인 영향을 미치기 때문에 초기화 시간을 감소하는 것이 필요하다. 초기화 시간 또는 IRD 시간을 감소하기 위해서는 초기화 시퀀스의 대부분을 차지하는 덤프다운 시퀀스를 효율적으로 수행하여야 한다.
본 발명은 복수의 메모리 영역들에 저장되어 있는 기입 설정 데이터를 모두 독출하여 복수의 독출 설정 데이터들을 페이지 버퍼 회로에 저장하고 검증 동작에서 페일(fail) 발생시 상호 보완하는 형태로 덤프다운 동작을 수행한다.
설정 데이터는 보통 16Kbyte를 하나의 페이지로 사용하는 제품의 경우 약 2300 바이트 수준이다. 이러한 2300 바이트를 구성하는 비트들 중 하나라도 검증 동작에서 페일로 판단될 경우, 해당 설정 데이터는 무효화되며 메모리 영역의 위치를 변경하며 센싱 동작 및 덤프다운 동작을 반복한다. 종래 기술은 다수결 판정과 같은 검증 동작에서 페일 발생 시 해당 데이터 부분만 버퍼에 기록하지 않을 뿐 설정 데이터의 마지막까지 덤프다운 동작을 진행한다. 그리고 버퍼에 저장된 설정 데이터에 오류가 있는 경우 버퍼를 초기화한 후에 다른 메모리 영역에 있는 설정 데이터에 기초하여 동일한 센싱 동작 및 덤프다운 동작을 반복한다.
비휘발성 메모리 장치의 집적도 및 용량의 증가에 따라서 설정 데이터의 양은 점차 늘어갈 것이며 이와 비례하여 초기화 시간도 늘어날 것이다. 특히 PIR(plane independent read) 또는 PIC(plane independent core) 기술이 적용된 제품의 경우, 플레인마다 독립적으로 코어(core) 동작을 진행해야 하기 때문에 플레인별 설정 값들에 대한 설정 값들이 추가되어야 한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 초기화 제어 방법은, 복수의 기입 설정 데이터를 함께 독출하여 상호 보완 방식으로 독출 설정 데이터의 유효성을 판단함으로써 비휘발성 메모리 장치의 초기화를 위한 덤프다운 시퀀스의 시간 및 전체 초기화 시간을 효율적으로 감소할 수 있다.
또한 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 초기화 제어 방법은, 복수의 기입 설정 데이터를 함께 독출하여 상호 보완 방식으로 독출 설정 데이터의 유효성을 판단함으로써 비휘발성 메모리 장치의 초기화를 위한 덤프다운 실패 확률을 감소하고 비휘발성 메모리 장치의 성능을 향상시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(20) 및 비휘발성 메모리 장치(30)를 포함할 수 있다. 비휘발성 메모리 장치(30)는 복수의 메모리 플레인들(MPL1~MPLN)을 도 2에 도시된 메모리 시스템(10)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체를 포함할 수 있다.
비휘발성 메모리 장치(30)는 메모리 콘트롤러(20)의 제어에 따라 메모리 플레인들(MPL1~MPLN)에 대한 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 입출력 라인을 통해 메모리 콘트롤러(20)로부터 커맨드(CMD), 어드레스(ADDR)를 수신하고, 메모리 콘트롤러(20)와 프로그램 동작 또는 독출 동작을 위한 데이터(DATA)를 송수신한다. 또한, 비휘발성 메모리 장치(30)는 제어 라인을 통하여 제어 신호(CTRL)를 수신할 수 있고, 메모리 콘트롤러(20)로부터 파워(PWR)를 제공받을 수 있다.
비휘발성 메모리 장치(30)는 덤프다운 회로(DDC)(100), 버퍼(BUFF)(200) 및 롬(ROM)(300)을 포함할 수 있다. 덤프다운 회로(100)는 도 1을 참조하여 설명한 초기화 제어 방법을 수행하도록 구현된다. 버퍼(200)는 비휘발성 메모리 장치에서 필요한 데이터를 저장하는 휘발성 메모리로 구현될 수 있다. 롬(300)은 비휘발성 메모리 장치의 전원이 오프된 후에도 보존되어야 할 데이터를 저장할 수 있다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이 및 페이지 버퍼 회로(PBC)를 각각 포함하는 복수의 메모리 플레인들(401, 402, 403), 로우 디코더(430), 복수의 컬럼 게이트(Y-GATE)들(411, 412, 413), 데이터 입출력 회로(IOC), 제어 회로(450) 및 전압 생성기(460)를 포함할 수 있다.
각각의 메모리 셀 어레이는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 각각의 메모리 셀 어레이는 복수의 비트 라인들(미도시)을 통해 각각의 페이지 버퍼 회로(PBC)와 연결될 수 있다.
각각의 메모리 셀 어레이는 복수의 워드 라인들(WL) 및 복수의 비트 라인들에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 각각의 메모리 셀 어레이는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(450)는 도 1의 메모리 콘트롤러(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADD)에 기초하여 비휘발성 메모리 장치(30)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(460)를 제어하기 위한 제어 신호들(VCTL) 및 각각의 페이지 버퍼 회로(PBC)를 제어하기 위한 제어 신호들(PCTL)을 생성하고, 어드레스 신호(ADD)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 로우 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 컬럼 게이트들(411, 412, 413)에 제공할 수 있다. 로우 디코더(430)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이와 연결될 수 있다.
프로그램 동작 또는 독출 동작시, 로우 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드 라인으로 결정하고, 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작시, 로우 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
전압 생성기(460)는 제어 회로(450)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성기(460)로부터 생성되는 워드 라인 전압들(VWL)은 로우 디코더(430)를 통해 복수의 워드 라인들(WL)에 구동 전압들로서 인가될 수 있다.
예를 들어, 프로그램 동작시, 전압 생성기(460)는 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작시, 전압 생성기(460)는 선택 워드 라인에 검증 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다.
또한, 통상의 독출 동작시, 전압 생성기(460)는 선택 워드 라인에 노말 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버 독출 동작시, 전압 생성기(460)는 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 선택 워드 라인에는 리커버 독출 전압을 인가할 수 있다.
각각의 페이지 버퍼 회로(PBC)는 복수의 비트 라인들(BL)을 통해 각각의 메모리 셀 어레이와 연결될 수 있다. 각각의 페이지 버퍼 회로는 복수의 페이지 버퍼들을 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(PBC)는 프로그램 동작시 선택된 페이지에 프로그램될 데이터 또는 기입 데이터를 임시로 저장하고, 독출 동작시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(IOC)는 데이터 라인들을 통해 페이지 버퍼 회로(PBC)와 연결될 수 있다. 프로그램 동작시, 데이터 입출력 회로(ICO)는 메모리 콘트롤러(20)로부터 제공되는 프로그램 데이터 또는 기입 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(PBC)에 제공할 수 있다. 독출 동작시, 데이터 입출력 회로(IOC)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(PBC)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러(20)에 제공할 수 있다.
제어 회로(450)는 덤프다운 회로(DDC)(100), 버퍼(BUFF)(200) 및 롬(ROM)(300)을 포함할 수 있다. 덤프다운 회로(100)는 도 1을 참조하여 설명한 초기화 제어 방법을 수행하도록 구현된다. 버퍼(200)는 비휘발성 메모리 장치에서 필요한 데이터를 저장하는 휘발성 메모리로 구현될 수 있다. 롬(300)은 비휘발성 메모리 장치의 전원이 오프된 후에도 보존되어야 할 데이터를 저장할 수 있다. 도 3에는 덤프다운 회로(100), 버퍼(200) 및 롬(300)이 제어 회로(450)에 포함되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 덤프다운 회로(100), 버퍼(200) 및/또는 롬(300)은 제어 회로(450)와 구별되는 별개의 구성으로 구현될 수도 있다.
도 4는 도 3의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이를 나타내는 블록도이고, 도 5는 도 4의 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 4에 도시된 바와 같이, 메모리 셀 어레이(401)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 메모리 블록들(BLK1~BLKz)은 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 5에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향(D1)으로 형성될 수 있다. 기판의 상면은 행 방향(D2) 및 열 방향(D3)과 수직할 수 있다. 도 5를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들, 즉 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 5에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, GTL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 9에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 6에는 편의상 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법과 관련된 구성요소들만을 도시하였으며, 이하, 도 3, 4 및 5와 중복되는 설명을 생략한다.
도 6을 참조하면, 비휘발성 메모리 장치(11)는 제1 메모리 플레인(MPL1), 제2 메모리 플레인(MPL2), 덤프다운 회로(101) 및 버퍼(200)를 포함할 수 있다.
도 3의 제어 회로(450)는 제1 및 제2 메모리 플레인들(MPL1, MPL2)과 데이터를 저장 및 독출한다. 제1 및 제2 메모리 플레인들(MPL1, MPL2)은 기입 설정 데이터(WSD)를 저장하는 영역과 유저 데이터(user data)를 저장하는 영역으로 나누어질 수 있다. 기입 설정 데이터(WSD)는 비휘발성 메모리 장치(11)의 설정 초기화에 필요한 DC 정보, 옵션(Option) 정보, 리페어(Repair) 정보 및 배드 블록(Bad Block) 정보 등을 포함할 수 있다.
제1 메모리 플레인(MPL1)은 제1 메모리 셀 어레이(MCA1), 제1 로우 디코더(RDEC1) 및 제1 페이지 버퍼 회로(PBC1)을 포함한다. 데이터 저장시, 제1 로우 디코더(RDEC1)는 제1 메모리 셀 어레이(MCA1)의 워드라인 하나를 선택한다. 제1 페이지 버퍼 회로(PBC1)는 비트라인을 통해서 데이터를 제1 메모리 셀 어레이(MCA1)에 전달하고, 제1 메모리 셀 어레이(MCA1)의 선택된 워드라인에 데이터가 저장된다. 데이터 독출시, 제1 로우 디코더(RDEC1)는 제1 메모리 셀 어레이(MCA1)의 워드라인 하나를 선택한다. 제1 페이지 버퍼 회로(PBC1)는 선택된 워드라인에 저장된 데이터를 비트라인을 통해 센싱하여 저장한다.
제2 메모리 플레인(MPL2)은 제2 메모리 셀 어레이(MCA2), 제2 로우 디코더(RDEC2) 및 제2 페이지 버퍼 회로(PBC2)을 포함한다. 데이터 저장시, 제2 로우 디코더(RDEC2)는 제2 메모리 셀 어레이(MCA2)의 워드라인 하나를 선택한다. 제2 페이지 버퍼 회로(PBC2)는 비트라인을 통해서 데이터를 제2 메모리 셀 어레이(MCA2)에 전달하고, 제2 메모리 셀 어레이(MCA2)의 선택된 워드라인에 데이터가 저장된다. 데이터 독출시, 제2 로우 디코더(RDEC2)는 제2 메모리 셀 어레이(MCA2)의 워드라인 하나를 선택한다. 제2 페이지 버퍼 회로(PBC2)는 선택된 워드라인에 저장된 데이터를 비트라인을 통해 센싱하여 저장한다.
이와 같은 방식으로, 제1 메모리 플레인(MPL1)의 제1 메모리 셀들(MC1) 및 제2 메모리 플레인(MPL2)의 제2 메모리 셀들(MC2)에 기입 설정 데이터(WSD)가 저장될 수 있다. 이후, 제1 메모리 셀들(MC1)에 저장된 기입 설정 데이터(WSD)를 센싱하여 제1 메모리 플레인(MPL1)의 제1 페이지 버퍼 회로(PBC1)에 제1 독출 설정 데이터(RSD1)를 저장하는 제1 센싱 동작 및 제2 메모리 셀들(MC2)에 저장된 기입 설정 데이터(WSD)를 센싱하여 제2 메모리 플레인(MPL2)의 제2 페이지 버퍼 회로(PBC2)에 제2 독출 설정 데이터(RSD2)를 저장하는 제2 센싱 동작이 수행될 수 있다.
비휘발성 메모리 장치(11)를 사용하는 시스템에 전원이 공급되면, 비휘발성 메모리 장치(11)는 설정 초기화 동작을 수행한다. 도 3의 제어 회로(450)는 전원 공급 신호(Power-on signal)를 수신하고, 상기 전원 공급 신호에 응답하여 상기 제1 센싱 동작 및 상기 제2 센싱 동작을 수행하여 제1 페이지 버퍼 회로(PBC1) 및 제2 페이지 버퍼 회로(PBC2)에 각각 저장한다.
도 6에는 도시 및 설명의 편의상 2개의 메모리 플레인들(MPL1, MPL2)만이 도시되어 있지만, 비휘발성 메모리 장치(11)는 3개 이상의 매트들이 포함할 수 있다.
덤프다운 회로(101)는 제1 검증 회로(VRFC1), 제2 검증 회로(VRFC2) 및 덤프다운 제어 로직(DDCL)을 포함할 수 있다.
제1 검증 회로(VRFC1)는 제1 페이지 버퍼 회로(PBC1)에 연결되고, 제1 독출 설정 데이터(RSD1)의 유효성을 검증하여 제1 검증 신호(SVRF1) 및 제1 유효 데이터(DVAL1)를 제공한다. 제2 검증 회로(VRFC2)는 제2 페이지 버퍼 회로(PBC2)에 연결되고, 제2 독출 설정 데이터(RSD2)의 유효성을 검증하여 제2 검증 신호(SVRF2) 및 제2 유효 데이터(DVAL2)를 제공한다.
덤프다운 제어 로직(DDCL)은 제1 독출 설정 데이터(RSD1)의 유효성 검증 결과 및 제2 독출 설정 데이터(RSD2)의 유효성 검증 결과에 기초하여 제1 독출 설정 데이터 및 상기 제2 독출 설정 데이터 중 하나에 상응하는 유효 데이터(DVAL)를 버퍼(200)에 저장한다. 제1 독출 설정 데이터(RSD1)의 유효성 검증 결과 및 제2 독출 설정 데이터(RSD2)의 유효성 검증 결과는 제1 검증 신호(SVRF1) 및 제2 검증 신호(SVRF2)의 논리 레벨로 표현될 수 있다. 유효 데이터는 제1 유효 데이터(DVAL1) 및 제2 유효 데이터(DVAL2) 중 하나에 해당할 수 있다. 덤프다운 제어 로직(DDCL)은 현재의 유효 데이터(DVAL)에 상응하는 버퍼(200)의 위치를 나타내는 기입 포인터(WPTR) 또는 기입 어드레스를 버퍼(200)에 함께 제공할 수 있다.
덤프다운 제어 로직(DDCL)은 제1 검증 신호(SVRF1) 및 제2 검증 신호(SVRF2)에 기초하여 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)를 발생할 수 있다. 제1 검증 회로(VRFC1)는 제1 인에이블 신호(EN1)의 활성화에 응답하여 인에이블될 수 있고, 제2 검증 회로(VRFC2)는 제2 인에이블 신호(EN2)의 활성화에 응답하여 인에이블될 수 있다.
도 7, 8 및 9는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법에 적용되는 검증 동작의 실시예들을 설명하기 위한 도면들이다. 도 7, 8 및 9에는 도시의 편의상 원본 설정 데이터(OSD) 및 기입 설정 데이터(WSD)의 하나의 데이터 유닛만을 도시하고 있으나, 원본 설정 데이터(OSD) 및 기입 설정 데이터(WSD)는 복수의 데이터 유닛들로 구성되어 있음을 이해할 것이다.
비휘발성 메모리 장치(11)의 초기화 시퀀스는 메모리 셀 어레이에 저장된 설정 데이터를 독출하여 유효성 여부를 검증하고 버퍼(200)에 세팅하는 동작이다. 전술한 바와 같이, 컬럼 리페어(column repair) 정보는 WOR 스캔 단계에서 반영되기 때문에, 설정 데이터의 덤프다운 동작시에는 컬럼 결함(column detect)을 극복하여야 한다. 이를 위해 원본 설정 데이터(OSD)의 각 비트를 복수의 복제 비트들로 복제한 기입 설정 데이터(WSD)를 메모리 셀 어레이에 기록할 수 있다. 이 경우, 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)의 각각은, 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)의 비트들에 대하여 상기 복수의 복제 비트들 중 동일한 값을 갖는 비트들의 수가 기준 값 이상인지 여부를 판별하는 다수결 판정 회로로 구현될 수 있다.
예를 들어, 도 7에 도시된 바와 같이, 원본 설정 데이터(OSD)의 각 비트를 8개의 복제 비트들로 확장하여 기입 설정 데이터(WSD)로서 기록하고, 도 8에 도시된 바와 같이 8개의 복제 비트들 중 6개 이상이 일치할 때 상기 각 비트를 유효하다고 판단하고(PASS) 5개 이하만이 일치할 경우 상기 각 비트를 무효라고 판단할(FAIL) 수 있다.
검증 동작의 다른 예로서, 도 9에는 CRC(cyclic redundancy check) 방식에 의한 패리티 비트들(C1~Ck)을 이용하는 실시예가 도시되어 있다. 상기 CRC 방식은 이미 공지된 기술이므로 상세한 설명은 생략한다. 이 경우, 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)의 각각은, 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)의 비트들에 대하여 CRC를 통해 유효성 여부를 검증할 수 있다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치로부터 센싱된 독출 설정 데이터들의 일 예를 나타내는 도면이다.
도 10을 참조하면, 제1 독출 설정 데이터(RSD1)는 단위 비트수로 분할한 복수의 제1 데이터 유닛들(A1~A10)을 포함할 수 있고, 제2 독출 설정 데이터(RSD2)는 상기 단위 비트수로 분할한 복수의 제2 데이터 유닛들(B1~B10)을 포함할 수 있다. 도 10에는 도시 및 설명의 편의상 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)가 각각 10개의 데이터 유닛들로 분할된 예를 도시하고 있으나, 이에 한정되는 것은 아니다.
데이터 유닛들 중 오류를 포함하고 있는 무효 데이터 유닛을 빗금으로 표시하였다. 즉, 도 10에는 제1 독출 설정 데이터(RSD1)의 하나의 제1 데이터 유닛(A3)이 무효 데이터 유닛임을 나타내고 있다.
이하 도 11 내지 18을 참조하여, 도 10의 데이터를 예로 들어 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법을 설명한다.
도 11 내지 18은 도 10의 독출 설정 데이터들에 상응하는 비휘발성 메모리 장치의 초기화 제어 방법의 실시예들을 나타내는 도면들이다.
도 11을 참조하면, 시구간(T11~T12)에 상응하는 센싱 시간(tSS1) 동안 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 동시에 수행될 수 있다. 이와 같이, 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)을 동시에 수행하여 제1 센싱 동작(SS1)의 종료 시점 및 제2 센싱 동작(SS2)의 종료 시점이 일치할 수 있다.
제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 완료된 후 시구간(T12~T13)에 상응하는 덤프다운 시간(tDD1) 동안 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)가 동시에 활성화될 수 있다. 활성화된 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)에 응답하여 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)가 모두 인에이블되어 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)의 각각에 대한 유효성 검증 동작을 수행할 수 있다.
덤프다운 제어 로직(DDCL)은 복수의 제1 데이터 유닛들(A1~A10) 중 유효 데이터 유닛인 것으로 결정된 제1 데이터 유닛들(A1, A2, A4~A10)에 기초하여 제1 유효 데이터 유닛들(VA1, VA2, VA4~VA10을 순차적으로 버퍼(200)에 저장할 수 있다. 또한, 덤프다운 제어 로직(DDCL)은 복수의 제2 데이터 유닛들(B1~B10) 중 무효 데이터 유닛들인 것으로 결정된 제1 데이터 유닛들(A3)에 상응하는 제2 데이터 유닛들(B3)에 기초하여 제2 유효 데이터 유닛들(VB3)을 순차적으로 버퍼(200)에 저장할 수 있다.
이와 같이, 제1 유효 데이터들(VA1, VA2, VA4~VA4)에 대한 상기 덤프다운 동작 및 제2 유효 데이터들(VB3)에 대한 상기 덤프다운 동작을 교호적으로(alternately) 수행하도록 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)는 동시에 인에이블될 수 있다.
도 11의 경우에, 덤프다운 시퀀스의 시간은 tSS1+tDD2에 해당한다. 종래에는 하나의 독출 설정 데이터에 대한 센싱 동작 및 덤프다운 동작을 수행한 후 페일이 발생한 경우 다른 하나의 독출 설정 데이터에 대한 센싱 동작 및 덤프다운 동작을 반복하였으므로 덤프다운 시퀀스의 시간은 2*(tSS1+tDD1)가 된다. 결과적으로 본 발명의 실시예들에 따라서 덤프다운 시퀀스의 시간이 감소될 수 있음을 알 수 있다.
도 12 및 13은 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)의 타이밍을 제외하고는 도 11과 유사하므로 중복되는 설명을 생략한다.
도 12를 참조하면, 시구간(T21~T22) 및 시구간(T22~T23)에 상응하는 센싱 시간(tSS2) 동안 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 순차적으로 수행될 수 있다. 시구간(T23~T24)에 상응하는 덤프다운 시간(tDD2) 동안 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)가 동시에 활성화되어, 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)가 모두 인에이블되어 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)의 각각에 대한 유효성 검증 동작을 수행할 수 있다.
도 13을 참조하면, 시구간(T31~T32), 시구간(T32~T33) 및 시구간(T33~T34)에 상응하는 센싱 시간(tSS3) 동안 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 순차적으로 수행될 수 있다. 시구간(T34~T35)에 상응하는 덤프다운 시간(tDD3) 동안 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)가 동시에 활성화되어, 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)가 모두 인에이블되어 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)의 각각에 대한 유효성 검증 동작을 수행할 수 있다.
도 12 및 13에 도시된 바와 같이, 제2 센싱 동작(SS2)을 제1 센싱 동작(SS1)보다 늦게 시작하여 제2 센싱 동작(SS2)의 종료 시점이 제1 센싱 동작(SS1)의 종료 시점보다 늦을 수 있다. 다만, 도 11의 경우와 마찬가지로 제2 센싱 동작(SS2)의 종료 시점에서 상기 덤프다운 동작을 시작할 수 있다. 이와 같이, 제2 센싱 동작(SS2)의 시작 시점을 조절함으로써 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 동시에 수행되는 중첩 구간의 길이를 조절할 수 있다. 중첩 구간이 짧아질수록 덤프다운 시퀀스 시간은 증가하지만, 중첩 구간에서는 비휘발성 메모리 장치의 피크 전류가 증가하므로 중첩 구간이 짧아질수록 전력 소모를 감소할 수 있다.
도 14를 참조하면, 시구간(T41~T42)에 상응하는 센싱 시간(tSS4) 동안 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 동시에 수행될 수 있다. 이와 같이, 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)을 동시에 수행하여 제1 센싱 동작(SS1)의 종료 시점 및 제2 센싱 동작(SS2)의 종료 시점이 일치할 수 있다.
제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 완료된 후 시구간(T42~T45)에 상응하는 덤프다운 시간(tDD4) 동안 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)가 선택적으로 활성화될 수 있다. 즉, 시구간(T42~T43) 및 시구간(T44~T45)에서는 제1 인에이블 신호(EN1)만이 활성화되고, 시구간(T43~T44)에서는 제2 인에이블 신호(EN2)만이 활성화될 수 있다.
선택적으로 활성화되는 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)에 응답하여 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)는 선택적으로 인에이블되어 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)의 각각에 대한 유효성 검증 동작을 수행할 수 있다.
결과적으로, 도 14에 도시된 바와 같이 제1 독출 설정 데이터(RSD1)에 기초한 덤프다운 동작을 메인 동작으로 하고, 제1 독출 설정 데이터(RSD1)의 제1 데이터 유닛(A3)이 무효 데이터 유닛으로 결정된 직후에 제2 독출 설정 데이터(RSD2)에 기초한 덤프다운 동작이 보충적으로 수행할 수 있다.
도 15를 참조하면, 시구간(T51~T52)에 상응하는 센싱 시간(tSS5) 동안 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 동시에 수행될 수 있다. 이와 같이, 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)을 동시에 수행하여 제1 센싱 동작(SS1)의 종료 시점 및 제2 센싱 동작(SS2)의 종료 시점이 일치할 수 있다.
제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 완료된 후 시구간(T52~T54)에 상응하는 덤프다운 시간(tDD5) 동안 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)가 선택적으로 활성화될 수 있다. 즉, 시구간(T52~T53)에서는 제1 인에이블 신호(EN1)만이 활성화되고, 시구간(T53~T54)에서는 제2 인에이블 신호(EN2)만이 활성화될 수 있다.
선택적으로 활성화되는 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)에 응답하여 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)는 선택적으로 인에이블되어 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)의 각각에 대한 유효성 검증 동작을 수행할 수 있다.
결과적으로, 도 15에 도시된 바와 같이 제1 독출 설정 데이터(RSD1)에 기초한 덤프다운 동작을 메인 동작으로 하고, 상기 메인 동작이 완료된 후에 무효 데이터 유닛들로 결정된 제1 독출 설정 데이터(RSD1)의 제1 데이터 유닛들(A3)을 대체하기 위해 제2 독출 설정 데이터(RSD2)에 기초한 덤프다운 동작을 보충적으로 수행할 수 있다.
도 16을 참조하면, 시구간(T61~T62)에 상응하는 센싱 시간(tSS6) 동안 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 동시에 수행될 수 있다. 이와 같이, 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)을 동시에 수행하여 제1 센싱 동작(SS1)의 종료 시점 및 제2 센싱 동작(SS2)의 종료 시점이 일치할 수 있다.
제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 완료된 후 시구간(T62~T63)에 상응하는 덤프다운 시간(tDD6) 동안 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)가 선택적으로 활성화될 수 있다. 선택적으로 활성화되는 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)에 응답하여 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)가 선택적으로 인에이블되어 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)의 각각에 대한 유효성 검증 동작을 수행할 수 있다.
덤프다운 제어 로직(DDCL)은 복수의 제1 데이터 유닛들(A1~A10) 중 하나의 제1 데이터 유닛(A3)이 무효 데이터 유닛인 것으로 결정될 때까지 제1 데이터 유닛들(A1~A2)에 기초하여 제1 유효 데이터 유닛들(VA1, VA2)을 순차적으로 버퍼(200)에 저장할 수 있다. 또한 덤프다운 제어 로직(DDCL)은 무효 데이터 유닛으로 결정된 제1 데이터 유닛(A3)에 상응하는 제2 데이터 유닛(B3)부터 제2 데이터 유닛들(B3~B10)에 기초하여 제2 유효 데이터 유닛들(VB3~VB10)을 순차적으로 버퍼(200)에 저장할 수 있다.
이와 같이, 복수의 제1 데이터 유닛들(A1~A10) 중 하나의 제1 데이터 유닛(A3)이 무효 데이터 유닛인 것으로 결정될 때까지 제1 검증 회로(VRFC1)는 제1 유효 데이터 유닛들(VA1~VA3)에 대한 상기 덤프다운 동작을 수행하도록 인에이블되고 제2 검증 회로(VRFC2)는 디스에이블될 수 있다. 또한, 하나의 제1 데이터 유닛(A3)이 무효 데이터 유닛인 것으로 결정된 이후 제1 검증 회로(VRFC1)는 디스에이블되고 제2 검증 회로(VRFC2)는 제2 유효 데이터 유닛들(VB3~VB10)에 대한 상기 덤프다운 동작을 수행하도록 인에이블될 수 있다.
도 17을 참조하면, 시구간(T71~T72)에 센싱 시간(tSS7) 동안 제1 센싱 동작(SS1)이 수행될 수 있고, 제1 센싱 동작(SS1)의 종료 시점에서 제1 독출 설정 데이터(RSD1)에 기초하여 상기 덤프다운 동작을 시작할 수 있다. 한편, 제1 센싱 동작(SS1)이 완료된 후 시구간(T72~T74) 동안 제2 센싱 동작(SS2)이 수행될 수 있다.
복수의 제1 데이터 유닛들(A1~A10) 중 하나의 제1 데이터 유닛(A3)이 무효 데이터 유닛인 것으로 결정되는 시점(T73)에서 제2 센싱 동작(SS2)이 종료되지 않은 경우, 제2 센싱 동작의 종료 시점(T74)까지 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)가 모두 비활성화될 수 있다. 다시 말해, 시구간(T73~T74)에 상응하는 대기 시간(tWT) 동안 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)는 모두 디스에이블될 수 있다.
시구간(T72~T73)에 상응하는 제1 덤프다운 시간(tDD71) 및 시구간(T74~T75) 및 시구간(T75~T76)에 상응하는 제2 덤프다운 시간(tDD72) 동안 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)는 선택적으로 활성화될 수 있다. 즉, 시구간(T72~T73) 및 시구간(T75~T76)에서는 제1 인에이블 신호(EN1)만이 활성화되고, 시구간(T74~T75)에서는 제2 인에이블 신호(EN2)만이 활성화될 수 있다.
선택적으로 활성화되는 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)에 응답하여 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)는 선택적으로 인에이블되어 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)의 각각에 대한 유효성 검증 동작을 수행할 수 있다.
결과적으로, 도 17에 도시된 바와 같이 제1 독출 설정 데이터(RSD1)에 기초한 덤프다운 동작을 메인 동작으로 하고, 제1 독출 설정 데이터(RSD1)의 제1 데이터 유닛(A3)이 무효 데이터 유닛으로 결정되고 제2 센싱 동작(SS2)이 종료된 후에 제2 독출 설정 데이터(RSD2)에 기초한 덤프다운 동작이 보충적으로 수행할 수 있다.
도 18을 참조하면, 시구간(T81~T82)에 센싱 시간(tSS8) 동안 제1 센싱 동작(SS1)이 수행될 수 있고, 제1 센싱 동작(SS1)의 종료 시점에서 제1 독출 설정 데이터(RSD1)에 기초하여 상기 덤프다운 동작을 시작할 수 있다. 한편, 제1 센싱 동작(SS1)이 완료된 후 시구간(T82~T84) 동안 제2 센싱 동작(SS2)이 수행될 수 있다.
복수의 제1 데이터 유닛들(A1~A10) 중 하나의 제1 데이터 유닛(A3)이 무효 데이터 유닛인 것으로 결정되는 시점(T83)에서 제2 센싱 동작(SS2)이 종료되지 않은 경우, 제2 센싱 동작의 종료 시점(T84)까지 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)가 모두 비활성화될 수 있다. 다시 말해, 시구간(T83~T84)에 상응하는 대기 시간(tWT) 동안 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)는 모두 디스에이블될 수 있다.
시구간(T82~T83)에 상응하는 제1 덤프다운 시간(tDD71) 및 시구간(T84~T85)에 상응하는 제2 덤프다운 시간(tDD72) 동안 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)는 선택적으로 활성화될 수 있다. 즉, 시구간(T82~T83)에서는 제1 인에이블 신호(EN1)만이 활성화되고, 시구간(T84~T85)에서는 제2 인에이블 신호(EN2)만이 활성화될 수 있다.
선택적으로 활성화되는 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)에 응답하여 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)는 선택적으로 인에이블되어 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)의 각각에 대한 유효성 검증 동작을 수행할 수 있다.
덤프다운 제어 로직(DDCL)은 복수의 제1 데이터 유닛들(A1~A10) 중 하나의 제1 데이터 유닛(A3)이 무효 데이터 유닛인 것으로 결정될 때까지 제1 데이터 유닛들(A1~A2)에 기초하여 제1 유효 데이터 유닛들(VA1, VA2)을 순차적으로 버퍼(200)에 저장할 수 있다. 또한 덤프다운 제어 로직(DDCL)은 무효 데이터 유닛으로 결정된 제1 데이터 유닛(A3)에 상응하는 제2 데이터 유닛(B3)부터 제2 데이터 유닛들(B3~B10)에 기초하여 제2 유효 데이터 유닛들(VB3~VB10)을 순차적으로 버퍼(200)에 저장할 수 있다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치로부터 센싱된 독출 설정 데이터들의 일 예를 나타내는 도면이다. 이하 도 10과 중복되는 설명을 생략한다.
도 19에서 데이터 유닛들 중 오류를 포함하고 있는 무효 데이터 유닛을 빗금으로 표시하였다. 즉, 도 19에는 제1 독출 설정 데이터(RSD1)의 두 개의 제1 데이터 유닛들(A3, A4) 및 제2 독출 설정 데이터(RSD2)의 하나의 제2 데이터 유닛(B6)이 무효 데이터 유닛임을 나타내고 있다.
도 20 내지 23은 도 19의 독출 설정 데이터들에 상응하는 비휘발성 메모리 장치의 초기화 제어 방법의 실시예들을 나타내는 도면들이다.
도 20의 방법은 도 11의 방법과 실질적으로 동일하고, 도 21의 방법은 도 14의 방법과 실질적으로 동일하고, 도 22의 방법은 도 15의 방법과 실질적으로 동일하므로 중복되는 설명을 생략한다. 도 20 내지 22를 참조하면, 결과적으로, 제1 유효 데이터 유닛들(VA1, VA2, VA5~VA10) 및 제2 유효 데이터 유닛들(VB32, VB4)이 복구 설정 데이터(RESSD)로서 버퍼(200)에 저장될 수 있다.
도 23을 참조하면, 시구간(T41~T42)에 상응하는 센싱 시간(tSS4) 동안 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 동시에 수행될 수 있다. 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 완료된 후 시구간(T42~T45)에 상응하는 덤프다운 시간(tDD4) 동안 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)가 선택적으로 활성화될 수 있다. 선택적으로 활성화되는 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)에 응답하여 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)가 선택적으로 인에이블되어 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)의 각각에 대한 유효성 검증 동작을 수행할 수 있다.
덤프다운 제어 로직(DDCL)은 복수의 제1 데이터 유닛들(A1~A10) 중 하나의 제1 데이터 유닛(A3)이 무효 데이터 유닛인 것으로 결정될 때까지 제1 데이터 유닛들(A1~A2)에 기초하여 제1 유효 데이터 유닛들(VA1, VA2)을 순차적으로 버퍼(200)에 저장할 수 있다. 또한 덤프다운 제어 로직(DDCL)은 무효 데이터 유닛으로 결정된 제1 데이터 유닛(A3)에 상응하는 제2 데이터 유닛(B3)부터 제2 데이터 유닛들(B3~B10)에 기초하여 제2 유효 데이터 유닛들(VB3~VB10)을 순차적으로 버퍼(200)에 저장할 수 있다.
덤프다운 제어 로직(DDCL)은 복수의 제2 데이터 유닛들(B1~B10) 중 하나의 제2 데이터 유닛(B6)이 무효 데이터 유닛인 것으로 결정될 때까지 제2 데이터 유닛들(B3~B5)에 기초하여 제2 유효 데이터 유닛들(VB3~VB5)을 순차적으로 버퍼(200)에 저장할 수 있다. 또한 덤프다운 제어 로직(DDCL)은 무효 데이터 유닛으로 결정된 제2 데이터 유닛(B6)에 상응하는 제1 데이터 유닛(A6)부터 상기 제1 데이터 유닛들(A6~A10)에 기초하여 제1 유효 데이터 유닛들(VA6~VA10)을 순차적으로 버퍼(200)에 저장할 수 있다.
결과적으로, 제1 유효 데이터 유닛들(VA1, VA2, VA5~VA10) 및 제2 유효 데이터 유닛들(VB32, VB4)이 복구 설정 데이터(RESSD)로서 버퍼(200)에 저장될 수 있다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 24를 참조하면, 비휘발성 메모리 장치(12)는 제1 메모리 플레인(MPL1), 제2 메모리 플레인(MPL2), 덤프다운 회로(102) 및 버퍼(200)를 포함할 수 있다. 도 24의 비휘발성 메모리 장치(12)는 도 6의 비휘발성 메모리 장치(11)와 실질적으로 동일하므로 중복되는 설명을 생략한다.
제1 메모리 플레인(MPL1)의 제1 메모리 셀들(MC1) 및 제2 메모리 플레인(MPL2)의 제2 메모리 셀들(MC2)에 기입 설정 데이터(WSD)가 저장될 수 있다. 또한, 제1 메모리 플레인(MPL1)의 제3 메모리 셀들(MC3) 및 제2 메모리 플레인(MPL2)의 제3 메모리 셀들(MC3)에 기입 설정 데이터(WSD)가 저장될 수 있다. 제1 메모리 셀들(MC1)에 저장된 기입 설정 데이터(WSD)를 센싱하여 제1 메모리 플레인(MPL1)의 제1 페이지 버퍼 회로(PBC1)에 제1 독출 설정 데이터(RSD1)를 저장하는 제1 센싱 동작 및 제2 메모리 셀들(MC2)에 저장된 기입 설정 데이터(WSD)를 센싱하여 제2 메모리 플레인(MPL2)의 제2 페이지 버퍼 회로(PBC2)에 제2 독출 설정 데이터(RSD2)를 저장하는 제2 센싱 동작이 수행될 수 있다. 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)에 기초하여 전술한 바와 같은 덤프다운 동작이 수행될 수 있다. 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)에 기초한 덤프다운 동작이 실패로 결정된 경우, 제1 메모리 플레인(MPL1)의 제3 메모리 셀들(MC3)에 저장된 기입 설정 데이터(WSD)를 센싱하여 제1 페이지 버퍼 회로(PBC1)에 제3 독출 설정 데이터(RSD3)를 저장하는 제3 센싱 동작을 수행하고, 제2 메모리 플레인(MPL2)의 제4 메모리 셀들(MC4)에 저장된 기입 설정 데이터(WSD)를 센싱하여 제2 페이지 버퍼 회로(PBC2)에 제4 독출 설정 데이터(RSD4)를 저장하는 제4 센싱 동작이 수행될 수 있다.
이와 같이, 제1 및 제2 페이지 버퍼(PBC1, PBC2)에 저장된 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)가 제3 독출 설정 데이터(RSD3) 및 제4 독출 설정 데이터(RSD4)로 대체되고, 제3 독출 설정 데이터(RSD3) 및 제4 독출 설정 데이터(RSD4)에 기초하여 기입 설정 데이터(WSD)에 상응하는 복구 설정 데이터(RESSD)를 버퍼(200)에 저장하는 전술한 바와 같은 덤프다운 동작을 수행할 수 있다.
도 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치로부터 센싱된 독출 설정 데이터들의 일 예를 나타내는 도면이다. 이하 도 10과 중복되는 설명을 생략한다.
도 25에서 데이터 유닛들 중 오류를 포함하고 있는 무효 데이터 유닛을 빗금으로 표시하였다. 즉, 도 25에는 제1 독출 설정 데이터(RSD1)의 두 개의 제1 데이터 유닛들(A3, A5), 제2 독출 설정 데이터(RSD2)의 하나의 제2 데이터 유닛(B5), 제3 독출 설정 데이터(RSD3)의 두 개의 제3 데이터 유닛들(C2, C10) 및 제4 독출 설정 데이터(RSD4)의 하나의 제4 데이터 유닛(D6)이 무효 데이터 유닛임을 나타내고 있다.
도 26 및 27은 도 25의 독출 설정 데이터들에 상응하는 비휘발성 메모리 장치의 초기화 제어 방법의 실시예들을 나타내는 도면들이다.
도 26을 참조하면, 시구간(T11~T12)에 상응하는 제1 센싱 시간(tSS11) 동안 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 동시에 수행될 수 있다. 시구간(T12~T13)에 상응하는 제1 덤프다운 시간(tDD11) 동안 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)가 동시에 활성화되고 도 11을 참조하여 설명한 바와 같이 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)에 기초한 덤프다운 동작이 수행될 수 있다. 제1 독출 설정 데이터(RSD1)의 하나의 제1 데이터 유닛(A5) 및 이에 상응하는 제2 독출 설정 데이터(RSD2)의 하나의 제2 데이터 유닛(B5)이 모두 무효 데이터로 결정된 시점(T13)에서 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)에 기초한 덤프다운 동작이 실패로 결정된다.
시구간(T13~T14)에 상응하는 제2 센싱 시간(tSS12) 동안 제3 센싱 동작(SS3) 및 제4 센싱 동작(SS4)이 동시에 수행될 수 있다. 시구간(T14~T15)에 상응하는 제2 덤프다운 시간(tDD12) 동안 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)가 동시에 활성화되고 도 11을 참조하여 설명한 바와 같이 제3 독출 설정 데이터(RSD3) 및 제4 독출 설정 데이터(RSD4)에 기초한 덤프다운 동작이 수행될 수 있다.
이 경우, 제1 유효 데이터 유닛들(VA1, VA2, VA4) 및 제2 유효 데이터 유닛들(VB3)이 이미 버퍼(200)에 저장된 상태이므로, 제3 독출 설정 데이터(RSD3) 및 제4 독출 설정 데이터(RSD4)에 기초한 덤프다운 동작은 5번째 데이터 유닛들부터 개시될 수 있다.
결과적으로, 제1 유효 데이터 유닛들(VA1, VA2, VA4), 제2 유효 데이터 유닛들(VB3), 제3 유효 데이터 유닛들(VC5~VC9) 및 제4 유효 데이터 유닛들(VD10)이 복구 설정 데이터(RESSD)로서 버퍼(200)에 저장될 수 있다.
도 27을 참조하면, 시구간(T21~T22)에 상응하는 제1 센싱 시간(tSS11) 동안 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 동시에 수행될 수 있다. 시구간(T22~T23)에 상응하는 제1 덤프다운 시간(tDD21) 동안 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)가 동시에 활성화되고 도 11을 참조하여 설명한 바와 같이 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)에 기초한 덤프다운 동작이 수행될 수 있다. 제1 독출 설정 데이터(RSD1)의 하나의 제1 데이터 유닛(A5) 및 이에 상응하는 제2 독출 설정 데이터(RSD2)의 하나의 제2 데이터 유닛(B5)이 모두 무효 데이터로 결정된 시점(T13)에서 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)에 기초한 덤프다운 동작이 실패로 결정된다.
시구간(T23~T24)에 상응하는 제2 센싱 시간(tSS22) 동안 제3 센싱 동작(SS3) 및 제4 센싱 동작(SS4)이 동시에 수행될 수 있다. 시구간(T24~T25)에 상응하는 제2 덤프다운 시간(tDD22) 동안 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)가 동시에 활성화되고 도 11을 참조하여 설명한 바와 같이 제3 독출 설정 데이터(RSD3) 및 제4 독출 설정 데이터(RSD4)에 기초한 덤프다운 동작이 수행될 수 있다.
이 경우, 버퍼(200)의 상태를 리셋(초기화)하고, 제3 독출 설정 데이터(RSD3) 및 제4 독출 설정 데이터(RSD4)에 기초한 덤프다운 동작은 첫번째 데이터 유닛들부터 개시될 수 있다.
결과적으로, 제3 유효 데이터 유닛들(VC1, VC3~VC9) 및 제4 유효 데이터 유닛들(VD2, VD10)이 복구 설정 데이터(RESSD)로서 버퍼(200)에 저장될 수 있다.
도 28은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 28을 참조하면, 비휘발성 메모리 장치(13)는 제1 메모리 플레인(MPL1), 제2 메모리 플레인(MPL2), 제3 메모리 플레인(MPL3), 덤프다운 회로(103) 및 버퍼(200)를 포함할 수 있다. 도 28의 비휘발성 메모리 장치(13)는 도 6의 비휘발성 메모리 장치(11)와 실질적으로 동일하므로 중복되는 설명을 생략한다.
제1 메모리 플레인(MPL1)의 제1 메모리 셀들(MC1), 제2 메모리 플레인(MPL2)의 제2 메모리 셀들(MC2) 및 제3 메모리 플레인(MPL3)의 제3 메모리 셀들(MC3)에 기입 설정 데이터(WSD)가 저장될 수 있다. 이후, 제1 메모리 셀들(MC1)에 저장된 기입 설정 데이터(WSD)를 센싱하여 제1 메모리 플레인(MPL1)의 제1 페이지 버퍼 회로(PBC1)에 제1 독출 설정 데이터(RSD1)를 저장하는 제1 센싱 동작, 제2 메모리 셀들(MC2)에 저장된 기입 설정 데이터(WSD)를 센싱하여 제2 메모리 플레인(MPL2)의 제2 페이지 버퍼 회로(PBC2)에 제2 독출 설정 데이터(RSD2)를 저장하는 제2 센싱 동작 및 제3 메모리 셀들(MC3)에 저장된 기입 설정 데이터(WSD)를 센싱하여 제3 메모리 플레인(MPL2)의 제3 페이지 버퍼 회로(PBC3)에 제3 독출 설정 데이터(RSD3)를 저장하는 제3 센싱 동작이 수행될 수 있다. 실시예에 따라서, 제3 센싱 동작은 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)에 의한 덤프다운 동작이 실패로 결정된 경우에만 수행될 수 있다.
덤프다운 회로(101)는 제1 검증 회로(VRFC1), 제2 검증 회로(VRFC2), 제3 검증 회로(VRFC3) 및 덤프다운 제어 로직(DDCL)을 포함할 수 있다.
제1 검증 회로(VRFC1)는 제1 페이지 버퍼 회로(PBC1)에 연결되고, 제1 독출 설정 데이터(RSD1)의 유효성을 검증하여 제1 검증 신호(SVRF1) 및 제1 유효 데이터(DVAL1)를 제공한다. 제2 검증 회로(VRFC2)는 제2 페이지 버퍼 회로(PBC2)에 연결되고, 제2 독출 설정 데이터(RSD2)의 유효성을 검증하여 제2 검증 신호(SVRF2) 및 제2 유효 데이터(DVAL2)를 제공한다. 제3 검증 회로(VRFC3)는 제3 페이지 버퍼 회로(PBC3)에 연결되고, 제3 독출 설정 데이터(RSD3)의 유효성을 검증하여 제3 검증 신호(SVRF2) 및 제3 유효 데이터(DVAL3)를 제공한다.
덤프다운 제어 로직(DDCL)은 제1 독출 설정 데이터(RSD1)의 유효성 검증 결과, 제2 독출 설정 데이터(RSD2)의 유효성 검증 결과 및 제3 독출 설정 데이터(RSD3)의 유효성 검증 결과에 기초하여 제1 독출 설정 데이터(RSD1), 제2 독출 설정 데이터(RSD2) 및 제3 독출 설정 데이터(RSD3) 중 하나에 상응하는 유효 데이터(DVAL)를 버퍼(200)에 저장한다.
덤프다운 제어 로직(DDCL)은 제1 검증 신호(SVRF1), 제2 검증 신호(SVRF2) 및 제3 검증 신호(SVRF3)에 기초하여 제1 인에이블 신호(EN1), 제2 인에이블 신호(EN2) 및 제3 인에이블 신호(EN3)를 발생할 수 있다. 제1 검증 회로(VRFC1)는 제1 인에이블 신호(EN1)의 활성화에 응답하여 인에이블될 수 있고, 제2 검증 회로(VRFC2)는 제2 인에이블 신호(EN2)의 활성화에 응답하여 인에이블될 수 있고, 제3 검증 회로(VRFC3)는 제3 인에이블 신호(EN3)의 활성화에 응답하여 인에이블될 수 있다.
도 29는 본 발명의 실시예들에 따른 비휘발성 메모리 장치로부터 센싱된 독출 설정 데이터들의 일 예를 나타내는 도면이다. 이하 도 10과 중복되는 설명을 생략한다.
도 29에서 데이터 유닛들 중 오류를 포함하고 있는 무효 데이터 유닛을 빗금으로 표시하였다. 즉, 도 29에는 제1 독출 설정 데이터(RSD1)의 두 개의 제1 데이터 유닛들(A3, A5), 제2 독출 설정 데이터(RSD2)의 하나의 제2 데이터 유닛(B5) 및 제3 독출 설정 데이터(RSD3)의 두 개의 제3 데이터 유닛들(C2, C10)이 무효 데이터 유닛임을 나타내고 있다.
도 30은 도 29의 독출 설정 데이터들에 상응하는 비휘발성 메모리 장치의 초기화 제어 방법의 일 실시예를 나타내는 도면이다.
도 30을 참조하면, 시구간(T11~T12)에 상응하는 제1 센싱 시간(tSS11) 동안 제1 센싱 동작(SS1) 및 제2 센싱 동작(SS2)이 동시에 수행될 수 있다. 시구간(T12~T13)에 상응하는 제1 덤프다운 시간(tDD11) 동안 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)가 동시에 활성화되고 도 11을 참조하여 설명한 바와 같이 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)에 기초한 덤프다운 동작이 수행될 수 있다. 제1 독출 설정 데이터(RSD1)의 하나의 제1 데이터 유닛(A5) 및 이에 상응하는 제2 독출 설정 데이터(RSD2)의 하나의 제2 데이터 유닛(B5)이 모두 무효 데이터로 결정된 시점(T13)에서 제1 독출 설정 데이터(RSD1) 및 제2 독출 설정 데이터(RSD2)에 기초한 덤프다운 동작이 실패로 결정된다.
시구간(T13~T14)에 상응하는 제2 센싱 시간(tSS12) 동안 제3 센싱 동작(SS3)이 수행될 수 있다. 시구간(T14~T15)에 상응하는 제2 덤프다운 시간(tDD12) 동안 제2 인에이블 신호(EN2) 및 제3 인에이블 신호(EN3)가 동시에 활성화되고 도 11을 참조하여 설명한 바와 같이 제2 독출 설정 데이터(RSD2) 및 제3 독출 설정 데이터(RSD3)에 기초한 덤프다운 동작이 수행될 수 있다.
이 경우, 제1 유효 데이터 유닛들(VA1, VA2, VA4) 및 제2 유효 데이터 유닛들(VB3)이 이미 버퍼(200)에 저장된 상태이므로, 제2 독출 설정 데이터(RSD2) 및 제3 독출 설정 데이터(RSD3)에 기초한 덤프다운 동작은 5번째 데이터 유닛들부터 개시될 수 있다.
결과적으로, 제1 유효 데이터 유닛들(VA1, VA2, VA4), 제2 유효 데이터 유닛들(VB3, VB10) 및 제3 유효 데이터 유닛들(VC5~VC9)이 복구 설정 데이터(RESSD)로서 버퍼(200)에 저장될 수 있다.
도 31은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법을 나타내는 순서도이다.
도 3을 참조하면, 제1 메모리 플레인의 제1 메모리 셀들에 저장된 기입 설정 데이터를 센싱하여 상기 제1 메모리 플레인의 제1 페이지 버퍼 회로에 제1 독출 설정 데이터를 저장하는 제1 센싱 동작을 수행한다(S100). 제2 메모리 플레인의 제2 메모리 셀들에 저장된 상기 기입 설정 데이터를 센싱하여 상기 제2 메모리 플레인의 제2 페이지 버퍼 회로에 제2 독출 설정 데이터를 저장하는 제2 센싱 동작을 수행한다(s200).
상기 제1 페이지 버퍼 회로에 연결된 제1 검증 회로를 이용하여 상기 제1 독출 설정 데이터를 단위 비트수로 분할한 복수의 제1 데이터 유닛들의 각각에 대해 유효성을 검증한다(S310). 상기 제2 페이지 버퍼 회로에 연결된 제2 검증 회로를 이용하여 상기 제2 독출 설정 데이터를 상기 단위 비트수로 분할한 복수의 제2 데이터 유닛들의 각각에 대해 유효성을 검증한다(S320).
상기 제1 독출 설정 데이터의 유효성 검증 결과 및 상기 제2 독출 설정 데이터의 유효성 검증 결과에 기초하여 상기 제1 검증 회로 및 상기 제2 검증 회로의 각각을 선택적으로 인에이블한다(S330).
상기 제1 독출 설정 데이터 및 상기 제2 독출 설정 데이터 중 유효 데이터를 상기 제1 독출 설정 데이터의 유효성 검증 결과 및 상기 제2 독출 설정 데이터의 유효성 검증 결과에 기초하여 상기 제1 독출 설정 데이터 및 상기 제2 독출 설정 데이터 중 하나에 상응하는 유효 데이터를 상기 버퍼에 저장한다(S340).
도 32는 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive) 장치를 나타내는 블록도이다.
도 32를 참조하면, SSD(1000) 장치는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 비휘발성 메모리 장치(30)로 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 바와 같은 덤프다운 회로를 포함하고, 상기 덤프다운 회로는 본 발명의 실시예들에 따른 초기화 제어 방법을 구현하기 위하여 복수의 메모리 플레인들에 각각 전속한 복수의 검증 회로들을 포함한다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 유니버셜 플래시 스토리지(UFS, universal flash storage), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
Claims (20)
- 제1 메모리 플레인의 제1 메모리 셀들에 저장된 기입 설정 데이터를 센싱하여 상기 제1 메모리 플레인의 제1 페이지 버퍼 회로에 제1 독출 설정 데이터를 저장하는 제1 센싱 동작을 수행하는 단계;
제2 메모리 플레인의 제2 메모리 셀들에 저장된 상기 기입 설정 데이터를 센싱하여 상기 제2 메모리 플레인의 제2 페이지 버퍼 회로에 제2 독출 설정 데이터를 저장하는 제2 센싱 동작을 수행하는 단계; 및
상기 제1 독출 설정 데이터 및 상기 제2 독출 설정 데이터에 기초하여 상기 기입 설정 데이터에 상응하는 복구 설정 데이터를 버퍼에 저장하는 덤프다운 동작을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제1 항에 있어서,
상기 덤프다운 동작을 수행하는 단계는,
상기 제1 페이지 버퍼 회로에 연결된 제1 검증 회로를 이용하여 상기 제1 독출 설정 데이터의 유효성을 검증하는 단계;
상기 제2 페이지 버퍼 회로에 연결된 제2 검증 회로를 이용하여 상기 제2 독출 설정 데이터의 유효성을 검증하는 단계; 및
상기 제1 독출 설정 데이터의 유효성 검증 결과 및 상기 제2 독출 설정 데이터의 유효성 검증 결과에 기초하여 상기 제1 독출 설정 데이터 및 상기 제2 독출 설정 데이터 중 하나에 상응하는 유효 데이터를 상기 버퍼에 저장하는 단계를 포함하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제2 항에 있어서,
상기 제1 독출 설정 데이터의 유효성을 검증하는 단계는,
상기 제1 독출 설정 데이터를 단위 비트수로 분할한 복수의 제1 데이터 유닛들의 각각에 대해 유효성을 검증하는 단계를 포함하고,
상기 제2 독출 설정 데이터의 유효성을 검증하는 단계는,
상기 제2 독출 설정 데이터를 상기 단위 비트수로 분할한 복수의 제2 데이터 유닛들의 각각에 대해 유효성을 검증하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제3 항에 있어서,
상기 유효 데이터를 상기 버퍼에 저장하는 단계는,
상기 복수의 제1 데이터 유닛들 중 하나의 제1 데이터 유닛이 무효 데이터 유닛인 것으로 결정될 때까지 상기 제1 데이터 유닛들에 기초하여 제1 유효 데이터 유닛들을 순차적으로 상기 버퍼에 저장하는 단계; 및
상기 무효 데이터 유닛으로 결정된 상기 제1 데이터 유닛에 상응하는 상기 제2 데이터 유닛부터 상기 제2 데이터 유닛들에 기초하여 제2 유효 데이터 유닛들을 순차적으로 상기 버퍼에 저장하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제4 항에 있어서,
상기 복수의 제1 데이터 유닛들 중 하나의 제1 데이터 유닛이 무효 데이터 유닛인 것으로 결정될 때까지 상기 제1 검증 회로는 상기 제1 유효 데이터 유닛들에 대한 상기 덤프다운 동작을 수행하도록 인에이블되고 상기 제2 검증 회로는 디스에이블되고,
상기 하나의 제1 데이터 유닛이 무효 데이터 유닛인 것으로 결정된 이후 상기 제1 검증 회로는 디스에이블되고 상기 제2 검증 회로는 상기 제2 유효 데이터 유닛들에 대한 상기 덤프다운 동작을 수행하도록 인에이블되는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제4 항에 있어서,
상기 복수의 제1 데이터 유닛들 중 상기 하나의 제1 데이터 유닛이 무효 데이터 유닛인 것으로 결정되는 시점에서 상기 제2 센싱 동작이 종료되지 않은 경우, 상기 제2 센싱 동작의 종료 시점까지 상기 제1 검증 회로 및 상기 제2 검증 회로는 모두 디스에이블되는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제4 항에 있어서,
상기 유효 데이터를 상기 버퍼에 저장하는 단계는,
상기 복수의 제2 데이터 유닛들 중 하나의 제2 데이터 유닛이 무효 데이터 유닛인 것으로 결정될 때까지 상기 제2 데이터 유닛들에 기초하여 상기 제2 유효 데이터 유닛들을 순차적으로 상기 버퍼에 저장하는 단계; 및
상기 무효 데이터 유닛으로 결정된 상기 제2 데이터 유닛에 상응하는 상기 제1 데이터 유닛부터 상기 제1 데이터 유닛들에 기초하여 상기 제1 유효 데이터 유닛들을 순차적으로 상기 버퍼에 저장하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제3 항에 있어서,
상기 유효 데이터를 상기 버퍼에 저장하는 단계는,
상기 복수의 제1 데이터 유닛들 중 유효 데이터 유닛인 것으로 결정된 상기 제1 데이터 유닛들에 기초하여 제1 유효 데이터 유닛들을 순차적으로 상기 버퍼에 저장하는 단계; 및
상기 복수의 제2 데이터 유닛들 중 무효 데이터 유닛들인 것으로 결정된 상기 제1 데이터 유닛들에 상응하는 상기 제2 데이터 유닛들에 기초하여 제2 유효 데이터 유닛들을 순차적으로 상기 버퍼에 저장하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제8 항에 있어서,
상기 제1 유효 데이터들에 대한 상기 덤프다운 동작 및 상기 제2 유효 데이터들에 대한 상기 덤프다운 동작을 교호적으로(alternately) 수행하도록 상기 제1 검증 회로 및 상기 제2 검증 회로는 동시에 인에이블되는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제8 항에 있어서,
상기 제1 유효 데이터들에 대한 상기 덤프다운 동작이 완료된 후에 상기 제2 유효 데이터들에 대한 상기 덤프다운 동작을 수행하도록 상기 제1 검증 회로가 먼저 인에이블되고 상기 제2 검증 회로는 상기 제1 검증회로가 디스에이블된 후에 인에이블되는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제1 항에 있어서,
상기 제1 센싱 동작 및 상기 제2 센싱 동작을 동시에 수행하여 상기 제1 센싱 동작의 종료 시점 및 상기 제2 센싱 동작의 종료 시점이 일치하는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제1 항에 있어서,
상기 제2 센싱 동작을 상기 제1 센싱 동작보다 늦게 시작하여 상기 제2 센싱 동작의 종료 시점이 상기 제1 센싱 동작의 종료 시점보다 늦는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제12 항에 있어서,
상기 제2 센싱 동작의 종료 시점에서 상기 덤프다운 동작을 시작하는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제12 항에 있어서,
상기 제1 센싱 동작의 종료 시점에서 상기 덤프다운 동작을 시작하는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제1 항에 있어서,
상기 제1 독출 설정 데이터 및 상기 제2 독출 설정 데이터에 기초한 상기 덤프다운 동작이 실패로 결정된 경우, 상기 제1 메모리 플레인의 제3 메모리 셀들에 저장된 상기 기입 설정 데이터를 센싱하여 상기 제1 페이지 버퍼 회로에 제3 독출 설정 데이터를 저장하는 제3 센싱 동작을 수행하는 단계;
상기 제1 독출 설정 데이터 및 상기 제2 독출 설정 데이터에 기초한 상기 덤프다운 동작이 실패로 결정된 경우, 상기 제2 메모리 플레인의 제4 메모리 셀들에 저장된 상기 기입 설정 데이터를 센싱하여 상기 제2 페이지 버퍼 회로에 제4 독출 설정 데이터를 저장하는 제4 센싱 동작을 수행하는 단계; 및
상기 제3 독출 설정 데이터 및 상기 제4 독출 설정 데이터에 기초하여 상기 기입 설정 데이터에 상응하는 상기 복구 설정 데이터를 버퍼에 저장하는 상기 덤프다운 동작을 수행하는 단계를 더 포함하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제1 항에 있어서,
상기 제1 독출 설정 데이터 및 상기 제2 독출 설정 데이터에 기초한 상기 덤프다운 동작이 실패로 결정된 경우, 제3 메모리 플레인의 제3 메모리 셀들에 저장된 상기 기입 설정 데이터를 센싱하여 제3 페이지 버퍼 회로에 제3 독출 설정 데이터를 저장하는 제3 센싱 동작을 수행하는 단계; 및
상기 제1 독출 설정 데이터, 상기 제2 독출 설정 데이터 및 상기 제3 독출 설정 데이터에 기초하여 상기 기입 설정 데이터에 상응하는 상기 복구 설정 데이터를 버퍼에 저장하는 상기 덤프다운 동작을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제2 항에 있어서,
상기 기입 설정 데이터는 원본 설정 데이터의 각 비트를 복수의 복제 비트들로 복제한 데이터이고,
상기 제1 검증 회로 및 상기 제2 검증 회로의 각각은, 상기 제1 독출 설정 데이터 및 상기 제2 독출 설정 데이터의 비트들에 대하여 상기 복수의 복제 비트들 중 동일한 값을 갖는 비트들의 수가 기준 값 이상인지 여부를 판별하는 다수결 판정 회로인 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법. - 제1 메모리 플레인의 제1 메모리 셀들에 저장된 기입 설정 데이터를 센싱하여 상기 제1 메모리 플레인의 제1 페이지 버퍼 회로에 제1 독출 설정 데이터를 저장하는 제1 센싱 동작을 수행하는 단계;
제2 메모리 플레인의 제2 메모리 셀들에 저장된 상기 기입 설정 데이터를 센싱하여 상기 제2 메모리 플레인의 제2 페이지 버퍼 회로에 제2 독출 설정 데이터를 저장하는 제2 센싱 동작을 수행하는 단계;
상기 제1 페이지 버퍼 회로에 연결된 제1 검증 회로를 이용하여 상기 제1 독출 설정 데이터를 단위 비트수로 분할한 복수의 제1 데이터 유닛들의 각각에 대해 유효성을 검증하는 단계;
상기 제2 페이지 버퍼 회로에 연결된 제2 검증 회로를 이용하여 상기 제2 독출 설정 데이터를 상기 단위 비트수로 분할한 복수의 제2 데이터 유닛들의 각각에 대해 유효성을 검증하는 단계; 및
상기 제1 독출 설정 데이터의 유효성 검증 결과 및 상기 제2 독출 설정 데이터의 유효성 검증 결과에 기초하여 상기 제1 검증 회로 및 상기 제2 검증 회로의 각각을 선택적으로 인에이블하는 단계; 및
상기 제1 독출 설정 데이터 및 상기 제2 독출 설정 데이터 중 유효 데이터를 상기 제1 독출 설정 데이터의 유효성 검증 결과 및 상기 제2 독출 설정 데이터의 유효성 검증 결과에 기초하여 상기 제1 독출 설정 데이터 및 상기 제2 독출 설정 데이터 중 하나에 상응하는 유효 데이터를 버퍼에 저장하는 단계를 포함하는 비휘발성 메모리 장치의 초기화 제어 방법. - 기입 설정 데이터를 저장하는 제1 메모리 셀들 및 상기 제1 메모리 셀들로부터 센싱된 제1 독출 설정 데이터를 저장하는 제1 페이지 버퍼 회로를 포함하는 제1 메모리 플레인;
상기 기입 설정 데이터를 저장하는 제2 메모리 셀들 및 상기 제2 메모리 셀들로부터 센싱된 제2 독출 설정 데이터를 저장하는 제2 페이지 버퍼 회로를 포함하는 제2 메모리 플레인;
상기 제1 페이지 버퍼 회로에 연결되고 상기 제1 독출 설정 데이터의 유효성을 검증하는 제1 검증 회로;
상기 제2 페이지 버퍼 회로에 연결되고 상기 제2 독출 설정 데이터의 유효성을 검증하는 제2 검증 회로;
상기 제1 독출 설정 데이터의 유효성 검증 결과 및 상기 제2 독출 설정 데이터의 유효성 검증 결과에 기초하여 상기 제1 독출 설정 데이터 및 상기 제2 독출 설정 데이터 중 하나에 상응하는 유효 데이터를 결정하는 덤프다운 제어 로직: 및
상기 덤프다운 제어 로직 상기 유효 데이터를 저장하는 버퍼를 포함하는 비휘발성 메모리 장치. - 제19 항에 있어서,
상기 제1 메모리 플레인 및 상기 제2 메모리 플레이의 각각은 수직 방향으로 적층되어 셀 스트링을 형성하는 낸드 플래시 메모리 셀들을 포함하는 수직형 낸드 플래시 메모리 장치인 것을 특징으로 하는 비휘발성 메모리 장치.
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