JP2009163863A

JP2009163863A - メモリデバイス及びそのメモリデバイスからのデータ読み取り方法

Info

Publication number: JP2009163863A
Application number: JP2008321751A
Authority: JP
Inventors: Chun-Yi Tu; 君毅杜; Te-Chang Tseng; 徳彰曾; Hideki Arakawa; 秀貴荒川; Takeshi Nakayama; 武志中山
Original assignee: Powerchip Semiconductor Corp
Current assignee: Powerchip Semiconductor Corp
Priority date: 2008-01-07
Filing date: 2008-12-18
Publication date: 2009-07-23
Also published as: TWI404076B; TW200931438A; US8131954B2; US20090177851A1

Abstract

【課題】メモリデバイスとそのメモリデバイスからのデータ読み取り方法を提供する。
【解決手段】メインデータに対応する複数のフラッグビットを備える注釈データとメインデータとを備える複数のページユニットを備えるメモリアレイと複数のフラッグビットに基づいて判定データを発生させる判定回路と判定データに基づいて前記メインデータの情報を得る読み取り回路とを備えるメモリデバイスを用い、メモリアレイからメインデータと、前記メインデータに対応し、複数のフラッグビットを備える注釈データとを備えるメモリデータを読み取り、フラッグビットに基づいて判定データを発生させ、判定データに基づいてメインデータの情報を得る。
【選択図】図１

Description

本件発明は、メモリデバイス及びそのメモリデバイスからのデータ読み取り方法に関し、特には、奇数個のフラッグビットを備えるＭＡＮＤフラッシュに関する。

一般に、ＮＡＮＤフラッシュに保存されるデータにはメインデータと注釈データとがあり、注釈データはメインデータに付属するデータである。エラー訂正コード（ＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎＣｏｄｅ）やメモリセル損壊表示等の注釈データは、実際の用途に合わせて製造メーカーが設計している。

ウェハの検査が終了すると、ＮＡＮＤフラッシュの正常な動作が可能になるように、メモリ内の損壊したメモリセルを代替する冗長回路（ＲｅｄｕｎｄａｎｃｙＣｉｒｃｕｉｔ）を付加する必要がある。例えば、特許文献１が開示するフラッシュメモリデバイスは、メインメモリセルアレイの損壊セルをスペアセルで代替する修復回路を備えている。

また、注釈データは、メインデータと比較すると、メモリアレイ全体の最小部分のメモリセルしか占有していないが、損壊した注釈データを修復するための冗長回路も必要とされる。

特開平９−２０４７９６号公報

本件発明は、メモリデバイス及びそのメモリデバイスからのデータ読み取り方法を提供し、上記課題を解決することを目的とする。

本件発明に係るメモリデバイス：本件発明に係るメモリデバイスは、メインデータに対応する注釈データとメインデータとを備える複数のページユニットで構成されたメモリアレイと、注釈データに基づいて判定データを発生させる判定回路と、判定データに基づいてメインデータの情報を得る読み取り回路とを備えるメモリデバイスであって、注釈データが複数のフラッグビットを備えるものであることを特徴としている。

本件発明に係るメモリデバイスにおいては、複数のフラッグビットの個数が奇数であることも好ましい。

本件発明に係るメモリデバイスにおいては、判定データに対応するメインデータと注釈データとを保存するページバッファをメモリアレイと判定回路との間に備えるものであることも好ましい。

本件発明に係るメモリデバイスにおいては、メモリアレイはＮＡＮＤフラッシュであることも好ましい。

本件発明に係るメモリデバイスにおいては、メモリアレイはマルチレベルセルを備えるものであることも好ましい。

本件発明に係るメモリデバイスにおいては、フラッグビットは第１のロジックレベルまたは第２のロジックレベルのいずれかを備えるものであることも好ましい。

本件発明に係るメモリデバイスにおいては、判定回路は第１のロジックレベルのフラッグビット数と第２のロジックレベルのフラッグビット数を検出し、第１のロジックレベルのフラッグビット数と第２のロジックレベルのフラッグビット数に基づいて、判定データを発生させるものであることも好ましい。

本件発明に係るメモリデバイスにおいては、第１のロジックレベルのフラッグビット数が第２のロジックレベルのフラッグビット数より大きい時、判定データは第１のロジックレベルで、第２のロジックレベルのフラッグビット数が第１のロジックレベルのフラッグビット数より大きい時、判定データは第２のロジックレベルであると判定するものであることも好ましい。

本件発明に係るメモリデバイスにおいては、判定データはメインデータのビット長さであることも好ましい。

本件発明に係るメモリデバイスからのデータ読み取り方法：本件発明に係るメモリデバイスからのデータ読み取り方法は、以下のステップＡ〜ステップＣを含むことを特徴としている。

ステップＡ：メモリアレイから、メインデータに対応し複数のフラッグビットを備える注釈データとメインデータとを読み取るステップ。
ステップＢ：フラッグビットに基づいて判定データを発生させるステップ。
ステップＣ：判定データに基づいてメインデータの情報を得るステップ。

本件発明に係るメモリアレイは、メインデータに対応する注釈データが複数で奇数個のフラッグビットを備えるため、メモリ内で損壊したメモリセルを代替するための冗長回路をフラッシュメモリに付加する必要がない。また、注釈データ用のメモリセルに対してはウェハ検査を実行する必要がない。

図１に、本件発明の実施形態に基づくメモリデバイス１００を示す。メモリデバイス１００は、メモリアレイ１１０とページバッファ１２０と判定回路１３０とデータ読み取り回路１４０とを備える。図１に示すメモリアレイ１１０は、マルチレベルセルの形成されたＮＡＮＤフラッシュであり、メモリセルは、ページ１１１、ページ１１２等複数のページユニットに分割して配置されている。メモリアレイ１１０の中では、各ページにメインデータとメインデータに対応する注釈データとが保存されており、注釈データはマルチビットデータである。読み取り回路１４０がメモリアレイ１１０からデータを読み取る時、読み取り位置のページに対応するメインデータＤ_１と注釈データＤ_２とはページバッファ１２０に伝送される。

そして、判定回路１３０は、ページバッファ１２０内の注釈データＤ_２に基づいて判定データＤ_３を発生させる。データ読み取り回路１４０はページバッファ１２０からメインデータＤ_１を受信し、メインデータＤ_１が１ビットデータと２ビットデータのいずれであるかを示す判定データＤ_３に基づいて、最終的にメインデータＤ_１の内容を得る。例えば、２ビットデータ「００」と「０１」とは、それぞれ、１ビットデータ「０」と「１」とみなされる。

本件発明の実施形態では、注釈データは奇数個のフラッグビットで形成される。図２に、実施形態に基づくページユニットに保存されたデータ２００を示す。データ２００は、メインデータＤ_１と注釈データＤ_２とを備えており、注釈データＤ_２には損壊がない。図２では、注釈データＤ_２は５個のフラッグビットｂ_１−ｂ_５で形成されている。メインデータＤ_１は、フラッグビットが「１」の時には２ビットデータで、フラッグビットが「０」の時には１ビットデータである。対応するページユニット内の注釈データＤ_２をプログラムする時、メインデータＤ_１が２ビットデータであれば、全てのフラッグビットｂ_１−ｂ_５は、「１」にプログラムされる。従って、図２に示すように、注釈データＤ_２に損壊がなければ、全てのフラッグビットは同じロジックレベルを備える。このようにして、図１に示す判定回路１３０は、データＤ_２を読み取る時、このフラッグビットｂ_１−ｂ_５に基づいて、判定回路は注釈データＤ_２内の全フラッグビットが「１」であると判断する。すると、判定回路は、ロジックレベルが「１」の判定データを発生させる。すると、ロジックレベルが「１」の判定データに基づき、メインデータＤ_１が２ビットデータであることを示す情報を図１に示すデータ読み取り回路１４０が得る。

図３に、本件発明の別の実施形態である、ページユニットに保存されるデータ２５０を示す。データ２５０は、メインデータＤ_１と損壊のある注釈データＤ_２を備えている。この実施形態では、損壊したメモリセルは「１」にプログラムされていない。図３では、メインデータＤ_１は２ビットデータであり、注釈データＤ_２は５個のフラッグビットｂ_１−ｂ_５で形成されているが、フラッグビットｂ_３とｂ_４には損壊がある。そのため、メインデータＤ_１が２ビットデータであることを示すように注釈データＤ_２をプログラムする時、フラッグビットｂ_３とｂ_４は「１」にプログラムされない。従って、フラッグビットｂ_１とｂ_２とｂ_５とは同じロジックレベル「１」を備え、フラッグビットｂ_３とｂ_４とは同じロジックレベル「０」を備える。その結果、図１に示す判定回路１３０は、フラッグビットｂ_１−ｂ_５に基づき、注釈データＤ_２を読み取る時に、第１のロジックレベルのフラッグビット数としてロジックレベルが「１」のフラッグビットの個数３を、第２のロジックレベルのフラッグビット数としてロジックレベルが「０」のフラッグビットの個数２を認識する。すると、ロジックレベルが「１」のフラッグビットの個数がロジックレベル「０」のフラッグビットの個数よりも多いので、判定回路１３０はロジックレベルが「１」であることを示す判定データを発生させる。すると、ロジックレベルが「１」の判定データに基づき、メインデータＤ_１が２ビットデータであることを示す情報を図１に示すデータ読み取り回路１４０が得る。更に別の実施形態として、第２のロジックレベルのフラッグビット数が第１のロジックレベルのフラッグビット数よりも大きい時には、判定回路１３０はロジックレベルが「０」であるという判定データを発生させる。

上述したように、注釈データＤ_２内のフラッグビットは、全てを同じロジックレベルにプログラムする。しかし、注釈データＤ_２を保存するメモリセルのうち少数が損壊している時、判定回路１３０は、第１のロジックレベルのフラッグビット数と第２のロジックレベルのフラッグビット数とに基づいて判定データのロジックレベルを決定する。従って、注釈データＤ_２を保存するメモリセルが損壊していても、フラッシュメモリは、損壊したメモリセルを代替するための余分な冗長回路（修復回路やメモリセルの追加）を必要としない。即ち、注釈データＤ_２を保存するメモリセルに対してはウェハ検査を実行する必要がない。

図４に、本件発明の実施形態におけるデータ読み取り方法を示す。まず、工程３０２で、ページバッファが、マルチレベルセルを備えるＮＡＮＤフラッシュのようなメモリアレイからメインデータとこのメインデータに対応した注釈データとからなるメモリデータを読み取る。注釈データは複数で奇数個のフラッグビットを備えている。続いて、工程３０４で、判定回路が、複数のフラッグビットに基づいて、１ビットの判定データ（即ち、判定ビット）を発生させる。判定回路は、ロジックレベル「１」のフラッグビットの個数である第１のロジックレベルのフラッグビット数とロジックレベル「０」のフラッグビットの個数である第２のロジックレベルのフラッグビット数とに基づいて、判定データのロジックレベルを決定する。最終的には、工程３０６で、データ読み取り回路がメインデータを受信し、判定データからメインデータの情報を受け取り、この情報からメインデータを得る。また、判定データをメインデータのビット長さを示すものとして、データ読み取り回路がメインデータのビット長さを示す情報に基づいてメインデータを得るようにしても良い。

上記に本件発明の好ましい実施形態を開示したが、これらは決して本件発明を限定するものではなく、当業者であれば誰でも、本件発明の精神と領域を脱しない範囲内で各種の変更や調整を加えることが出来る。従って本件発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。

メインデータに対応する注釈データとメインデータとを備える複数のページユニットで構成されたメモリアレイと、注釈データに基づいて判定データを発生させる判定回路と、判定データに基づいてメインデータの情報を得る読み取り回路とを備え、注釈データが複数のフラッグビットを備えるメモリデバイスは、判定回路が複数のフラッグビットの状態に基づいて判定データを発生させるため、フラッグビットの数を多くすることにより、メモリ内から読み取るデータの信頼性を累進的に良好にすることが出来る。

本件発明に係るメモリデバイスの構成を示す図である。本件発明に係るメモリデバイスのページユニットに保存されたデータの一例を示す図である。本件発明に係るメモリデバイスのページユニットに保存されたデータの一例を示す図である。本件発明に係るメモリデバイスからのデータ読み取り方法を示すブロック図である。

符号の説明

１００メモリデバイス
１１０メモリアレイ
１２０ページバッファ
１３０判定回路
１４０データ読み取り回路
Ｄ_１メインデータ
Ｄ_２注釈データ
Ｄ_３判定データ
ｂ_１−ｂ_５フラッグビット
Ｓ３０２、Ｓ３０４、Ｓ３０６ステップ

Claims

メインデータに対応する注釈データと当該メインデータとを備える複数のページユニットで構成されたメモリアレイと、当該注釈データに基づいて判定データを発生させる判定回路と、当該判定データに基づいて当該メインデータの情報を得る読み取り回路とを備えるメモリデバイスであって、
前記注釈データが複数のフラッグビットを備えるものであることを特徴とするメモリデバイス。
前記複数のフラッグビットの個数が奇数であることを特徴とする請求項１に記載のメモリデバイス。
前記判定データに対応する前記メインデータと前記注釈データとを保存するページバッファを前記メモリアレイと前記判定回路との間に備えるものであることを特徴とする請求項１または請求項２に記載のメモリデバイス。
前記メモリアレイはＮＡＮＤフラッシュであることを特徴とする請求項１〜請求項３のいずれかに記載のメモリデバイス。
前記メモリアレイはマルチレベルセルを備えるものであることを特徴とする請求項４に記載のメモリデバイス。
前記フラッグビットは第１のロジックレベルまたは第２のロジックレベルのいずれかを備えるものであることを特徴とする請求項１〜請求項５のいずれかに記載のメモリデバイス。
前記判定回路は、前記第１のロジックレベルのフラッグビット数と前記第２のロジックレベルのフラッグビット数とを検出し、当該第１のロジックレベルのフラッグビット数と当該第２のロジックレベルのフラッグビット数に基づいて、前記判定データを発生させるものであることを特徴とする請求項６に記載のメモリデバイス。
前記第１のロジックレベルのフラッグビット数が前記第２のロジックレベルのフラッグビット数より大きい時、前記判定データは当該第１のロジックレベルで、当該第２のロジックレベルのフラッグビット数が当該第１のロジックレベルのフラッグビット数より大きい時、当該判定データは当該第２のロジックレベルであると判定するものであることを特徴とする請求項６または請求項７に記載のメモリデバイス。
前記判定データは前記メインデータのビット長さであることを特徴とする請求項１〜請求項６のいずれかに記載のメモリデバイス。
請求項１〜請求項９のいずれかに記載のメモリデバイスからのデータ読み取り方法であって、以下のステップＡ〜ステップＣを含むことを特徴とするデータ読み取り方法。
ステップＡ：前記メモリアレイから、前記メインデータに対応し前記複数のフラッグビットを備える前記注釈データと当該メインデータとを読み取るステップ。
ステップＢ：前記フラッグビットに基づいて前記判定データを発生させるステップ。
ステップＣ：前記判定データに基づいて前記メインデータの情報を得るステップ。