JP5548341B2 - フラッシュメモリ装置及びその駆動方法 - Google Patents

Description

本発明は、フラッシュメモリ装置及びその駆動方法に係り、さらに詳細には、Ｅ−Ｆｕｓｅ（Ｅｌｅｃｔｒｉｃａｌ Ｆｕｓｅ）の形態で保存される設定情報の信頼性を向上させうるフラッシュメモリ装置及びその駆動方法に関する。

不揮発性メモリの中で主に使われるフラッシュメモリは、電気的にデータを削除または再記録可能な不揮発性記憶素子であって、マグネチックディスクメモリを基にする保存媒体に比べて消費電力が少なく、かつハードディスクのようにアクセスタイムが速いという特徴を有する。

フラッシュメモリは、セルとビットラインとの連結状態によって、ＮＯＲ型とＮＡＮＤ型とに区分される。ＮＯＲ型フラッシュメモリは、１個のビットラインに２個以上のセルトランジスタが並列に連結された形態であって、チャンネルホットエレクトロン方式を使用してデータを保存し、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング方式を使用してデータを消去する。また、ＮＡＮＤ型フラッシュメモリは、１個のビットラインに２個以上のセルトランジスタが直列に連結された形態であって、Ｆ−Ｎトンネリング方式を使用してデータを保存及び消去する。一般的に、ＮＯＲ型フラッシュメモリは、消費電流が大きいため、高集積化には不利であるが、高速化に容易に対処しうるという長所があり、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリに比べて少ないセル電流を使用するため、高集積化に有利であるという長所がある。

図１Ａは、一般的なＮＡＮＤ型フラッシュメモリに備えられるメモリセル構造を示す回路図である。図１には、多数のワードラインＷＬ１１〜ＷＬ１４及び多数のメモリセルＭ１１〜Ｍ１４が示され、多数のメモリセルＭ１１〜Ｍ１４は、選択用トランジスタＳＴ１,ＳＴ２と共にストリング構造をなし、ビットラインＢＬと接地電圧ＶＳＳとの間に直列に連結される。少ないセル電流を使用するので、ＮＡＮＤ型の不揮発性半導体メモリ装置は、１個のワードラインに連結された全てのメモリセルに対するプログラムを１回のプログラム動作で行う。

図１Ｂは、一般的なＮＯＲ型フラッシュメモリに備えられるメモリセル構造を示す回路図である。図示したように、ＮＯＲ型の不揮発性半導体メモリ装置の場合には、それぞれのメモリセル（Ｍ２１ないしＭ２６）がビットラインＢＬ１,ＢＬ２とソースラインＣＳＬとの間に連結される。ＮＯＲ型フラッシュメモリの場合、プログラム動作を行う時に消費電流が大きく発生するので、１回のプログラム動作で一定の数のメモリセルに対してプログラム動作が行われる。

一般的に、メモリ動作に必要な各種の情報がメモリ装置内に備えられねばならないが、Ｅ−Ｆｕｓｅとは、既存に使用したレーザヒューズの代りに、メモリセルに各種の情報を保存して置き、この情報をメモリチップが動作する時に読み取って該当するスイッチをオン／オフにさせて情報を伝達する方式を称す。Ｅ−Ｆｕｓｅ形態で保存する情報には、チップ動作のためのＤＣトリム情報、オプション情報、リペア及びバッドブロック情報があるが、このようなチップ動作の設定のために必要な情報は、事前にメモリセルの特定領域に対するテストステップで保存される。

前記のような設定情報は、メモリチップにパワーが印加されれば、データリード過程を経てチップ内のラッチに保存され、この保存された情報を利用して該当スイッチをオン／オフにする。メモリ動作設定に必要な情報を利用して、各種のＤＣレベル値をセッティングし、欠陥カラム及び欠陥ブロックをリペアする。

しかし、このようなＥ−Ｆｕｓｅ形態で保存される情報を読む過程は、チップ動作のための各種の情報を読む過程であるので、設定情報を読み取る動作時には、ＤＣトリム情報が利用できない。すなわち、メモリ装置にパワーが印加されるにつれて行われる設定情報の読み取り過程では、デフォルトでセッティングされたＤＣレベルを利用して読み取りを行う。したがって、ＤＣトリム情報を利用せずに設定情報に対する読み取りを行うので、読み取られたデータにエラーが発生する。これにより、チップ内のラッチに保存された設定情報にエラーが発生し、前記ラッチに保存された設定情報を利用してメモリ装置の動作を設定する場合、誤った動作設定を誘発するという問題がある。すなわち、Ｅ−Ｆｕｓｅ形態で保存される情報を読み取ってラッチに保存するに当って、信頼性の確保が必要である。

本発明は、前記問題点を解決するためのものであって、メモリセルアレイに保存された設定情報を読み取ってチップ内のラッチに最終的に保存するに当って、その信頼性を向上させうるフラッシュメモリ装置及びその駆動方法を提供することを目的とする。

前記目的を達成するために、本発明の一実施形態によるフラッシュメモリ装置を駆動する方法は、動作環境設定に関連した設定情報をメモリセルアレイに保存したメモリ装置に電源を提供するステップと、前記メモリセルアレイに対する初期読み取り動作を行うステップと、前記初期読み取り動作によって読み取られた設定情報をラッチ回路に保存するステップと、ラッチ回路に提供される設定情報とラッチ回路から出力される設定情報とに基づいて、前記ラッチ回路に設定情報が正常的に保存されたか否かを判別する動作を行うステップと、を含むことを特徴とする。

望ましくは、前記判別動作は、ラッチ回路に提供される設定情報とラッチ回路から出力される設定情報とが相互同じであるか否かを判断することを特徴とする。
一方、前記駆動方法は、前記ラッチ回路に正常的に保存された設定情報を利用してメモリ装置の動作環境を設定するステップをさらに含むことを特徴とする。

前記ラッチ回路に設定情報が正常的に保存されていないと判断された場合、前記読み取られた設定情報をラッチ回路に保存するステップを再び行うことが出来る。

一方、前記ラッチ回路に設定情報が正常的に保存されていないと判断された場合、前記設定情報に対する初期読み取り動作を再び行うことが出来る。

一方、本発明の他の実施形態によるフラッシュメモリ装置の駆動方法によれば、動作環境設定に関連した設定情報をメモリセルアレイに保存したメモリ装置に電源を提供するステップと、前記メモリセルアレイに対する初期読み取り動作を行うステップと、前記初期読み取り動作によって読み取られたデータの状態を判別し、前記初期読み取り動作のパス／フェイル如何を決定するための第１判別動作を行うステップと、前記第１判別動作がパスであると判別された場合、前記データをラッチ回路に保存するステップと、ラッチ回路に提供されるデータとラッチ回路から出力されるデータとを比較した結果に基づいて、前記ラッチ回路にデータが正常的に保存されたか否かを判別するための第２判別動作を行うステップと、を含むことを特徴とする。

一方、本発明の一実施形態によるフラッシュメモリ装置によれば、動作環境設定に関連した設定情報が保存されるメモリセルアレイと、メモリ装置への電源印加時に行われる初期読み取り動作によって読み取られた設定情報を保存するためのラッチ回路と、前記ラッチ回路に提供される設定情報と前記ラッチ回路から出力される設定情報とを比較した結果に基づいて、前記ラッチ回路に設定情報が正常的に保存されたか否かを判別するためのデータ判別部と、前記データ判別部の判別結果によって、メモリ装置の動作を制御するための制御ロジックと、を備えることを特徴とする。

一方、本発明の他の実施形態によるフラッシュメモリ装置によれば、動作環境設定に関連した設定情報が保存され、一つのアドレスに対応してデータが出力される複数の入出力領域を備えるメモリセルアレイと、メモリ装置への電源印加時に行われる初期読み取り動作によって読み取られたデータを入力され、前記データが有効であるか否かを判別する第１判別部と、前記第１判別部の判別結果によって有効であると判断されたデータを保存するためのラッチ回路と、前記ラッチ回路に提供されるデータと前記ラッチ回路から出力されるデータとを比較した結果に基づいて、前記ラッチ回路にデータが正常的に保存されたか否かを判別するための第２判別部と、前記第１判別部及び第２判別部の判別結果によって、メモリ装置の動作を制御するための制御ロジックと、を備えることを特徴とする。

本発明のフラッシュメモリ装置及びその駆動方法によれば、設定情報を読み取る過程及びラッチ回路に保存する過程に対する検証を何れも行うので、ラッチ回路に最終保存された設定情報の信頼性を向上させることが出来る。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を表す。

図２は、本発明の一実施形態によるフラッシュメモリ装置を示すブロック図である。図示したように、本発明が適用されるフラッシュメモリ装置１００は、メモリセルアレイ１１０と、メモリセルアレイ１１０に対してプログラム、読み取り動作を行うか、またはその他メモリ関連動作を行うための周辺回路１２０と、フラッシュメモリ装置１００の全体的な動作を制御するための制御ロジック１３０と、を備える。

本発明の一実施形態によるフラッシュメモリ装置１００は、Ｅ−Ｆｕｓｅ方式が適用され、動作環境設定に関連した設定情報がメモリセルアレイ１１０に保存される。この設定情報は、ＤＣトリム情報、オプション情報、リペア及びバッドブロック情報を含みうる。フラッシュメモリ装置１００に電源が印加されれば、設定情報の保存されたメモリセルアレイ１１０に対して初期読み取り動作が行われ、初期読み取り動作によってリードされた設定情報は、所定のラッチ回路に保存され、前記保存された設定情報を利用してフラッシュメモリ装置１００の動作環境を設定する。

メモリセルアレイ１１０から読み取られた設定情報は、所定のラッチ回路に保存されるので、ラッチ回路に保存される設定情報の信頼性が向上されなければならない。このために、本発明のフラッシュメモリ装置１００は、ラッチ回路に提供される設定情報とラッチ回路に保存された設定情報との出力結果を相互比較する判別部を備え、比較結果に基づいて、ラッチ回路に設定情報が正常的に保存されたか否かを判別する。

また、本発明のフラッシュメモリ装置１００は、メモリセルアレイ１１０から読み取られた設定情報を入力してデータの状態を判別する判別部をさらに備え、判別結果に基づいて、初期読み取り動作のパスまたはフェイル如何を決定することが出来る。

すなわち、メモリセルアレイ１１０から読み取られた設定情報に対する判別動作を行って初期読み取り動作のパスまたはフェイル如何を決定し、有効なデータであると判断された設定情報をラッチ回路に保存するに当って、さらに他の判別動作を行ってラッチ回路に設定情報が正常的に保存されたか否かを決定するので、ラッチ回路に保存される設定情報の信頼性を向上させることが出来る。

前記のような動作のために、図２に示される周辺回路１２０は、データ出力部１２１、第１判別部１２２、ラッチ回路１２３、第２判別部１２４、スイッチ部１２５及びトリム／リペア回路１２６を備える。トリム／リペア回路１２６は、トリム回路であるか、またはリペア回路であり、トリム回路である場合、メモリセルアレイ１１０に保存された設定情報を利用して、各種のＤＣレベル値をセッティングし、リペア回路である場合、欠陥カラム、欠陥ブロックをリペアする。

フラッシュメモリ装置１００に電源が印加されれば、装置の動作環境設定のためにメモリセルアレイ１１０に保存された設定情報を読み取るための初期読み取り動作が行われる。読み取られた設定情報は、データ出力部１２１に提供され、データ出力部１２１は、メモリセルアレイ１１０から提供されたデータの出力を制御する。図示していないが、データ出力部１２１は、ページバッファ、入出力バッファなどのブロックを備える。

メモリセルアレイ１１０から読み取られた設定情報は、データ出力部１２１を経て第１判別部１２２に提供される。第１判別部１２２は、前記読み取られた設定情報を入力されてデータの状態を判別する。また、前記判別結果に基づいて、初期読み取り動作のパスまたはフェイル如何を決定し、これに対応する第１判別信号ｄｅｔ１を発生させる。

第１判別部１２２の詳細な動作を説明すれば、次の通りである。
動作環境設定に関連した設定情報は、少なくとも一つのビットを含み、特に、設定情報をメモリセルアレイ１１０に保存するに当って、設定情報のそれぞれのビットをｎ個（ｎは、２以上の整数）のビットに拡張して保存する。一例として、設定情報に含まれる一つのデータビットを８個のビットに拡張してメモリセルアレイ１１０に保存する。すなわち、“１”状態を有するデータビットを、“１１１１１１１１”の８ビットに拡張してメモリセルアレイ１１０に保存する。逆に、“０”状態を有するデータビットは、“００００００００”の８ビットに拡張してメモリセルアレイ１１０に保存する。

一方、メモリセルアレイ１１０は、一つ以上の領域に区分される構造を有し、またそれぞれの領域は、一つのアドレスに対応して同時にデータが出力される複数の入出力領域に形成される。メモリセルアレイ１１０が一つのアドレスに対応して同時にデータが出力されるｍ（ｍは、ｎ以上の整数）個の入出力領域を備えるとするとき、前記拡張されたｎ個のビットのそれぞれは、ｍ個の入出力領域のうち、ｎ個の入出力領域に保存されるようにする。

第１判別部１２２は、一つのアドレスに対応して同時に出力されるｎ個の拡張されたデータビットｄａｔａ［１：ｎ］を入力され、入力されたデータビットｄａｔａ［１：ｎ］の状態を判別する。データビットｄａｔａ［１：ｎ］の状態を判別することによって、初期読み取り動作のパスまたはフェイル如何を決定でき、判別結果による信号ｄｅｔ１を発生させて出力する。

第１判別部１２２が初期読み取り動作のパスまたはフェイル如何を決定するために入力されたデータビットｄａｔａ［１：ｎ］の状態を判別するに当って、ｎ個のデータビット内でデータ“１”またはデータ“０”の数が既設定の所定の基準値以上であるか否かを判断する。一例として、設定情報のデータ“１”が８ビットのデータビット“１１１１１１１１”に拡張されてメモリセルアレイ１１０に保存され、前記基準値が、７に設定された場合、８個のデータビットのうち、データ“１”の数が７個以上であると判断されれば、前記初期読み取り動作をパスと判断して、これによる信号ｄｅｔ１を出力する。すなわち、８ビットのデータビットのうち欠陥カラムが発生して、一つのデータビットが“０”と読み取られても、データ“１”の数が７個であるので、前記初期読み取り動作をパスと判断する。

一方、８個のデータビットのうちデータ“１”及びデータ“０”の数が何れも６個以下であると判断されれば、前記初期読み取り動作をフェイルと判断して、これによる信号ｄｅｔ１を出力する。前記のような動作を行うために、第１判別部１２２は、データ“１”及び／またはデータ“０”の数をカウンティングするためのカウンタ（図示せず）を備える。

制御ロジック１３０は、第１判別部１２２の判別信号ｄｅｔ１によってフラッシュメモリ装置１００の動作を制御する。詳細には、初期読み取り動作がパスであると判断されれば、制御ロジック１３０は、第１判別部１２２がｎ個のデータビットの入力に対応して一つのビットの有効なデータｓｅｔ＿ｄａｔａ１を出力するように制御する。図２では、第１判別部１２２からラッチ回路１２３に直接有効なデータｓｅｔ＿ｄａｔａ１が出力されることが示されているが、必ずしも信号の伝達がこれに限定されない。一例として、制御ロジック１３０が第１判別部１２２から信号ｄｅｔ１及びデータを入力され、初期読み取り動作がパスであると判断されれば、制御ロジック１３０が有効なデータｓｅｔ＿ｄａｔａ１をラッチ回路１２３に出力するように構成することもできる。

一方、初期読み取り動作がフェイルであると判断されれば、制御ロジック１３０は、周辺回路１２０を制御して、以前に読み取られた設定情報に対する再読み取り動作が行われるようにする。フラッシュメモリ装置１００の読み取り動作のためには、電圧がリードレベルに十分に上昇しなければならないが、フラッシュメモリ装置１００に電源を印加する場合、電圧レベルが十分に上昇していない状態で初期読み取り動作がなされる。これにより、前記設定情報に対する再読み取り動作を行うことによって、電圧レベルが十分に上昇していない状態で初期読み取り動作を行ってエラーが発生する問題を防止しうる。

一方、再読み取り動作を行うのにおいて、制御ロジック１３０には、所定の整数値を有する第１最大ループ値が設定され、制御ロジック１３０は、初期読み取り動作がフェイル状態であると決定された場合、再読み取り動作を第１最大ループ値以内で反復するように制御することが望ましい。

一方、第１判別部１２２は、拡張されたｎ個のデータビット内でデータ“１”及びデータ“０”のうちさらに多くの数を有するデータ状態が存在するか否かを判断し、さらに多くの数を有するデータ状態を有効なデータとして判断することもできる。一例として、ｎ個のデータビットの状態を判断した結果、データ“１”がデータ“０”よりその数が多いと判断されれば、データ“１”を有効なデータｓｅｔ＿ｄａｔａ１としてラッチ回路１２３に出力する。このようなデータビットに対する多数決原則に基づく論理回路の具現は、当業者に自明であるので、これについての詳細な説明は省略する。

第１判別部１２２によって有効であると判断されたデータｓｅｔ＿ｄａｔａ１は、ラッチ回路１２３に提供される。動作環境設定に関連した設定情報は、有効なデータｓｅｔ＿ｄａｔａ１の組合わせでなされる。ラッチ回路１２３に保存される設定情報は、スイッチ部１２５に提供され、スイッチ部１２５のスイッチング状態に対応して、トリム回路またはリペア回路１２６を制御する。

一方、ラッチ回路１２３に設定情報が正常的に保存されたか否か判断するために、ラッチ回路１２３に提供されるデータｓｅｔ＿ｄａｔａ１とラッチ回路１２３から出力されるデータｓｅｔ＿ｄａｔａ２とが第２判別部１２４に提供される。第２判別部１２４は、二つのデータｓｅｔ＿ｄａｔａ１，ｓｅｔ＿ｄａｔａ２を相互比較して、ラッチ回路１２３に設定情報が正常的に保存されたか否かを判断する。詳細には、ラッチ回路１２３に提供されるデータｓｅｔ＿ｄａｔａ１とラッチ回路１２３から出力されるデータｓｅｔ＿ｄａｔａ２とが同じであるか否かを判断する。また、前記判断結果による信号ｄｅｔ２が制御ロジック１３０に提供される。

二つのデータｓｅｔ＿ｄａｔａ１，ｓｅｔ＿ｄａｔａ２が相互同じであると判断されれば、該当データは、有効なデータであって、ラッチ回路１２３に最終的に保存され、次のデータの比較動作が行われる。一方、二つのデータｓｅｔ＿ｄａｔａ１，ｓｅｔ＿ｄａｔａ２が相異なると判断されれば、制御ロジック１３０は、前記データｓｅｔ＿ｄａｔａ１がラッチ回路１２３に再保存されるように制御する。また、データのラッチ回路１２３への再保存において、制御ロジック１３０には、所定の整数値を有する第２最大ループ値が設定され、制御ロジック１３０は、データの保存動作がフェイルであると決定された場合、前記再読み取り動作を第２最大ループ値以内で反復するように制御することが望ましい。

一方、二つのデータｓｅｔ＿ｄａｔａ１，ｓｅｔ＿ｄａｔａ２が相異なると判断されて、データの保存動作がフェイルであると決定された場合、制御ロジック１３０は、該当設定情報に対する読み取り動作から再び行われるようにメモリ装置１００を制御することもできる。すなわち、ラッチ回路１２３にデータを保存する過程でエラーが発生した場合、該当設定情報に対する再読み取り動作が行われるように制御することによって、エラー発生を防止する。

図３は、設定情報の移動経路を示すブロック図である。図示したように、メモリ装置の製造過程で行われるテストは、ブロック２１０に示された過程を通じて行われる。

まず、メモリセルアレイ２１１に保存された設定情報が読み取られてページバッファ２１２に提供される。ページバッファ２１２に提供された設定情報は、所定のアドレスによってマルチプレクサ２１３を介して入出力ブロック２１４に伝えられる。所定のテスト装置は、入出力ブロック２１４の出力を提供され、装置に備えられるフェイルビットカウントブロック２１５は、入出力ブロック２１４の出力と設定情報の原本とを比較してフェイルビットカウント過程を行う。前記過程を通じて設定情報の状態を検証する。フェイルビットカウントブロック２１５は、外部のテスト装置であると説明されているが、これは、メモリ装置の内部に備えられることもある。

一方、実際チップ動作時にメモリセルアレイ２１１に保存された設定情報を利用して、メモリ装置の必要な動作条件を設定するが、従来の場合には、動作設定以後に色々なＤＣ、Ｃ／Ｒリペア、バッドブロック測定を通じて、設定情報の経路を間接的に検証していた。しかし、このような場合、設定情報の経路を完全に検証できなくなる。

そこで、設定情報の経路を検証するために、前述したような第１判別動作及び第２判別動作を行う。すなわち、入出力ブロック２１４の出力は、第１判別動作を行うブロック２２１に提供され、ブロック２２１は、ｎビットに拡張された設定情報を入力されてデータ判別動作を行って一つのビットの有効なデータを出力する。有効であると判断されたデータは、設定情報を保存するためのラッチ回路２２２に提供される。また、所定の比較ブロック２２３は、ラッチ回路２２２に提供されるデータとラッチ回路２２２から出力されるデータとを入力して、これを相互比較することによって第２判別動作を行う。前記のような第１判別動作及び第２判別動作は、メモリ装置のテスト過程で適用され、また、実際に動作環境設定時に設定情報が適切に読み取られたか否か、そして、設定情報をラッチ回路に適切に保存できるか否かを判断するための過程で適用される。

前述した第１判別動作について図４ないし図７を参照して詳細に説明すれば、次の通りである。

図４は、図２のフラッシュメモリ装置に備えられるメモリセルアレイの構造の一例を示す図である。フラッシュメモリ装置１００に備えられるメモリセルアレイ１１０は、インターリービング動作のために通常的にイーブン領域及びオッド領域に分けられる。また、領域のそれぞれは、左側領域及び右側領域に分けられる。メモリセルアレイ１１０のページ単位が２ｋバイトからなる場合、図示される左側領域及び右側領域は、それぞれ５１２バイトからなる。イーブン領域の左側領域のみを例として挙げれば、前記左側領域は、８個の入出力領域ＩＯ０〜ＩＯ７に該当するカラムで構成される。一つのアドレスに対応して、８個の入出力領域のそれぞれから一つのビットのデータが出力され、これによる８ビットのデータは、一つのバイトのデータに該当する。

図５は、メモリセルアレイの欠陥カラムの発生の一例を示す図である。図５に示された８個の入出力領域ＩＯ０〜ＩＯ７の全体は、５１２バイトのカラムに該当し、図示したように、欠陥カラムは、各入出力領域ＩＯ０〜ＩＯ７にランダムに位置する。フラッシュメモリ装置１００のテストステップで、一つのアドレスに該当する８個の入出力領域ＩＯ０〜ＩＯ７で一つの入出力領域に対する欠陥のみを許容し、二つ以上の欠陥が発生する時には、フェイルダイに分類する。一方、パスダイに分類された場合には、一つのアドレスに該当する８個の入出力領域ＩＯ０〜ＩＯ７で一つの入出力領域にのみ欠陥が発生しうる。

これにより、設定情報のそれぞれのビットをｎ個のビットに拡張してメモリセルアレイ１１０に保存し、特に、ｎ個のデータビットのそれぞれをメモリセルアレイ１１０上の異なる入出力領域に保存する。一例として、８個のビットに拡張されたデータビットは、一つのビットずつ８個の入出力領域ＩＯ０〜ＩＯ７にそれぞれ保存される。この場合、初期読み取り動作時に拡張されたデータビット（８ビットのデータ）の中でエラーが発生する確率は、１ビット以下であり、進行性として発生する欠陥類型を考慮しても、前記拡張されたデータビットを読み取る場合、エラーの発生を最小化しうる。

図６Ａ及び図６Ｂは、設定情報のそれぞれのビットを拡張する一例を示す図である。図６Ａに示したように、メモリセルアレイ１１０は、一つのアドレスに対応して同時にデータを出力する８個の入出力領域ＩＯ０〜ＩＯ７を備え、一つのビットの設定情報は、８ビットのデータに拡張されてメモリセルアレイ１１０に保存される。また、図６Ｂに示したように、データ“１”状態を有する設定情報のビットは、“１１１１１１１１”の８ビットに拡張され、前記拡張された８ビットのデータは、一つのビットずつそれぞれ入出力領域に保存される。同様に、データ“０”状態を有する設定情報のビットは、“００００００００”の８ビットに拡張される。

図２で説明された第１判別部１２２は、初期読み取り動作によって読み取られた設定情報ｄａｔａ［１：ｎ］を入力されてその状態を判別する。詳細には、ｎビット（一例として、８ビット）に拡張されたデータビットを入力されてその状態を判別し、判断結果、データ“１”の数が基準値以上と判断されれば、初期読み取り動作がパスであると判断して、これによる信号ｄｅｔ１を出力する。また、データ“１”は、有効なデータｓｅｔ＿ｄａｔａ１としてラッチ回路１２３に提供される。前記のような方法によって、動作環境設定のための設定情報のリード時に欠陥カラムによるエラーを除去しうる。

図７Ａ及び図７Ｂは、設定情報のそれぞれのビットを拡張する他の例及び読み取られた設定情報の状態を判別する方法を示す図である。図７Ａに示したように、設定情報のそれぞれのビットをｎ個のビットに拡張するに当って、拡張されたｎ個のビットがデータ“０”及びデータ“１”の組合わせからなるようにコーディング方式を適用しうる。

一例として、（ａ）は、設定情報のデータビット“１”をコーディングして、“１０１０１０１０”からなる８ビットのデータに拡張した場合を表す。また、設定情報のデータビット“０”は、“０１０１０１０１”からなる８ビットのデータにコーディングされる。他の例として、（ｂ）は、設定情報のデータビット“１”をコーディングして、“１１００１１００”からなる８ビットのデータに拡張した場合を表し、データビット“０”は、“００１１００１１”からなる８ビットのデータにコーディングされる。さらに他の例として、（ｃ）は、設定情報のデータビット“１”をコーディングして、“１１１１００００”からなる８ビットのデータに拡張した場合を表し、データビット“０”は、“００００１１１１”からなる８ビットのデータにコーディングされる。

図６Ａ及び図６Ｂで説明されたように、設定情報のそれぞれのビットを同じ値を有するｎ個のビットに拡張する場合、例えば、データ“１”を“１１１１１１１１”の８ビットに拡張して保存する場合には、パワーアップ時に生じる変動またはパワーレベルが正常的なリードレベルに十分に上昇しなくてデータにフェイルが発生する場合に問題となる。すなわち、拡張されたデータが“１１１１１１１１”から“００００００００”に何れも変わるか、または“００００００００”から“１１１１１１１１”に何れも変わってデータが読み取られる場合には、読み取られたデータビットの状態判別時にｎ個の拡張されたビットのうち同じデータが基準値以上に存在するので、初期読み取り動作がパスであると判断される。また、これにより、有効なデータとして提供されるビット値にエラーが発生する。

前述したような図７Ａ及び図７Ｂによるビット拡張例は、前記のような問題を改善しうる。すなわち、データ“１”とデータ“０”とをそれぞれデータ“１”とデータ“０”とに拡張するのではなく、図７Ａに示したように、コーディング方式を適用してデータ“１”及びデータ“０”をそれぞれデータ“０”とデータ“１”との組合わせに拡張させる。一例として、データ“１”を“１０１０１０１０”に拡張し、データ“０”を“０１０１０１０１”に拡張すれば、パワーレベルの不安定な特性によってデータが何れも“０”または“１”に誤って読み取られても、データ状態判別時にこれをフェイルと判断しうるので、エラーの発生を防止しうる。

図７Ｂは、前記のようなコーディング方式によって設定情報が拡張された場合、読み取られたデータの状態を判断するための第１判別部１２２を示す。設定情報のデータ“１”が８ビットのデータ“１０１０１０１０”に拡張されてメモリセルアレイ１１０に保存された場合、初期読み取り動作によって読み取られた８ビットのデータが第１判別部１２２に提供される。

第１判別部１２２は、コーディング方式によって拡張されたｎ個のビット（一例として、８個のビット）を入力されて、これに対してデコーディング動作を行うデコーディング部を備え、前記デコーディング部は、データビットの状態を反転させるための少なくとも一つのインバータを備える。前記デコーディング部によってデコーディングされたｎ個のデータビットは、論理演算部１２２＿１に提供される。論理演算部１２２＿１は、入力されたデータに対して同じデータ値を有するビットの数を判断するか、または入力されたデータに対してデータ“１”またはデータ“０”の中でさらに多くの数を有するデータを判断する。また、論理演算部１２２＿１は、前記判断結果によるパスまたはフェイル信号ｄｅｔ１を発生させ、入力されたｎ個のビットに対応して何れか一つの有効なデータｓｅｔ＿ｄａｔａ１を発生させる。

前記のように構成することによって、パワーの変動またはリードレベルに十分に上昇せず、データが単方向（“１１１１１１１１”または“００００００００”）に変動しても、第１判別部１２２は、初期読み取り動作がパスであると誤判する問題を防止しうる。また、前述したように、メモリセルアレイ１１０にフェイルカラムが発生しても、これに対するエラーを防止しうるので、設定情報の読み取りにおいて、その信頼性を向上させうる。

図８は、本発明の一実施形態によるフラッシュメモリ装置の駆動方法を示すためのブロック図である。
図示したように、まずメモリセルアレイを含むメモリ装置に電源が印加される（Ｓ１１）。メモリセルアレイには、動作環境設定に関連した設定情報が保存され、特に設定情報のそれぞれのビットは、ｎ個のビットに拡張して保存される。一例として、設定情報のデータビット“１”は、“１１１１１１１１”の８個のビットに拡張され、または設定情報のデータビットのそれぞれは、データ“１”及びデータ“０”の組合わせに拡張される。前記拡張されたビットは、それぞれメモリセルアレイ上の異なる入出力領域に保存されることが望ましい。

メモリ装置に電源が印加されれば、メモリセルアレイに保存された設定情報を読み取るための初期読み取り動作が行われる（Ｓ１２）。メモリセルアレイには、一つのアドレスに対応してデータが同時に読み取られる複数の入出力領域が備えられ、前記拡張されたｎビットのデータは、前記複数の入出力領域にそれぞれ保存される場合、ｎビットに拡張された設定情報が読み取られる（Ｓ１３）。

ｎビットに拡張された設定情報は、第１判別部に提供され、前記提供されたデータの状態を判断することによって、初期読み取り動作のパスまたはフェイルを判別するステップが行われる（Ｓ１４）。前述したように、データの状態を判断するというのは、ｎビットのデータに対してデータ“１”またはデータ“０”の数が所定の基準値以上であるか否かを判断し、基準値以上であると判断された場合、前記初期読み取り動作をパスに決定し、基準値未満であると判断された場合、前記初期読み取り動作をフェイルに決定する。また、前述したように、前記判断ステップは、ｎビットのデータに対してデータ“１”の数がさらに多いか、またはデータ“０”の数がさらに多いかを判断する動作によっても行われる。

前記判断結果、初期読み取り動作がフェイルであると決定されれば、前記設定情報に対する再読み取り動作が行われる。詳細には、メモリ装置内に所定の整数値を有する第１最大ループ値が設定され、前記設定情報に対する読み取り動作が第１最大ループ値を超えたか否かを判断する（Ｓ１５）。判断結果、第１最大ループ値を超えていないと判断されれば、前記設定情報に対する再読み取り動作が行われ、これにより、Ｓ１２ないしＳ１４の動作が反復される。再読み取り動作が反復されて第１最大ループ値を超えたと判断されれば、該当メモリ装置をフェイルと判定しうる（Ｓ１６）。

一方、前記判断結果、初期読み取り動作がパスであると判断されれば、有効なデータを所定のラッチ回路に保存するステップが行われる（Ｓ１７）。前記保存ステップ（Ｓ１７）によって、ｎ個に拡張されたデータビットの状態によって、何れか一つのビットが有効なデータとしてラッチ回路に保存される。一例として、８ビットに拡張されたデータビットに対してデータ“１”が７個以上と判断された場合、前記データ“１”を有効なデータとして保存する。

次いで、前記ラッチ回路に設定情報が正常的に保存されたか否かを判断するステップが行われる（Ｓ１８）。詳細には、前記判断ステップＳ１８では、ラッチ回路に提供されるデータとラッチ回路から出力されるデータとが相互同じであるか否かを判断する。二つのデータが相互同じである場合、ラッチ回路にデータが正常的に保存されたと判断される。次いで、前記のような過程を通じてラッチ回路に保存された設定情報を利用してメモリ装置の動作環境を設定するステップが行われる（Ｓ１９）。

一方、前記判断ステップＳ１８で、ラッチ回路に提供されるデータとラッチ回路から出力されるデータとが相異なると判断された場合、ラッチ回路にデータを保存するステップが再び行われる。詳細には、メモリ装置内に所定の整数値を有する第２最大ループ値が設定され、データを再び保存する動作が第２最大ループ値を超えたか否かを判断する（Ｓ２０）。判断結果、第２最大ループ値を超えていないと判断されれば、データに対する保存動作が再び行われ、これにより、Ｓ１７及びないしＳ１８の動作が反復される。再保存動作が反復されて第２最大ループ値を超えたと判断されれば、該当メモリ装置をフェイルと判定する（Ｓ１６）。

図９は、本発明の他の実施形態によるフラッシュメモリ装置の駆動方法を示すためのブロック図である。図９に示された駆動方法を説明するに当って、図８と同じ構成についての詳細な説明は省略する。

図示したように、まずメモリセルアレイを含むメモリ装置に電源が印加されることによって（Ｓ２１）、メモリセルアレイに保存された設定情報を読み取るための初期読み取り動作が行われる（Ｓ２２）。設定情報が読み取られれば（Ｓ２３）、ｎビットに拡張されたデータの状態を判別するステップが行われる（Ｓ２４）。

前記判断結果、初期読み取り動作がフェイルであると決定されれば、前記設定情報に対する読み取り動作が所定の最大ループ値を超えたか否かを判断し（Ｓ２５）、最大ループ値を超えていないと判断されれば、前記設定情報に対する再読み取り動作が行われる。一方、再読み取り動作が反復されて最大ループ値を超えたと判断されれば、該当メモリ装置をフェイルと判定する（Ｓ２６）。

一方、前記判断結果、初期読み取り動作がパスであると判断されれば、有効なデータを所定のラッチ回路に保存するステップが行われ（Ｓ２７）、次いで、ラッチ回路に設定情報が正常的に保存されたか否かを判断するステップが行われる（Ｓ２８）。判断ステップ（Ｓ２８）では、ラッチ回路に提供されるデータとラッチ回路から出力されるデータとが相互同じであるか否かを判断することが望ましい。二つのデータが相互同一でないと判断された場合、該当設定情報に対して再読み取り動作が行われるようにする。前記再読み取り動作を行うのにおいて、所定の最大ループ値を超えたか否かを判断する過程（Ｓ２５）を経た後に再読み取り動作が行われるようにする。前記のような過程を経てラッチ回路に保存された設定情報は、メモリ装置内に備えられる各種の調節回路に提供されることによって、メモリ装置の動作環境が設定される。

本発明は、図面に示した実施形態を参照して説明されたが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。

本発明は、フラッシュメモリ関連の技術分野に適用可能である。

一般的なＮＡＮＤ型フラッシュメモリに備えられるメモリセル構造を示す回路図である。 一般的なＮＯＲ型フラッシュメモリに備えられるメモリセル構造を示す回路図である。 本発明の一実施形態によるフラッシュメモリ装置を示すブロック図である。 設定情報の移動経路を示すブロック図である。 図２のフラッシュメモリ装置に備えられるメモリセルアレイの構造を示す図である。 メモリセルアレイの欠陥カラムの発生の一例を示す図である。 設定情報のそれぞれのビットを拡張する一例を示す図である。 設定情報のそれぞれのビットを拡張する一例を示す図である。 設定情報のそれぞれのビットを拡張する他の例を示す図である 読み取られた設定情報の状態を判別する方法を示す図である。 本発明の一実施形態によるフラッシュメモリ装置の駆動方法を示すためのブロック図である。 本発明の他の実施形態によるフラッシュメモリ装置の駆動方法を示すためのブロック図である。

符号の説明

１００ 不揮発性メモリ装置
１１０ メモリセルアレイ
１２０ 周辺回路
１２１ データ出力部
１２２ 第１判別部
１２３ ラッチ回路
１２４ 第２判別部
１２５ スイッチ部
１２６ トリム／リペア回路
１３０ 制御ロジック

Claims (19)

1. 動作環境設定に関連した設定情報をメモリセルアレイに保存したメモリ装置に電源を提供するステップと、
   前記メモリセルアレイに対する初期読み取り動作を行うステップと、
   前記初期読み取り動作によって読み取られた設定情報のデータ状態に基づいて、前記初期読み取り動作のパス／フェイル如何を判断するための第１判別動作を行うステップと、
   前記第１判別動作によってパスであると判別された場合に、選択的に前記読み取られた設定情報をラッチ回路に保存するステップと、
   前記第１判別動作によってフェイルであると判別された場合に、前記設定情報に対する初期読み取り動作を再び行うステップと、
   前記ラッチ回路に提供される設定情報の第１データ状態と前記ラッチ回路に保存された設定情報を出力することによって得た第２データ状態を互いに比較して、前記ラッチ回路に設定情報が正常的に保存されたか否かを判別するための第２判別動作を行うステップと、を含み、
   前記第２判別動作によって設定情報が正常的に保存されていないと判別された場合、前記設定情報が前記ラッチ回路に再保存されるか、あるいは、前記設定情報が前記メモリセルアレイから再び読み取られるかの、どちらか一方が行われ、
   前記第２判別動作によって設定情報が正常的に保存されていると判別された場合、前記ラッチ回路に保存された設定情報を利用して前記メモリ装置の動作環境を設定させ、
   前記設定情報は、少なくとも一つのビットを含み、前記設定情報のそれぞれのビットは、ｎ個（ｎは、２以上の整数）のビットに拡張され、前記拡張されたｎ個のビットのそれぞれは、前記メモリセルアレイ上の異なる入出力領域に保存され、
   前記設定情報のそれぞれのビットをｎ個のビットに拡張するに当って、前記ｎ個のビットがデータ“０”及びデータ“１”の組合わせからなるようにコーディング方式を適用し、
   前記第１判別動作を行うステップは、
   前記データ“０”及びデータ“１”のうち何れか一つのデータ状態を反転させて前記コーディングに対応するデコーディングを行い、前記デコーディングが行われたｎ個のビットに対してデータ“１”またはデータ“０”の数が所定の基準値以上であるか前記基準値未満であるかというデータ状態を判別して、前記初期読み取り動作のパス／フェイル如何を決定することを特徴とするフラッシュメモリ装置の駆動方法。
2. 前記判別動作は、
   ラッチ回路に提供される設定情報とラッチ回路から出力される設定情報とが相互同じであるか否かを判断することを特徴とする請求項１に記載のフラッシュメモリ装置の駆動方法。
3. 前記ラッチ回路に正常的に保存された設定情報を利用して、メモリ装置の動作環境を設定するステップをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ装置の駆動方法。
4. 前記ラッチ回路に設定情報が正常的に保存されていないと判断された場合、前記読み取られた設定情報をラッチ回路に保存するステップを再び行うことを特徴とする請求項１に記載のフラッシュメモリ装置の駆動方法。
5. 前記ラッチ回路に設定情報が正常的に保存されていないと判断された場合、前記設定情報についての初期読み取り動作を再び行うことを特徴とする請求項１に記載のフラッシュメモリ装置の駆動方法。
6. 動作環境設定に関連した設定情報をメモリセルアレイに保存したメモリ装置に電源を提供するステップと、
   前記メモリセルアレイに対する初期読み取り動作を行うステップと、
   前記初期読み取り動作によって読み取られた設定情報のデータ状態に基づいて、前記初期読み取り動作のパス／フェイル如何を判断するための第１判別動作を行うステップと、
   前記第１判別動作によってパスであると判別された場合に、選択的に前記読み取られた設定情報をラッチ回路に保存するステップと、
   前記第１判別動作によってフェイルであると判別された場合に、前記設定情報に対する初期読み取り動作を再び行うステップと、
   前記ラッチ回路に提供される設定情報の第１データ状態と前記ラッチ回路に保存された設定情報を出力することによって得た第２データ状態を互いに比較して、前記ラッチ回路に設定情報が正常的に保存されたか否かを判別するための第２判別動作を行うステップと、を含み、
   前記第２判別動作によって設定情報が正常的に保存されていないと判別された場合、前記設定情報が前記ラッチ回路に再保存されるか、あるいは、前記設定情報が前記メモリセルアレイから再び読み取られるかの、どちらか一方が行われ、
   前記第２判別動作によって設定情報が正常的に保存されていると判別された場合、前記ラッチ回路に保存された設定情報を利用して前記メモリ装置の動作環境を設定させ、
   前記設定情報は、少なくとも一つのビットを含み、前記設定情報のそれぞれのビットは、ｎ個（ｎは、２以上の整数）のビットに拡張され、前記拡張されたｎ個のビットのそれぞれは、前記メモリセルアレイ上の異なる入出力領域に保存され、
   前記設定情報のそれぞれのビットをｎ個のビットに拡張するに当って、前記ｎ個のビットがデータ“０”及びデータ“１”の組合わせからなるようにコーディング方式を適用し、
   前記第１判別動作を行うステップは、
   前記データ“０”及びデータ“１”のうち何れか一つのデータ状態を反転させて前記コーディングに対応するデコーディングを行い、前記デコーディングが行われたｎ個のビットに対してデータ“１”またはデータ“０”の数が所定の基準値以上であるか前記基準値未満であるかというデータ状態を判別して、前記初期読み取り動作のパス／フェイル如何を決定することを特徴とするフラッシュメモリ装置の駆動方法。
7. 前記第１判別動作を行うステップは、
   前記拡張されたｎ個のビットのデータ状態を判別して、前記初期読み取り動作のパス／フェイル如何を決定することを特徴とする請求項６に記載のフラッシュメモリ装置の駆動方法。
8. 前記第１判別動作の結果、前記初期読み取り動作がフェイルであると判断された場合、前記設定情報の読み取り動作が最大ループ値を超えていないときは、前記設定情報に対する初期読み取り動作を再び行うことを特徴とする請求項６に記載のフラッシュメモリ装置の駆動方法。
9. 前記第２判別動作を行うステップは、
   ラッチ回路に提供されるデータとラッチ回路に保存されたデータとの出力結果が相互同じであるか否かを判断することを特徴とする請求項６に記載のフラッシュメモリ装置の駆動方法。
10. 前記第１判別動作及び第２判別動作で何れもパス状態であると判断されたデータを利用して、メモリ装置の動作環境を設定することを特徴とする請求項６に記載のフラッシュメモリ装置の駆動方法。
11. 動作環境設定に関連した設定情報が保存されるメモリセルアレイと、
    メモリ装置への電源印加時に行われる初期読み取り動作によって読み取られた設定情報のデータ状態に基づいて、前記初期読み取り動作のパス／フェイル如何を判断する第１判別部と、
    前記第１判別部によってパスであると判別された場合に、選択的に前記読み取られた設定情報を保存するためのラッチ回路と、
    前記ラッチ回路に提供される設定情報の第１データ状態と前記ラッチ回路に保存された設定情報を出力することによって得た第２データ状態を互いに比較して、前記ラッチ回路に設定情報が正常的に保存されたか否かを判別するための第２判別部と、
    前記第１判別部及び第２判別部の判別結果によって、メモリ装置の動作を制御するための制御ロジックと、を備え、
    前記第２判別部によって設定情報が正常的に保存されていないと判別された場合、前記設定情報が前記ラッチ回路に再保存されるか、あるいは、前記設定情報が前記メモリセルアレイから再び読み取られるかの、どちらか一方が行われ、
    前記第２判別部によって設定情報が正常的に保存されていると判別された場合、前記ラッチ回路に保存された設定情報が利用されて、前記動作環境設定に関連した設定情報が提供され、
    前記設定情報は、少なくとも一つのビットを含み、前記設定情報のそれぞれのビットは、ｎ個（ｎは、２以上の整数）のビットに拡張され、前記拡張されたｎ個のビットのそれぞれは、前記メモリセルアレイ上の異なる入出力領域に保存され、
    前記設定情報のそれぞれのビットをｎ個のビットに拡張するに当って、前記ｎ個のビットがデータ“０”及びデータ“１”の組合わせからなるようにコーディング方式を適用し、
    前記第１判別部は、
    前記拡張されたｎ個のビットを入力されて、これに対して、何れか一つのデータ状態を反転させて前記コーディングに対応するデコーディング動作を行うデコーディング部と、
    前記デコーディングされたｎ個のビットに対してデータ“１”またはデータ“０”の数が所定の基準値以上であるか前記基準値未満であるかというデータ状態を判別して、前記初期読み取り動作のパス／フェイル如何を決定するための論理演算部と、を備えることを特徴とするフラッシュメモリ装置。
12. 前記データ判別部は、
    ラッチ回路に提供される設定情報とラッチ回路から出力される設定情報とが相互同じであるか否かを判断することを特徴とする請求項１１に記載のフラッシュメモリ装置。
13. 前記制御ロジックは、
    前記ラッチ回路に設定情報が正常的に保存されていないと判断された場合、前記読み取られた設定情報をラッチ回路に再び保存するように制御することを特徴とする請求項１１に記載のフラッシュメモリ装置。
14. 前記制御ロジックは、
    前記ラッチ回路に設定情報が正常的に保存されていないと判断された場合、前記設定情報に対する初期読み取り動作を再び行うように制御することを特徴とする請求項１１に記載のフラッシュメモリ装置。
15. 動作環境設定に関連した設定情報が保存され、一つのアドレスに対応してデータが出力される複数の入出力領域を備えるメモリセルアレイと、
    メモリ装置への電源印加時に行われる初期読み取り動作によって読み取られた設定情報のデータ状態に基づいて、前記初期読み取り動作のパス／フェイル如何を判断する第１判別部と、
    前記第１判別部によってパスであると判別された場合に、選択的に前記読み取られた設定情報を保存するためのラッチ回路と、
    前記ラッチ回路に提供される設定情報の第１データ状態と前記ラッチ回路に保存された設定情報を出力することによって得た第２データ状態を互いに比較して、前記ラッチ回路に設定情報が正常的に保存されたか否かを判別するための第２判別部と、
    前記第１判別部及び第２判別部の判別結果によって、メモリ装置の動作を制御するための制御ロジックと、を備え、
    前記第２判別部によって設定情報が正常的に保存されていないと判別された場合、前記設定情報が前記ラッチ回路に再保存されるか、あるいは、前記設定情報が前記メモリセルアレイから再び読み取られるかの、どちらか一方が行われ、
    前記第２判別部によって設定情報が正常的に保存されていると判別された場合、前記ラッチ回路に保存された設定情報が利用されて、前記動作環境設定に関連した設定情報が提供され、
    前記設定情報は、少なくとも一つのビットを含み、前記設定情報のそれぞれのビットは、ｎ個（ｎは、２以上の整数）のビットに拡張され、前記拡張されたｎ個のビットのそれぞれは、前記メモリセルアレイ上の異なる入出力領域に保存され、
    前記設定情報のそれぞれのビットをｎ個のビットに拡張するに当って、前記ｎ個のビットがデータ“０”及びデータ“１”の組合わせからなるようにコーディング方式を適用し、
    前記第１判別部は、
    前記拡張されたｎ個のビットを入力されて、これに対して、何れか一つのデータ状態を反転させて前記コーディングに対応するデコーディング動作を行うデコーディング部と、
    前記デコーディングされたｎ個のビットに対してデータ“１”またはデータ“０”の数が所定の基準値以上であるか前記基準値未満であるかというデータ状態を判別して、前記初期読み取り動作のパス／フェイル如何を決定するための論理演算部と、を備えることを特徴とするフラッシュメモリ装置。
16. 前記第１判別部は、
    前記拡張されたｎ個のビットのデータ状態を判別して、前記初期読み取り動作のパス／フェイル如何を決定することを特徴とする請求項１５に記載のフラッシュメモリ装置。
17. 前記第２判別部は、
    ラッチ回路に提供される設定情報とラッチ回路から出力される設定情報とが相互同じであるか否かを判断することを特徴とする請求項１５に記載のフラッシュメモリ装置。
18. 前記制御ロジックは、
    前記ラッチ回路に設定情報が正常的に保存されていないと判断された場合、前記読み取られた設定情報をラッチ回路に再び保存するように制御することを特徴とする請求項１５に記載のフラッシュメモリ装置。
19. 前記制御ロジックは、
    前記ラッチ回路に設定情報が正常的に保存されていないと判断された場合、前記設定情報に対する初期読み取り動作を再び行うように制御することを特徴とする請求項１５に記載のフラッシュメモリ装置。

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