KR101785006B1

KR101785006B1 - 불휘발성 메모리를 포함하는 메모리 시스템 및 그것의 제어 방법

Info

Publication number: KR101785006B1
Application number: KR1020110071907A
Authority: KR
Inventors: 정재용
Original assignee: 삼성전자주식회사
Priority date: 2011-07-20
Filing date: 2011-07-20
Publication date: 2017-10-12
Also published as: US8705294B2; US20130021852A1; KR20130011033A

Abstract

본 발명은 반도체 메모리에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 및 그것을 제어하는 방법에 관한 것이다. 본 발명의 실시 예에 따른 메모리 시스템은 불휘발성 메모리 및 불휘발성 메모리를 제어하는 컨트롤러를 포함한다. 불휘발성 메모리는 설정 데이터 및 참조 데이터를 저장하는 메모리 셀 어레이, 파워 업 시에 메모리 셀 어레이로부터 센싱되는 설정 데이터 및 참조 데이터를 각각 저장하는 제 1 및 제 2 래치 유닛들을 포함한다. 이때, 불휘발성 메모리의 동작 환경은 제 1 래치 유닛에 저장된 설정 데이터에 따라 결정된다.

Description

불휘발성 메모리를 포함하는 메모리 시스템 및 그것의 제어 방법{MEMORY SYSTEM INCLUDING NONVOLATILE MEMORY AND METHOD OF CONTROLLING THEREOF}

본 발명은 반도체 메모리에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리를 포함하는 메모리 시스템 및 그것의 제어 방법에 관한 것이다.

반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.

휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.

불휘발성 메모리는 그것의 동작 환경을 세팅하기 위한 설정 정보를 저장한다. 설정 정보는 레이져 퓨즈 방식을 이용하거나 E-fuse(Electrical fuse) 방식을 이용함으로써, 불휘발성 메모리에 저장될 수 있다. 레이져 퓨즈 방식은 복수의 레이져 퓨즈들을 선택적으로 컷팅함으로써 설정 정보를 저장하고(예를 들면 불휘발성 메모리에 대한 테스트 단계에서), 저장된 설정 정보에 따라 불휘발성 메모리가 제어되는 방식이다. E-fuse 방식은 설정 정보에 해당하는 데이터(이하, 설정 데이터)를 불휘발성 메모리의 메모리 셀들에 저장하고, 메모리 셀들의 설정 데이터를 불휘발성 메모리의 동작 시에 센싱하고, 센싱된 설정 데이터에 따라 불휘발성 메모리가 제어되는 방식이다.

본 발명의 목적은 불휘발성 메모리의 동작 시에 센싱되는 설정 데이터의 신뢰성을 확보하기 위한 것이다.

본 발명의 실시 예에 따른 메모리 시스템은 설정 데이터 및 참조 데이터를 저장하는 메모리 셀 어레이, 파워 업 시에 상기 메모리 셀 어레이로부터 센싱되는 상기 설정 데이터 및 상기 참조 데이터를 각각 저장하는 제 1 및 제 2 래치 유닛들을 포함하는 불휘발성 메모리; 및 상기 불휘발성 메모리의 센싱 동작을 제어하는 컨트롤러를 포함한다. 상기 불휘발성 메모리의 동작 환경은 상기 제 1 래치 유닛에 저장된 상기 설정 데이터에 따라 결정된다. 그리고, 상기 파워 업 후에 파워의 전압 레벨의 변화에 따라 상기 제 2 래치 유닛의 상기 참조 데이터가 변경될 때, 상기 컨트롤러는 상기 메모리 셀 어레이의 상기 설정 데이터를 상기 제 1 래치 유닛에 재 저장하도록 상기 불휘발성 메모리를 제어한다.

실시 예로서, 상기 불휘발성 메모리는 상기 제 2 래치 유닛에 저장된 상기 참조 데이터의 변경 여부를 감지하는 데이터 감지기를 더 포함할 것이다.

실시 예로서, 상기 메모리 셀 어레이에 저장되는 상기 참조 데이터는 미리 결정된 데이터 패턴을 갖고, 상기 데이터 감지기는 상기 미리 결정된 데이터 패턴과 동일한 데이터를 출력하도록 구성되는 조합 로직; 및 상기 조합 로직의 출력과 상기 제 2 래치 유닛에 저장된 상기 참조 데이터를 비교하도록 구성되는 비교기를 포함할 것이다.

실시 예로서, 상기 불휘발성 메모리는 상기 제 2 래치 유닛에 저장된 상기 참조 데이터의 변경 여부를 감지하고, 상기 감지 결과에 대한 정보를 상기 컨트롤러에 제공할 것이다.

실시 예로서, 상기 컨트롤러는 상기 감지 결과가 상기 참조 데이터의 변경을 가리킬 때 리셋 신호를 상기 불휘발성 메모리에 전송하고, 상기 불휘발성 메모리는 상기 리셋 신호에 응답하여 상기 메모리 셀 어레이에 저장된 상기 설정 데이터를 상기 제 1 래치 유닛에 재 저장할 것이다.

실시 예로서, 상기 컨트롤러는 상기 파워의 전압 레벨이 임계 전압 레벨보다 낮을 때 래치 상태 읽기 신호를 발생하고, 상기 불휘발성 메모리는 상기 래치 상태 읽기 신호에 응답하여 상기 감지 결과에 대한 정보를 상기 컨트롤러에 제공할 것이다.

실시 예로서, 상기 불휘발성 메모리는 제 1 및 제 2 상태 비트들을 저장하는 상태 레지스터; 상기 센싱 동작의 수행 여부에 따라 상기 제 1 상태 비트를 설정하는 제어 로직; 및 상기 제 2 래치 유닛에 저장된 상기 참조 데이터의 변경 여부를 감지하고, 감지 결과에 따라 상기 제 2 상태 비트를 설정하는 데이터 감지기를 더 포함할 것이다.

실시 예로서, 상기 컨트롤러는 파워 업 시에, 또는 상기 파워의 전압 레벨이 임계 전압 레벨보다 낮을 때 래치 상태 읽기 신호를 발생하고, 상기 불휘발성 메모리는 상기 래치 상태 읽기 신호에 응답하여 상기 제 1 및 제 2 상태 비트들을 상기 컨트롤러에 제공할 것이다. 상기 컨트롤러는 상기 제 1 상태 비트의 값에 따라 상기 불휘발성 메모리에 초기화 신호를 전송하고, 상기 제 2 상태 비트의 값에 따라 상기 불휘발성 메모리에 리셋 신호를 전송할 것이다.

실시 예로서, 상기 불휘발성 메모리는 상기 초기화 신호에 따라 상기 제 1 래치 유닛을 초기화하고, 상기 리셋 신호에 따라 상기 참조 데이터를 상기 메모리 셀 어레이로부터 상기 제 1 래치 유닛에 재 저장할 것이다.

본 발명의 다른 일면은 불휘발성 메모리를 제어하는 방법에 관한 것이다. 본 발명의 실시 예에 따른 제어 방법은 파워 업 시에, 상기 복수의 메모리 셀들에 저장된 참조 데이터 및 설정 데이터가 센싱되도록 상기 불휘발성 메모리를 제어하는 단계; 상기 파워의 전압 레벨이 임계 전압 레벨보다 낮아지면, 상기 센싱된 참조 데이터의 변경 여부를 판별하는 단계; 및 상기 판별 결과에 따라, 상기 설정 데이터가 다시 센싱되도록 상기 불휘발성 메모리를 제어하는 단계를 포함한다. 상기 불휘발성 메모리의 동작 환경은 상기 센싱된 설정 데이터에 따라 결정될 것이다. 상기 센싱된 참조 데이터 및 상기 센싱된 설정 데이터는 상기 파워의 전압 레벨의 변화에 따라 가변할 것이다.

실시 예로서, 상기 복수의 메모리 셀들에 저장되는 참조 데이터는 미리 결정된 데이터 패턴을 갖을 것이다.

실시 예로서, 상기 판별하는 단계는 상기 파워의 전압 레벨이 임계 전압 레벨보다 낮아지면 상기 불휘발성 메모리에 상태 읽기 제어 신호를 전송하는 단계; 및 상기 센싱된 참조 데이터의 변경 여부에 대한 정보를 수신하는 단계를 포함한다. 상기 변경 여부에 대한 정보는 상기 상태 읽기 제어 신호에 응답하여 상기 불휘발성 메모리로부터 제공될 것이다.

실시 예로서, 상기 불휘발성 메모리는 파워 다운(power-down) 후 상기 파워가 복구되면 초기화 동작을 수행한다.

실시 예로서, 상기 파워의 전압 레벨이 상기 임계 전압 레벨보다 낮아지면, 상기 초기화 동작의 수행 여부를 체크하는 단계; 및 상기 체크 결과에 따라, 상기 초기화 동작을 수행하도록 상기 불휘발성 메모리를 제어하는 단계를 더 포함할 것이다.

본 발명의 실시 예에 따른 불휘발성 메모리는 설정 데이터를 저장하는 메모리 셀들과, 참조 데이터를 저장하는 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이; 파워 업 시에, 상기 설정 데이터를 저장하는 제 1 래치 유닛; 및

상기 파워 업 시에, 상기 참조 데이터를 저장하는 제 2 래치 유닛을 포한다. 상기 불휘발성 메모리의 동작 환경은 상기 제 1 래치 유닛에 저장된 상기 설정 데이터에 따라 결정된다. 그리고, 상기 파워의 전압 레벨의 변화에 따라 상기 제 2 래치 유닛의 상기 참조 데이터가 변경될 때, 상기 메모리 셀 어레이에 저장된 상기 설정 데이터는 상기 제 1 래치 유닛에 재 저장될 것이다.

본 발명의 실시 예에 따르면, 센싱된 설정 데이터는 참조 데이터의 변경 여부에 따라 다시 센싱된다. 따라서 파워가 불안정하더라도 래치 유닛에 저장된 설정 데이터의 신뢰성이 확보될 것이다. 따라서, 불휘발성 메모리 및 그것을 포함하는 메모리 시스템의 신뢰성은 향상될 것이다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 제 0 메모리 블록을 보여주는 블록도이다.
도 4는 데이터 감지기를 좀 더 구체적으로 보여주는 블록도이다.
도 5는 파워 업 시에 불휘발성 메모리의 동작을 보여주는 순서도이다.
도 6은 불휘발성 메모리를 제어하는 방법의 제 1 실시 예를 보여주는 순서도이다.
도 7은 불휘발성 메모리를 제어하는 방법의 제 2 실시 예를 보여주는 순서도이다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 9는 불휘발성 메모리를 제어하는 방법의 제 3 실시 예를 보여주는 순서도이다.
도 10은 파워 온(power-on) 상태에서 파워의 전압 레벨이 제 2 임계 전압 레벨보다 낮아질 때의 메모리 시스템의 동작을 설명하기 위한 타이밍도이다.
도 11은 파워 온 상태에서 파워의 전압 레벨이 제 1 임계 전압 레벨보다 낮아질 때의 메모리 시스템의 동작을 설명하기 위한 타이밍도이다.
도 12는 불휘발성 메모리로부터 수신된 제 0 및 제 1 상태 비트들에 따라 컨트롤러에서 발생되는 제어 신호를 보여준다.
도 13은 도 1 및 도 8의 컨트롤러들 중 어느 하나를 보여주는 블록도이다.
도 14는 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 15는 도 1 또는 도 8의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 16은 도 15의 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 3은 도 2의 제 0 메모리 블록(BLK0)을 보여주는 블록도이다.

먼저 도 1을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리(100) 및 컨트롤러(200, Controller)를 포함한다.

불휘발성 메모리(100)는 메모리 셀 어레이(110), 어드레스 디코더(120, ADDR Decoder), 읽기 및 쓰기 회로(130, Read & Write Circuit), 레지스터(140), 데이터 감지기(150, Data Detector), 제어 로직(160, Control Logic), 및 제 1 전압 레벨 감지기(170, Voltage Level Detector)를 포함한다.

메모리 셀 어레이(110)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 어드레스 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결될 것이다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결될 것이다.

도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK0~BLKz-1)을 포함한다. 도 3을 참조하면, 제 0 메모리 블록(BLK0)은 복수의 메모리 셀들을 포함한다. 행 방향으로 배열되는 메모리 셀들은 제 0 내지 제 i-1 워드 라인들(WL0~WLi-1)에 연결된다. 열 방향으로 배열되는 메모리 셀들은 제 0 내지 제 j-1 비트 라인들(BL0~BLj0-1)에 연결된다.

제 0 메모리 블록(BLK0)은 제 0 스트링 선택 라인(SSL0)에 연결된 스트링 선택 트랜지스터들, 그리고 제 0 메모리 블록(BLK0)은 제 0 접지 선택 라인(GSL0)에 연결되는 접지 선택 트랜지스터들을 더 포함한다. 하나의 스트링 선택 트랜지스터(SST), 하나의 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀들(MC0~MCi-1)은 하나의 스트링(111)을 구성할 것이다.

스트링 선택 라인(SSL0) 및 접지 선택 라인(GSL0) 각각에 전압이 인가됨으로써 제 0 메모리 블록(BLK0)이 선택될 것이다. 그리고, 워드 라인들(WL0~WLi-1) 각각에 전압이 인가됨으로써 워드 라인들(WL0~WLi-1)이 선택 또는 비선택될 것이다.

도 2의 제 1 내지 제 z-1 메모리 블록들(BLK1~BLKz-1) 또한 도 3을 참조하여 설명된 제 0 메모리 블록(BLK0)과 마찬가지로 구성될 것이다.

다시 도 1을 참조하면, 메모리 셀 어레이(110)의 메모리 셀들에는 사용자 데이터(a), 설정 데이터(b), 및 참조 데이터(c)가 저장된다. 사용자 데이터(a)는 메모리 시스템(1000)의 사용자에 의해 관리되는 데이터일 것이다. 예를 들면, 사용자 데이터(a)는 호스트(Host)로부터 수신된 데이터가 컨트롤러(200)를 통해 불휘발성 메모리(100)로 전송되고, 메모리 셀 어레이(110)에 프로그램된 데이터일 것이다. 사용자 데이터(a)는 호스트로부터의 읽기 요청에 따라 컨트롤러(200)를 통해 호스트로 전송되는 데이터일 것이다. 사용자 데이터(a)는 호스트로부터의 요청에 따라, 또는 컨트롤러(200)의 제어에 따라 소거되는 데이터일 것이다.

설정 데이터(b)는 불휘발성 메모리(100)의 동작 환경을 설정하기 위한 데이터일 것이다. 예를 들면, 설정 데이터(b)에 기반하여 불휘발성 메모리(100)의 동작에 필요한 각종 전압 레벨들이 세팅될 것이다. 예를 들면, 설정 데이터(b)에 기반하여 불휘발성 메모리(100)의 결함 열(column defect) 및 결함 메모리 블록(block defect)이 관리될 것이다. 이러한 결함 열 및 결함 메모리 블록은 불휘발성 메모리(100)의 제조 후 테스트 단계에서 검출되고, 검출 결과에 따라 설정 데이터(b)가 결정될 것이다. 예를 들면, 설정 데이터(b)에 따라 불휘발성 메모리(100)의 동작에 요구되는 알고리즘이 결정될 것이다(algorithm tuning). 예를 들면, 설정 데이터(b)는 불휘발성 메모리(100)의 아이디(IDentification, ID) 정보를 포함할 것이다.

메모리 시스템(1000)에 파워가 공급되기 시작하면(파워 업 되면), 불휘발성 메모리(100)는 설정 데이터(b)를 센싱하고, 센싱된 데이터에 기반하여 동작할 것이다. 그러한 센싱 동작은 컨트롤러(200)의 요청에 따라 수행될 것이다.

본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에는 참조 데이터(c)가 더 저장된다. 참조 데이터(c)는 미리 결정된 데이터 패턴을 가질 것이다. 참조 데이터(c)는 설정 데이터(b)가 센싱될 때 함께 센싱될 것이다.

어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(160)의 제어에 응답하여 동작한다.

어드레스 디코더(120)는 컨트롤러(200)로부터 수신되는 어드레스 중 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 메모리 셀 어레이(110)의 메모리 블록들을 선택할 것이다.

어드레스 디코더(120)는 컨트롤러(200)로부터 수신되는 어드레스 중 행 어드레스를 디코딩하고, 디코딩된 행 어드레스에 따라 워드 라인들(WL)을 선택할 것이다.

어드레스 디코더(120)는 컨트롤러(200)로부터 수신되는 어드레스 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 제공할 것이다.

읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(160)의 제어에 응답하여 동작한다.

프로그램 시에, 읽기 및 쓰기 회로(130)는 컨트롤러(200)로부터 수신된 데이터를 선택된 워드 라인의 메모리 셀들에 프로그램할 것이다. 읽기 동작 시에, 읽기 및 쓰기 회로(130)는 선택된 워드 라인에 연결된 메모리 셀들로부터 데이터를 읽을 것이다. 그리고, 읽기 및 쓰기 회로(130)는 읽혀진 데이터 중 어드레스 디코더(120)로부터의 디코딩된 열 어드레스에 대응하는 데이터를 선택적으로 컨트롤러(200)에 전송할 것이다. 예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등을 포함할 수 있다.

레지스터(140)는 제 1 및 제 2 래치 유닛들(141, 142)을 포함한다. 제 1 및 제 2 래치 유닛들(141, 142)은 각각 복수의 래치들을 포함할 것이다. 각 래치들은 휘발성 래치들이며, 빠른 동작 속도를 제공할 것이다.

파워 업 되면, 먼저 제 1 및 제 2 래치 유닛들(141, 142)에 포함되는 래치들이 초기화될 것이다. 예를 들면, 파워 업 시에 불휘발성 메모리(100)에 포함되는 모든 래치들이 초기화될 것이다. 불휘발성 메모리(100)는 이러한 초기화 동작을 자체적으로 수행할 것이다. 제 1 전압 레벨 감지기(170)에 의해 메모리 시스템(1000)에 파워가 공급되는 것이 감지되면, 제어 로직(160)의 제어에 따라 이러한 초기화 동작이 수행될 것이다.

그 후에, 설정 데이터(b)가 센싱될 것이다. 센싱된 설정 데이터(b)는 읽기 및 쓰기 회로(130)를 통해 제 1 래치 유닛(141)에 저장될 것이다. 그러한 센싱 동작은 컨트롤러(200)의 요청에 따라 수행되고, 제어 로직(160)에 의해 제어될 것이다. 불휘발성 메모리(100)는 센싱된 설정 데이터(b)에 기반하여 동작할 것이다. 예를 들면, 센싱된 설정 데이터(b)에 따라 선택된 워드 라인에 인가되는 전압 레벨 및 비선택된 워드 라인에 인가되는 전압 레벨들이 조절될 것이다. 예를 들면, 하나의 프로그램 동작이 복수의 프로그램 루프(loop)들을 포함하는 경우, 센싱된 설정 데이터(b)에 따라 각 프로그램 루프(loop)에 있어서 워드 라인들(WL)에 인가되는 전압 레벨들이 조절될 것이다. 예를 들면, 센싱된 설정 데이터(b)에 따라 비트 라인들(BL)에 인가하는 전압 레벨들이 결정될 것이다. 예를 들면, 센싱된 설정 데이터(b)에 기반하여, 제어 로직(160)은 불휘발성 메모리(100)의 동작(예를 들면 프로그램, 읽기 및 소거 동작 등)에 요구되는 알고리즘들을 결정할 것이다. 예를 들면, 센싱된 설정 데이터(b)에 기반하여 제어 로직(160)은 결함 열 및 결함 메모리 블록을 판별하고, 판별된 결함 열 및 결함 메모리 블록을 각각 리던던트(redundant) 열 및 리던던트 메모리 블록으로 대체할 것이다.

설정 데이터(b)가 센싱되면, 불휘발성 메모리(100)는 래디(ready) 상태가 된다. 래디 상태는 불휘발성 메모리(100)가 컨트롤러(200)의 제어에 따라 읽기, 쓰기, 및 소거 동작 등을 수행할 수 있는 상태를 의미할 것이다.

한편, 제 1 래치 유닛(141)은 휘발성 래치들을 포함한다. 따라서, 불휘발성 메모리(100)에 제공되는 파워가 불안정한 경우(예를 들면, 파워가 임계 전압 레벨보다 낮아지는 경우)에, 제 1 래치 유닛(141)에 저장된 설정 데이터(b)는 손실될 수 있다. 손실된 설정 데이터(b)에 기반하여 불휘발성 메모리(100)가 동작하면, 불휘발성 메모리(100)의 동작의 신뢰성은 보장되지 않을 것이다.

제 2 래치 유닛(142)에는 참조 데이터(c)가 저장될 것이다. 파워 업 시에, 메모리 셀 어레이(110)에 저장된 참조 데이터(c)가 센싱될 것이다. 센싱된 참조 데이터(c)는 읽기 및 쓰기 회로(130)를 통해 제 2 래치 유닛(142)에 저장될 것이다. 즉, 파워 업 될 때, 설정 데이터(b) 뿐만 아니라 참조 데이터(c)도 센싱될 것이다.

불휘발성 메모리(100)에 제공되는 파워가 불안정한 경우, 제 1 래치 유닛(141)과 마찬가지로 제 2 래치 유닛(142)에 저장된 참조 데이터(c)는 변경될 것이다. 즉, 제 2 래치 유닛(142)에 저장된 참조 데이터(c)가 변경되면, 제 1 래치 유닛(142)에 저장된 설정 데이터(b)가 손실되었음이 예측될 수 있다.

데이터 감지기(150)는 제 2 래치 유닛(142)에 저장된 참조 데이터(c)의 변화를 감지할 것이다. 도 4를 참조하면, 예시적으로 데이터 감지기(150)는 참조 데이터(c)의 데이터 패턴과 동일한 출력을 발생하도록 구성되는 조합 로직(151, Combination Logic), 그리고 조합 로직(151)의 출력과 제 2 래치 유닛(142)에 저장된 데이터를 비교하는 비교기(152, comparator)를 포함할 것이다.

예시적으로, 데이터 감지기(150)는 제 2 래치 유닛(142)에 저장된 참조 데이터(c)를 모니터링하고, 참조 데이터(c)의 변화 여부를 감지할 것이다. 예시적으로, 데이터 감지기(150)는 제어 로직(160)의 요청에 따라 제 2 래치 유닛(142)에 저장된 참조 데이터(c)의 변화 여부를 조회하고, 조회 결과를 제어 로직(160)에 출력할 것이다.

다시 도 1을 참조하면, 제어 로직(160)은 불휘발성 메모리(100)의 제반 동작을 제어한다. 제어 로직(160)은 제 1 래치 유닛(141)에 저장된 설정 데이터(141)에 기반하여 불휘발성 메모리(100)를 제어할 것이다.

제 1 전압 레벨 감지기(170)의 출력에 따라, 제어 로직(160)은 메모리 시스템(1000)에 파워가 인가되는 것을 감지할 것이다. 이때, 제 1 전압 레벨 감지기(170)는 메모리 시스템(1000)에 제공되는 전압의 레벨을 감지하고, 제어 로직(160)에 파워 업 상태임을 알릴 것이다.

파워 업 시에, 먼저 제어 로직(160)은 불휘발성 메모리(100)에 포함된 래치들을 초기화할 것이다. 그리고, 컨트롤러(200)로부터의 요청에 따라, 제어 로직(160)은 제 1 및 제 2 래치 유닛들(141, 142)에 각각 설정 데이터(b) 및 참조 데이터(c)를 로드할 것이다.

제어 로직(160)은 컨트롤러(200)로부터 래치 상태 읽기(latch status read) 신호(도 10의 LSR 참조)가 수신된 경우에, 데이터 감지기(150)의 감지 결과를 조회하고 감지 결과에 대한 정보를 컨트롤러(200)에 전송할 것이다. 컨트롤러(200)는 수신된 감지 결과에 대한 정보에 따라 설정 데이터(b) 및 참조 데이터(c)가 다시 센싱되도록 불휘발성 메모리(100)를 제어할 것이다. 참조 데이터(c)가 변경되지 않은 것으로 판별될 때, 센싱 동작은 다시 수행되지 않을 것이다. 참조 데이터(c)가 변경된 것으로 판별될 때, 컨트롤러(200)는 설정 데이터(b) 및 참조 데이터(c)가 다시 센싱되도록 불휘발성 메모리(100)를 제어할 것이다. 컨트롤러(200)의 제어에 응답하여, 제어 로직(160)은 설정 데이터(b) 및 참조 데이터(c)를 각각 제 1 및 제 2 래치 유닛들(141, 142)에 다시 로드할 것이다.

컨트롤러(200)는 호스트 및 불휘발성 메모리(100)에 연결된다. 호스트로부터의 요청에 응답하여, 컨트롤러(200)는 불휘발성 메모리(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 불휘발성 메모리(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 배경 동작은 설정 데이터(b)를 센싱하여 불휘발성 메모리(100)가 레디(ready) 상태(읽기, 쓰기 및 소거 동작을 수행할 수 있는 상태)로 세팅되는 동작을 포함할 것이다.

컨트롤러(200)는 불휘발성 메모리(100) 및 호스트 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 불휘발성 메모리(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(200)는 제 2 전압 레벨 감지기(210)를 포함한다. 제 2 전압 레벨 감지기(210)는 메모리 시스템(1000)에 공급되는 전압을 감지할 것이다. 예를 들면, 컨트롤러(200)와 메모리(100)는 동일한 파워로 동작할 것이다. 또는 제 2 전압 레벨 감지기(210)는 불휘발성 메모리(100)에 공급되는 전압을 감지할 것이다. 예를 들면, 컨트롤러(200)가 불휘발성 메모리(100)에 파워를 공급하는 경우, 제 2 전압 레벨 감지기(210)는 컨트롤러(200)로부터 불휘발성 메모리(100)에 공급되는 파워를 감지할 것이다.

파워 업 된 후에, 컨트롤러(200)는 설정 데이터(b) 및 참조 데이터(c)가 센싱되도록 불휘발성 메모리(100)를 제어할 것이다. 불휘발성 메모리(100) 내에서 초기화 동작이 수행된 후에 센싱 동작이 수행될 것이다. 예를 들면, 초기화 동작이 수행된 후에 센싱 동작이 수행되도록, 컨트롤러(200)는 파워 업되는 시점으로부터 소정의 시간이 경과한 후에 센싱 동작을 위한 제어 신호를 불휘발성 메모리(100)에 전송할 것이다.

메모리 시스템(1000)에 공급되는 전압 레벨이 소정의 전압 레벨보다 낮아지는 경우에, 제 2 전압 레벨 감지기(210)는 인터럽트(interrupt) 신호를 발생할 것이다. 제 2 전압 레벨 감지기(210)로부터의 인터럽트 신호에 응답하여, 컨트롤러(200)는 제 2 래치 유닛(142)에 저장된 참조 데이터(c)의 변경 여부를 불휘발성 메모리(100)에게 문의할 것이다. 구체적으로, 컨트롤러(200)는 불휘발성 메모리(100)에 래치 상태 읽기 신호를 전송할 것이다. 제어 로직(160)은 수신된 래치 상태 읽기 신호에 응답하여 데이터 감지기(150)의 감지 결과를 컨트롤러(200)에 전송할 것이다.

컨트롤러(200)는 불휘발성 메모리(100)로부터 수신된 감지 결과에 따라 설정 데이터(b) 및 참조 데이터(c)가 다시 센싱되도록 불휘발성 메모리(100)를 제어할 것이다.

본 발명의 실시 예에 따르면, 센싱된 설정 데이터는 참조 데이터(c)의 변경 여부에 따라 다시 센싱된다. 따라서 파워가 불안정하더라도 래치 유닛(141)에 저장된 설정 데이터(b)의 신뢰성이 확보될 것이다. 따라서, 불휘발성 메모리(100) 및 그것을 포함하는 메모리 시스템(1000)의 신뢰성은 향상될 것이다.

도 5는 파워 업 시에 불휘발성 메모리(100)의 동작을 보여주는 순서도이다. 도 1 및 도 5를 참조하면, S110단계에서, 메모리 시스템(100)에 파워가 공급되기 시작한다. 이는 제 1 전압 레벨 감지기(170)에 의해 감지될 것이다. S120단계에서, 제어 로직(160)은 제 1 및 제 2 래치 유닛들(120)을 초기화할 것이다(S120).

도 6은 컨트롤러(200)가 불휘발성 메모리(100)를 제어하는 방법의 제 1 실시 예를 보여주는 순서도이다. 도 1 및 도 6을 참조하면, S210단계에서, 메모리 시스템(100)에 파워가 제공된다. S220단계에서, 센싱 동작이 수행된다. 컨트롤러(200)는 제어 신호를 발생하여 센싱 동작이 수행되도록 불휘발성 메모리를 제어할 것이다.

S230단계에서, 파워의 전압 레벨이 임계 전압 레벨보다 낮은지 판별된다. 파워의 전압 레벨이 임계 전압보다 낮음은 제 1 래치 유닛(142)에 저장된 상태 데이터(b)가 손상될 수 있음을 의미할 것이다. 파워의 전압 레벨이 임계 전압 레벨보다 낮은 경우에, S240단계가 수행된다.

S240단계에서, 래치 상태 읽기가 수행된다. 컨트롤러(200)는 불휘발성 메모리(100)에 래치 상태 읽기 신호를 전송하고, 불휘발성 메모리(100)로부터 제 2 래치 유닛(142)의 참조 데이터(c)가 변경되었는지에 대한 정보를 수신할 것이다.

S250단계에서, 제 2 래치 유닛(142)에 저장된 참조 데이터(c)의 변경 여부가 체크될 것이다. 컨트롤러(200)는 불휘발성 메모리(100)로부터 수신된 정보에 기반하여 제 2 래치 유닛(142)의 참조 데이터(c)의 변경 여부를 체크할 것이다. 제 2 래치 유닛(142)에 저장된 참조 데이터(c)가 변경된 경우에, S260단계가 수행될 것이다.

S260단계에서, 센싱 동작이 다시 수행될 것이다. 컨트롤러(200)는 제어 신호를 발생하여 센싱 동작이 수행되도록 불휘발성 메모리(100)를 제어할 것이다. 예를 들면, 컨트롤러(200)는 불휘발성 메모리(100)에 리셋 신호를 전송할 것이다. 불휘발성 메모리(100)는 리셋 신호에 응답하여 상태 데이터(b) 및 참조 데이터(c)를 각각 제 1 및 제 2 래치 유닛들(141, 142)에 재 로드할 것이다. 결과적으로, 제 1 래치 유닛(141)에 저장된 상태 데이터(b)의 신뢰성은 향상될 것이다.

도 7은 컨트롤러(200)가 불휘발성 메모리(100)를 제어하는 방법의 제 2 실시 예를 보여주는 순서도이다. 도 6과 비교할 때, 파워의 전압 레벨이 임계 전압 레벨보다 낮은지 판별하는 단계(S230)는 S330단계로 대체된다. 이하, 중복되는 설명은 생략된다.

도 1 및 도 7을 참조하면, S330단계에서, 컨트롤러(200)는 호스트로부터 액세스 신호를 수신한다. 이러한 액세스 신호는, 예를 들면 불휘발성 메모리(100)의 프로그램 동작, 읽기 동작 또는 소거 동작을 요청하는 신호일 것이다. 이러한 액세스 신호가 수신되면, 컨트롤러(200)는 래치 상태 읽기를 수행하고(S340), 제 2 래치 유닛(142)에 저장된 참조 데이터(c)가 변경되었는지 여부를 판별할 것이다(S350). 판별 결과에 따라 센싱 동작이 다시 수행되도록 불휘발성 메모리(100)를 제어할 것이다(S360).

도 8은 본 발명의 다른 실시 예에 따른 메모리 시스템(2000)을 보여주는 블록도이다. 도 8을 참조하면, 불휘발성 메모리(2100)는 상태 레지스터(2180)를 더 포함한다. 상태 레지스터(2180)는 제 0 상태 비트(SB[0]) 및 제 1 상태 비트(SB[1])를 저장한다.

제어 로직(2160)은 설정 데이터(b) 및 참조 데이터(c)에 대한 센싱 동작의 수행 여부에 따라 제 0 상태 비트(SB[0])의 값을 조절할 것이다. 예를 들면, 메모리 시스템(2000)에 파워가 제공되고 불휘발성 메모리(2100)의 초기화 동작이 수행되면, 제 0 상태 비트(SB[0])의 논리 값은 "0"일 것이다. 그리고, 제어 로직(2160)은 설정 데이터(b) 및 참조 데이터(c)가 센싱될 때, 제 0 상태 비트(SB[0])의 논리 값을 "1"로 변경할 것이다.

데이터 감지기(2150)는 제 2 래치 유닛(2142)에 저장된 참조 데이터(c)의 변경 여부에 따라 제 1 상태 비트(SB[1])의 값을 조절한다. 예를 들면, 조합 로직(151, 도 4 참조)의 출력과 제 2 래치 유닛(2142)에 저장된 참조 데이터(c)가 다른 경우에, 비교기(152, 도 4 참조)는 제 1 상태 비트(SB[1])의 값을 "0"으로 조절할 것이다. 그리고, 조합 로직(151)의 출력과 제 2 래치 유닛(2142)에 저장된 참조 데이터(c)가 같은 경우에, 비교기(152, 도 4 참조)는 제 1 상태 비트(SB[1])의 값을 "1"로 조절할 것이다.

파워 업 되면, 컨트롤러(2200)는 래치 상태 읽기 신호를 발생할 것이다. 또는, 메모리 시스템(2000)에 공급되는 파워의 전압 레벨이 임계 전압 레벨보다 낮은 경우에, 컨트롤러(2200)는 래치 상태 읽기 신호를 발생할 것이다. 래치 상태 읽기 신호에 응답하여, 제어 로직(2160)은 상태 레지스터(2160)에 저장된 제 0 및 제 1 상태 비트들(SB[0], SB[1])을 컨트롤러(2200)에 제공할 것이다.

제공된 제 0 및 제 1 상태 비트들(SB[0], SB[1])에 따라, 컨트롤러(2200)는 불휘발성 메모리(2100)의 초기화 동작 및 설정 데이터(b)와 참조 데이터(c)의 센싱 동작을 제어할 것이다.

도 9는 컨트롤러(200)가 불휘발성 메모리(2100)를 제어하는 방법의 제 3 실시 예를 보여주는 순서도이다. 도 8 및 도 9를 참조하면, S410단계에서, 컨트롤러(2200)는 파워 업을, 또는 파워의 전압 레벨이 임계 전압 레벨보다 낮음을 감지한다. S420단계에서, 컨트롤러(2200)는 래치 상태 읽기를 수행한다. 래치 상태 읽기에 따라, 컨트롤러(2200)는 불휘발성 메모리(2100)로부터 제 0 및 제 1 상태 비트들(SB[0], SB[1])을 수신할 것이다.

S430단계에서, 컨트롤러(2200)는 제 0 상태 비트(SB[0])에 따라 제 1 및 제 2 래치 유닛들(2141, 2142)이 초기화 상태인지 판별한다. 예를 들면, 제 0 상태 비트(SB[0])의 논리 값이 "0"인 것은 제 1 및 제 2 래치 유닛들(2141, 2142)이 초기화 상태임을 의미할 것이다. 예를 들면, 제 0 상태 비트(SB[0])의 논리 값이 "1"인 것은 제 1 및 제 2 래치 유닛들(2141, 2142)에 설정 데이터(b) 및 참조 데이터(c)가 저장되었음을 의미할 것이다. 제 1 및 제 2 래치 유닛들(2141, 2142)의 초기화 여부에 따라, S440단계 또는 S460단계가 수행된다.

S440단계에서, 컨트롤러(2200)는 제 1 상태 비트(SB[1])에 따라 제 2 래치 유닛(2142)의 참조 데이터(c)가 변경되었는지 판별한다. 예를 들면, 제 1 상태 비트(SB[1])의 논리 값이 "1"인 것은 참조 데이터(c)가 변경되지 않았음을 의미할 것이다. 제 1 상태 비트(SB[1])의 논리 값이 "0"인 것은 참조 데이터(c)가 변경되었음을 의미할 것이다. 참조 데이터(c)의 변경 여부에 따라, S450단계가 수행된다.

S450단계에서, 컨트롤러(2200)는 초기화 동작을 수행하도록 불휘발성 메모리(2100)를 제어한다. 컨트롤러(2200)의 제어에 따라 수행되는 초기화 동작은, 제 1 및 제 2 래치 유닛들(2141, 2142)에 설정 데이터(b) 및 참조 데이터(c)가 로드된 상태에서, 제 2 래치 유닛(2142)의 참조 데이터(c)가 변경되었을 때 수행될 것이다.

S460단계에서, 센싱 동작이 수행된다. 제 1 및 제 2 래치 유닛들(2141, 2142)이 초기화된 상태에서 센싱 동작이 수행될 것이다.

도 10은 파워 온 상태에서 파워의 전압 레벨이 제 1 임계 전압 레벨(TVL1)보다 낮아질 때의 메모리 시스템(2000)의 동작을 설명하기 위한 타이밍도이다.

도 8 및 도 10을 참조하면, 파워 업 시에 제 1 및 제 2 래치 유닛들(2141, 2142)은 초기화될 것이다. 제 1 및 제 2 래치 유닛들(2141, 2142) 각각은 초기화 상태에 대응하는 데이터(IV)를 저장할 것이다.

초기화 동작 시에, 상태 레지스터(2180)도 초기화될 것이다. 제 0 및 제 1 상태 비트들(SB[0], SB[1]) 각각은 논리 값 "0"을 가질 것이다. 예를 들면, 불휘발성 메모리(2100) 내의 모든 래치들은 초기화될 것이다.

컨트롤러(2200)는 불휘발성 메모리에 래치 상태 읽기 신호(LSR)를 전송한다. 래치 상태 읽기 신호(LSR)에 응답하여, 불휘발성 메모리(2100)는 제 0 및 제 1 상태 비트들(SB[0], SB[1])을 전송할 것이다. 제 0 상태 비트(SB[0])에 따라, 컨트롤러(2200)는 불휘발성 메모리(2100)가 초기화 상태임을 감지할 것이다. 컨트롤러(2200)는, 불휘발성 메모리(2100)에 리셋 신호(RS)을 전송한다.

불휘발성 메모리(2100)는 리셋 신호(RS)에 응답하여 설정 데이터(b) 및 참조 데이터(c)를 센싱할 것이다. 불휘발성 메모리(2100)는 설정 데이터(b) 및 참조 데이터(c)를 메모리 셀 어레이(2110)로부터 제 1 및 제 2 래치 유닛들(2141, 2142)에 로드할 것이다.

도 10의 실시 예에 있어서, 설정 데이터(b) 및 참조 데이터(c)가 센싱될 때, 제어 로직(2160)은 제 0 상태 비트(SB[0])의 논리 값을 "1"로 천이시킨다.

한편, 데이터 감지기(2150)에 포함된 비교기(152)는 조합 로직(151)의 출력과 참조 데이터(c)를 비교할 것이다. 도 10의 실시 예에 있어서, 조합 로직(151)의 출력과 참조 데이터(c)가 같을 때, 제 1 상태 비트(SB[1])의 논리 값은 "1"이다. 조합 로직(151)의 출력과 참조 데이터(c)가 다를 때, 제 1 상태 비트(SB[1])의 논리 값은 "0"이다. 따라서, 제 2 래치 유닛(2142)에 참조 데이터(c)가 저장될 때, 제 1 상태 비트(SB[1])의 논리 값은 "1"로 천이될 것이다.

파워의 전압 레벨이 감소하여, 도 10에 도시된 바와 같이 제 1 임계 전압 레벨(TVL1)에 도달한다고 가정한다. 제 1 래치 유닛(2141)에 저장된 설정 데이터(b)는 훼손될 수 있다. 제 1 래치 유닛(2141)에 저장된 데이터는 훼손된 설정 데이터(b')일 것이다.

제 1 래치 유닛(2141)과 마찬가지로, 제 2 래치 유닛(2142)에 저장된 데이터는 훼손될 것이다. 제 2 래치 유닛(2142)에 저장된 데이터는 변경된 참조 데이터(c')일 것이다.

데이터 감지기(2150)는 참조 데이터(c)가 변경된 것을 감지하고, 제 1 상태 비트(SB[1])의 값을 변경할 것이다. 제 1 상태 비트(SB[1])의 논리 값은 "0"으로 천이될 것이다.

예시적으로, 파워의 전압 레벨이 제 1 임계 전압 레벨(TVL1)보다 낮은 것에 기인하여, 제 0 및 제 1 상태 비트들(SB[0], SB[1])의 값은 변경되지 않을 것이다. 상태 레지스터(2180)에 복수의 래치들이 포함되고, 복수의 래치들에 제 0 및 제 1 상태 비트들(SB[0], SB[1])이 저장될 것이다. 상태 레지스터(2180)의 각 래치에 저장된 비트는 파워의 전압 레벨이 제 2 임계 전압 레벨(TVL2)보다 작아도 변경되지 않을 것이다. 이는 각 래치를 구성하는 트랜지스터들의 폭(width)과 길이(length)가 조절됨으로써 달성될 것이다. 그러나, 파워 다운될 때(예를 들면, 제 2 임계 전압 레벨(TVL2)보다 파워의 전압 레벨이 낮을 때)에는, 상태 레지스터(2180)의 각 래치에 저장된 비트는 손실될 것이다.

불휘발성 메모리(2100)는 파워 다운 후에(파워의 전압 레벨이 TVL2보다 낮아진 후) 파워가 복구되면 자체적으로 초기화 동작을 수행할 것이다. 반면, 도 10에 도시된 바와 같이, 파워의 전압 레벨이 제 2 임계 전압 레벨(TVL2)까지 감소하지 않으면, 불휘발성 메모리(2100)는 자체적으로 초기화 동작을 수행하지 않을 것이다. 그러나 이 경우에도 제 1 및 제 2 래치 유닛들(2141, 2142)에 저장된 데이터는 훼손될 수 있다.

컨트롤러(2200)는 파워의 전압 레벨이 제 1 임계 전압 레벨(TVL1)보다 낮은 것을 감지하고, 래치 상태 읽기 신호(LSR)를 전송할 것이다. 래치 상태 읽기 신호(LSR)에 응답하여, 불휘발성 메모리(2100)는 제 0 및 제 1 상태 비트들(SB[0], SB[1])을 컨트롤러(2200)에 제공할 것이다.

제 0 상태 비트(SB[0])의 논리 값이 "1"인 것은 제 1 및 제 2 래치 유닛들(2141, 2142)이 초기화 상태가 아님(또는, 센싱 동작이 이미 수행되으며 초기화 동작은 수행되지 않았음)을 의미한다. 컨트롤러(2200)는 제 1 상태 비트(SB[1])에 따라 제 2 래치 유닛(2142)의 데이터가 변경된 것을 감지할 것이다.

먼저, 컨트롤러(2200)는 초기화 신호(IS)를 불휘발성 메모리(2100)에 전송할 것이다. 초기화 신호(IS)에 응답하여, 불휘발성 메모리(2100)에 포함된 래치들은 초기화될 것이다. 불휘발성 메모리(2100)는 제 1 및 제 2 래치 유닛들(2141, 2142)을 초기화할 것이다. 불휘발성 메모리(2100)는 제 0 및 제 1 상태 비트들(SB[0], SB[1])을 저장하는 상태 레지스터(2180)를 초기화할 것이다. 예시적으로, 초기화 동작은 불휘발성 메모리(2100) 내에서 자체적으로 수행될 수도 있고, 컨트롤러(2200)로부터 수신되는 초기화 신호(IS)에 응답하여 수행될 수도 있다.

초기화 동작이 수행된 후에, 컨트롤러(2200)는 불휘발성 메모리(2100)에 리셋 신호(RS)를 전송할 것이다. 리셋 신호(RS)에 응답하여, 불휘발성 메모리(2100)는 설정 데이터(b) 및 참조 데이터(c)를 센싱할 것이다. 제 1 래치 유닛(2141)에는 설정 데이터(b)가 재 로드될 것이다. 제 2 래치 유닛(2142)에는 참조 데이터(c)가 재 로드될 것이다.

도 11은 파워 온 상태에서 파워의 전압 레벨이 제 2 임계 전압 레벨(TVL2)보다 낮아질 때의 메모리 시스템(2000)의 동작을 설명하기 위한 타이밍도이다. 도 11을 참조하면, 제 1 및 제 2 래치 유닛들(2141, 2142)에 설정 데이터(b) 및 참조 데이터(c)가 로드된 상태에서, 파워의 전압 레벨은 감소하여 제 2 임계 전압 레벨(TVL2)보다 작아진다.

먼저, 파워의 전압 레벨이 제 1 임계 전압 레벨(TVL1)보다 낮아지면, 제 1 래치 유닛(2141)에 저장된 설정 데이터(b)는 훼손된 설정 데이터(b')로 변경될 것이다. 제 2 래치 유닛(2142)에 저장된 참조 데이터(c)는 훼손된 참조 데이터(c')로 변경될 것이다.

그 후에, 파워의 전압 레벨은 제 2 임계 전압 레벨(TVL2)보다 낮아진다.

파워의 전압 레벨이 제 2 임계 전압 레벨(TVL2)보다 낮아진 후에(파워 다운 후에) 파워가 복구되면, 불휘발성 메모리(2100)는 컨트롤러(2200)로부터의 초기화 신호(IS, 도 10 참조) 없이 자체적으로 초기화 동작을 수행할 것이다. 구체적으로, 파워 다운 후에, 파워의 전압 레벨이 제 2 임계 전압 레벨(TVL2)에 도달하는 것은 제 1 전압 레벨 감지기(2170)에 의해 감지될 것이다. 제어 로직(2160)은 불휘발성 메모리(2100) 내의 모든 래치들을 초기화할 것이다. 제 1 및 제 2 래치 유닛들(2141, 2142), 및 상태 레지스터(2180)는 초기화될 것이다. 제 1 및 제 2 래치 유닛들(2141, 2142) 각각은 초기화 상태에 대응하는 데이터(IV)를 저장할 것이다. 제 0 및 제 1 상태 비트들(SB[0], SB[1]) 각각의 논리 값은 "0"일 것이다.

컨트롤러(2200)는 파워의 전압 레벨이 제 1 임계 전압 레벨(TVL1)보다 낮은 것에 응답하여 래치 상태 읽기 신호(LSR)를 전송할 것이다. 불휘발성 메모리(2100)는 래치 상태 읽기 신호(LSR)에 응답하여 제 0 및 제 1 상태 비트들(SB[0], SB[1])을 컨트롤러(2200)에 제공할 것이다.

컨트롤러(2200)는 제 0 상태 비트(SB[0])에 따라 제 1 및 제 2 래치 유닛들(2141, 2142)이 초기화 상태임을 감지할 것이다. 컨트롤러(2200)는 리셋 신호(RS)를 불휘발성 메모리(2100)에 전송할 것이다. 불휘발성 메모리(2100)는 리셋 신호(RS)에 응답하여 설정 데이터(b) 및 참조 데이터(c)를 센싱할 것이다. 제 1 래치 유닛(2141)에는 설정 데이터(b)가 재로드될 것이다. 제 2 래치 유닛(2142)에는 참조 데이터(c)가 재로드될 것이다. 제 0 상태 비트(SB[0]) 및 제 1 상태 비트(SB[1])의 논리 값들 각각은 "1"로 천이될 것이다.

도 12는 불휘발성 메모리(2100)로부터 수신된 제 0 및 제 1 상태 비트들(SB[0], SB[1])에 따라 컨트롤러(2200)에서 발생되는 제어 신호를 보여준다.

도 12를 참조하면, 제 0 및 제 1 상태 비트들(SB[0], SB[1])의 논리 값들 각각이 "0"인 경우에, 제 1 및 제 2 래치 유닛들(2141, 2142)은 초기화 상태이므로 컨트롤러(2200)는 리셋 신호(RS)를 전송한다.

제 0 상태 비트(SB[0])의 논리 값이 "1"이고 제 1 상태 비트들(SB[1])의 논리 값이 "0"인 것은, 센싱 동작은 수행되었으나 참조 데이터(c)가 훼손되었음을 의미한다. 컨트롤러(2200)는 초기화 신호(IS)와 리셋 신호(RS)를 순차적으로 발생한다.

제 0 및 제 1 상태 비트들(SB[0], SB[1])의 논리 값들 각각이 "1"인 것은 센싱 동작이 수행되었고, 참조 데이터(c)는 훼손되지 않았음을 의미한다. 컨트롤러는 불휘발성 메모리(2100)가 레디 상태라고 판단할 것이다.

도 13은 도 1 및 도 8의 컨트롤러들(200, 2200) 중 어느 하나(2200a)를 보여주는 블록도이다. 도 13을 참조하면, 컨트롤러(2200a)는 전압 레벨 감지기(2210), 램(2220, Random Access Memory, RAM), 프로세서(2230, processor), 호스트 인터페이스(2240, host I/F), 메모리 인터페이스(2250, memory I/F), 및 에러 정정 블록(2260, Error Correcting Block)을 포함한다.

전압 레벨 감지기(2210)는 메모리 시스템(1000)의 파워를 감지하도록 구성될 것이다. 램(2220)은 프로세서(2230)의 동작 메모리, 불휘발성 메모리(100) 및 호스트 사이의 캐시 메모리, 그리고 불휘발성 메모리(100) 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세서(2230)는 컨트롤러(2200a)의 제반 동작을 제어한다.

호스트 인터페이스(2240)는 호스트 및 컨트롤러(2200a) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(2200a)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성된다. 메모리 인터페이스(2250)는 불휘발성 메모리(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스(2250)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(2260)은 에러 정정 코드(Error Correcting Code, ECC)를 이용하여 불휘발성 메모리(100)로부터 읽어진 데이터의 에러를 검출하고, 정정하도록 구성된다.

도 14는 본 발명의 또 다른 실시 예에 따른 메모리 시스템(3000)을 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(3000)은 불휘발성 메모리(3100), 중앙 처리 장치(CPU), 전압 레벨 감지기(3210), 램(3300), 및 시스템 버스(3400)를 포함한다.

도 1 또는 도 8을 참조하여 설명된 컨트롤러(200, 2200)의 기능은 중앙 처리 장치(3200)에 의해 수행될 것이다. 이때, 불휘발성 메모리(3100) 및 중앙 처리 장치(3200)는 시스템 버스(3400)를 통해 통신할 것이다. 램(3300)은 중앙 처리 장치(3200)의 동작 메모리로서 동작할 것이다.

전압 레벨 감지기(3210)는 메모리 시스템(3000) 또는 불휘발성 메모리(3100)에 공급되는 파워를 감지할 것이다. 도 13과 다르게, 전압 레벨 감지기(3210)는 중앙 처리 장치(3200)의 구성요소로서 제공될 수 있다.

도 15는 도 1 또는 도 8의 메모리 시스템(200, 2200)의 응용 례(4000)를 보여주는 블록도이다. 도 15를 참조하면, 메모리 시스템(4000)은 불휘발성 메모리(4100) 및 컨트롤러(4200)를 포함한다.

불휘발성 메모리(4100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 그룹들 각각은 하나의 공통 채널을 통해 컨트롤러(4200)와 통신하도록 구성된다. 예시적으로, 도 15에는 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(4200)와 통신하는 것으로 도시되어 있다. 불휘발성 메모리 칩들 각각은 도 1 또는 도 8를 참조하여 설명된 불휘발성 메모리들(100, 2100)와 동일한 구조를 가지며, 동일하게 동작할 것이다.

컨트롤러(4200)는, 각 불휘발성 메모리 칩의 설정 데이터 및 참조 데이터에 대한 센싱 동작을 제어할 것이다. 메모리 시스템(4000)에 공급되는 파워의 전압 레벨이 감소할 때, 컨트롤러(4200)는 각 불휘발성 메모리 칩에 대한 래치 상태 읽기를 수행하고, 설정 데이터 및 참조 데이터에 대한 센싱 동작을 제어할 것이다.

도 15에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록, 메모리 시스템(4000)는 변형될 수 있다.

불휘발성 메모리(4100) 및 컨트롤러(4200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 불휘발성 메모리(4100) 및 컨트롤러(4200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 불휘발성 메모리(4100) 및 컨트롤러(4200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

불휘발성 메모리(4100) 및 컨트롤러(4200)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(4000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(4000)에 연결된 호스트의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(4000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적으로, 불휘발성 메모리(4100) 또는 메모리 시스템(4000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리(4100) 또는 메모리 시스템(4000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 16은 도 15의 메모리 시스템(4000)을 포함하는 컴퓨팅 시스템(5000)을 보여주는 블록도이다. 도 16을 참조하면, 컴퓨팅 시스템(5000)은 중앙 처리 장치(5100, CPU), 램(5200, RAM), 사용자 인터페이스(5300, User Interface), 전원(5400, Power Supply), 시스템 버스(5500), 그리고 메모리 시스템(4000)을 포함한다.

메모리 시스템(4000)은 시스템 버스(5500)를 통해, 중앙 처리 장치(5100), 램(5200), 사용자 인터페이스(5300), 그리고 전원(5400)에 전기적으로 연결된다. 사용자 인터페이스(5300)를 통해 제공되거나, 중앙 처리 장치(5100)에 의해서 처리된 데이터는 메모리 시스템(4000)에 저장된다.

도 16에서, 불휘발성 메모리(4100)는 컨트롤러(4200)를 통해 시스템 버스(5500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리(4100)는 시스템 버스(5500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(4200)의 기능은 중앙 처리 장치(5100) 및 램(5200)에 의해 수행될 수 있다.

도 16에서, 도 15를 참조하여 설명된 메모리 시스템(4000)가 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(4000)는 도 1 또는 도 8을 참조하여 설명된 메모리 시스템들(1000, 2000)으로 대체될 수 있다.

예시적으로, 컴퓨팅 시스템(5000)은 도 1, 도 8 및 도 15를 참조하여 설명된 메모리 시스템들(1000, 2000, 5000)을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100, 2100: 불휘발성 메모리
141, 2141: 제 1 래치 유닛
142, 2142: 제 2 래치 유닛
150, 2150: 데이터 감지기
2180: 상태 레지스터
200: 컨트롤러

Claims

설정 데이터 및 참조 데이터를 저장하는 메모리 셀 어레이, 파워 업 시에 상기 메모리 셀 어레이로부터 센싱되는 상기 설정 데이터 및 상기 참조 데이터를 각각 저장하는 제 1 및 제 2 래치 유닛들 그리고 상기 설정 데이터에 기초하여 상기 메모리 셀 어레이를 제어하는 제어 로직을 포함하는 불휘발성 메모리; 및
상기 불휘발성 메모리의 센싱 동작을 제어하는 컨트롤러를 포함하며,
상기 불휘발성 메모리의 동작 환경은 상기 제 1 래치 유닛에 저장된 상기 설정 데이터에 따라 결정되고,
상기 컨트롤러는 상기 불휘발성 메모리로부터 상기 제 2 래치 유닛에 저장된 참조 데이터의 변경 여부에 대한 정보를 수신하고, 상기 제 2 래치 유닛에 저장된 참조 데이터가 변경되는 경우 상기 메모리 셀 어레이의 상기 설정 데이터를 상기 제 1 래치 유닛에 재 저장하도록 상기 불휘발성 메모리를 제어하는 메모리 시스템.
제 1 항에 있어서,
상기 불휘발성 메모리는 상기 제 2 래치 유닛에 저장된 상기 참조 데이터의 변경 여부를 감지하는 데이터 감지기를 더 포함하는 메모리 시스템.
제 2 항에 있어서,
상기 메모리 셀 어레이에 저장되는 상기 참조 데이터는 미리 결정된 데이터 패턴을 갖고,
상기 데이터 감지기는 상기 미리 결정된 데이터 패턴과 동일한 데이터를 출력하도록 구성되는 조합 로직; 및 상기 조합 로직의 출력과 상기 제 2 래치 유닛에 저장된 상기 참조 데이터를 비교하도록 구성되는 비교기를 포함하는 메모리 시스템.
제 1 항에 있어서,
상기 불휘발성 메모리는 상기 제 2 래치 유닛에 저장된 상기 참조 데이터의 변경 여부를 감지하고, 상기 감지 결과에 대한 정보를 상기 컨트롤러에 제공하는 메모리 시스템.
제 4 항에 있어서,
상기 컨트롤러는 상기 감지 결과가 상기 참조 데이터의 변경을 가리킬 때 리셋 신호를 상기 불휘발성 메모리에 전송하고,
상기 불휘발성 메모리는 상기 리셋 신호에 응답하여 상기 메모리 셀 어레이에 저장된 상기 설정 데이터를 상기 제 1 래치 유닛에 재 저장하는 메모리 시스템.
제 1 항에 있어서,
상기 불휘발성 메모리는
제 1 및 제 2 상태 비트들을 저장하는 상태 레지스터; 및
상기 제 2 래치 유닛에 저장된 참조 데이터의 변경 여부를 감지하고, 상기 감지 결과에 따라 상기 제 2 상태 비트를 설정하는 데이터 감지기를 더 포함하며,
상기 제어 로직은 상기 센싱 동작의 수행 여부에 따라 상기 제 1 상태 비트를 설정하는 메모리 시스템.
제 6 항에 있어서,
상기 컨트롤러는 파워 업 시에, 또는 상기 파워의 전압 레벨이 임계 전압 레벨보다 낮을 때 래치 상태 읽기 신호를 발생하고,
상기 불휘발성 메모리는 상기 래치 상태 읽기 신호에 응답하여 상기 제 1 및 제 2 상태 비트들을 상기 컨트롤러에 제공하고,
상기 컨트롤러는 상기 제 1 상태 비트의 값에 따라 상기 불휘발성 메모리에 초기화 신호를 전송하고, 상기 제 2 상태 비트의 값에 따라 상기 불휘발성 메모리에 리셋 신호를 전송하는 메모리 시스템.
제 7 항에 있어서,
상기 불휘발성 메모리는 상기 초기화 신호에 따라 상기 제 1 래치 유닛을 초기화하고, 상기 리셋 신호에 따라 상기 참조 데이터를 상기 메모리 셀 어레이로부터 상기 제 1 래치 유닛에 재 저장하는 메모리 시스템.
복수의 메모리 셀들을 포함하는 불휘발성 메모리의 제어 방법에 있어서:
파워 업 시에, 상기 복수의 메모리 셀들에 저장된 참조 데이터 및 설정 데이터가 센싱되도록 상기 불휘발성 메모리를 제어하는 단계;
파워 업 이후에 상기 파워의 전압 레벨이 임계 전압 레벨보다 낮아지는 경우, 상기 불휘발성 메모리에서 상기 센싱된 참조 데이터의 변경 여부를 판별하는 단계;
상기 불휘발성 메모리로부터 상기 판별 결과를 수신하는 단계; 및
상기 판별 결과에 응답하여, 상기 설정 데이터가 다시 센싱되도록 상기 불휘발성 메모리를 제어하는 단계를 포함하되,
상기 불휘발성 메모리의 동작 환경은 상기 센싱된 설정 데이터에 따라 결정되는 제어 방법.
제 9 항에 있어서,
상기 복수의 메모리 셀들에 저장된 참조 데이터 및 설정 데이터의 센싱 여부에 따라 제 1 상태 비트를 설정하는 단계; 및
상기 센싱된 참조 데이터의 변경 여부에 따라 제 2 상태 비트를 설정하는 단계를 더 포함하는 제어 방법.