JP3814464B2 - 半導体メモリ集積回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体メモリ集積回路に係り、特に不良救済等のために用いられるヒューズ回路を内蔵する半導体メモリ集積回路に関する。
【0002】
【従来の技術】
DRAM等の半導体メモリにおいて、不良救済(リダンダンシー)のための不良アドレス情報や、回路設定のための調整用情報、チップ情報等を不揮発に記憶するためにヒューズ回路が用いられる。これらのヒューズ回路の情報(ヒューズデータ)は、実使用時に外部に読み出す必要はない。しかしテスト時には、ヒューズカットが正しく行われているか否かを検証するために、外部からアクセスできることが望ましい。
【0003】
図11は、ヒューズデータの読み出しを可能とする従来方式を示している。この例では、DRAMセルアレイ1の上にセルアレイ1を横切るようにデータ線DQが配設されている。データ線DQの一端側にデータ線センスアンプ2が配置され、他端側にヒューズデータを保持するラッチ回路4が配置されている。ラッチ回路4とデータ線DQの間には選択ゲート5が設けられている。
【0004】
通常の動作においては、選択ゲート5はオフに保たれる。例えばデータ読み出し時には、読み出し信号READによりカラムデコーダ3が活性化され、セルアレイ1内の選択カラムのビット線がデータ線DQに接続されて、データ線センスアンプ2により読み出しが行われる。
テスト時に、ラッチ回路4が保持するヒューズデータを読み出すためには、ヒューズデータ読み出し信号FDREADを入力して、選択ゲート5をオンにし、同時に、転送ゲート6を非活性としてアドレスAddのカラムデコーダ3への転送を禁止し、また読み出し信号READを入力してデータ線センスアンプ2を活性化する。これにより、セルアレイ1のデータはデータ線DQに転送されず、ラッチ回路4のヒューズデータがデータ線DQに取り出され、データ線センスアンプ2により読み出される。
【0005】
【発明が解決しようとする課題】
しかし、リダンダンシー方式においては、しばしばヒューズデータの保持のために、2段階のラッチ回路を備えることが行われる。即ち、ヒューズ回路は通常チップの周辺に形成される。このヒューズ回路のデータを電源投入時に読み出して保持するための第1のラッチ回路は、ヒューズ回路に隣接して設けられる。実際にフューズデータが必要とされる回路位置には、第1のラッチ回路のヒューズデータを例えばシリアルに転送して保持する第2のラッチ回路が設けられる。
【0006】
この様なシステムにおいては、チップ周辺に配置された第1のラッチ回路のヒューズデータを図11の回路方式で読み出し可能にしたとしても、ヒューズデータの検証は不十分である。第1のラッチ回路と第2のラッチ回路の間の転送経路に不具合があった場合には、実際に使用される第2のラッチ回路のヒューズデータが正しくないことになるからである。第1のラッチ回路のヒューズデータを単純に転送するだけでなく、デコードして第2のラッチ回路に転送する方式を用いる場合には、そのデコード部の不具合も問題になる。
【0007】
この発明は、上記事情を考慮してなされたもので、ヒューズデータの確実な検証を可能とした半導体メモリ集積回路を提供することを目的としている。
【0008】
【課題を解決するための手段】
この発明に係る半導体メモリ集積回路は、複数の第1のデータ線、不良カラムを置換するための冗長カラム及びこれに対応する予備データ線を有するメモリ回路と、このメモリ回路の不良カラムがアクセスされたときに前記メモリ回路の複数の第1のデータ線のうち不良カラムのデータ線を起点としてそれより一方側の第1のデータ線を一つずつシフトして第2のデータ線に接続させるためのデータ線シフト回路と、前記メモリ回路の不良救済を行うためのヒューズデータが書き込まれるヒューズ回路と、このヒューズ回路に書き込まれたヒューズデータが電源投入時に読み出されて保持される第1のラッチ回路と、前記第2のデータ線と一対一に対応するように配置された複数のデータ保持部を有し、前記第1のラッチ回路に保持されたヒューズデータが前記複数のデータ保持部に転送されて保持されると共に前記データ線シフト回路を制御する第2のラッチ回路と、前記第2のラッチ回路の各データ保持部の出力とこれに対応する前記第2のデータ線を切り換えてデータ入出力端子に接続する選択回路とを有することを特徴とする。
【0009】
この発明によると、ヒューズデータを保持する第1のラッチ回路とそのデータが転送されて保持される第2のラッチ回路を有する場合に、第2のラッチ回路のヒューズデータを読み出し可能とすることによって、ヒューズデータの確実な検証が可能になる。また、第2のラッチ回路のデータとメモリ回路の読み出しデータを切り換えてデータ入出力に出力するための選択回路を備えることにより、専用のテスト端子を用いることなく、ヒューズデータをチェックすることが可能になる。
【0013】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図1は、参考例によるDRAMの要部構成を示している。DRAMセルアレイ11は、よく知られているようにダイナミック型メモリセルをマトリクス配列して構成される。セルアレイ11上にセルアレイ11のビット線と選択的に接続されて、データ読み出し/書き込みに用いられる複数本のデータ線DQが配設されている。データ線DQの一端部にデータ線センスアンプ12が配置され、他端側にはリダンダンシーのためのヒューズ回路13と、その各ヒューズFのデータを電源投入時に取り込んで保持する第1のラッチ回路14が設けられている。
【0014】
第1のラッチ回路14とは別の回路領域に、第1のラッチ回路15のヒューズデータを転送して保持するための第2のラッチ回路15が設けられている。これら第1のラッチ回路14及び第2のラッチ回路15は共に、複数のラッチが直列接続されてクロックによりシリアル転送できるシフトレジスタを構成している。そして第1のラッチ回路14のヒューズデータは、電源投入後、クロックCLKによりシリアルに転送されて第2のラッチ回路15に保持される。
【0015】
第2のラッチ回路15のヒューズデータは、不良データ線、不良カラム選択線等のアドレスデータであり、詳細説明は省略するが、このヒューズデータに基づいて不良アドレスが入力された場合の不良データ線や不良カラム選択線等の予備データ線や予備カラム選択線への置換制御が行われることになる。
【0016】
この参考例では、第2のラッチ回路15に対して、そのヒューズデータを読み出すための読み出し回路16が設けられている。通常動作時、データ読み出し/書き込みはデータ線センスアンプ12を介して、データ入出力端子I/Oとデータ線DQの間で行われる。これに対してテスト時には、読み出し回路16を活性化することにより、ヒューズデータが、通常のデータ入出力端子I/Oとは別に用意された複数のテスト用端子に読み出される。図の例では、第2のラッチ回路15に保持された複数のヒューズデータが読み出し回路16により並列にテスト用端子に読み出されるようにしている。
【0017】
この参考例によると、ヒューズデータを保持する第1のラッチ回路14と第2のラッチ回路15を持つシステムにおいて、第2のラッチ回路15の保持データを読み出し可能としている。従って、従来のように第1のラッチ回路のデータを読み出すだけではチェックできない、ヒューズデータ転送経路の不具合もチェックすることができる。即ち実際に使用される第2のラッチ回路15のヒューズデータが正しいか否かを検証することが可能になる。なお、図1に示すように、ヒューズデータを読み出すためのテスト専用端子を設けた場合には、読み出し回路16の活性,非活性を制御することは必ずしも必要がない。
【0018】
図2は、図1の参考例を変形した他の参考例である。図1では、第2のラッチ回路15の保持データを並列にテスト端子に読み出す例を示しているが、ラッチ回路15の保持データ数が多い場合に、保持データ数分のテスト端子を用意することは、実際のチップでは難しい。この場合には、図2に示すように、第2のラッチ回路15と読み出し回路16の間に選択ゲート15を設けて、複数の保持データから選択されたデータをテスト端子に読み出すようにする。選択ゲート17に入力する選択信号を順次切り換えれば、第2のラッチ回路15のヒューズデータを一つずつテスト端子に読み出すことができる。或いは任意の選択信号を入力して、第2のラッチ回路15の任意のヒューズデータを読み出すこともできる。この参考例によると、テスト端子を少なくして、先の参考例と同様の効果を得ることができる。
【0019】
図3は、やはり図1の参考例を変形したものである。少ないテスト端子にデータ線DQのデータとラッチ回路15のヒューズデータを選択して読み出すことを可能とするために、マルチプレクサ18が設けられている。マルチプレクサ18は例えば、図4に示すように、切り換え信号により制御されて、ラッチ回路15の出力とデータ線DQの出力を選択してテスト端子に転送するトランスファゲートにより構成される。
【0020】
この様な構成として、テスト時にI/O数を少なくしてテストを行うDRAMにおいては、通常のI/Oデータとラッチ回路15のヒューズデータをマルチプレクスして、テスト用端子に読み出すことができる。
【0021】
図5の参考例は、マルチプレクサ18によって、ラッチ回路15のヒューズデータを通常のI/O端子に読み出し可能としたものである。この場合マルチプレクサ18は、図6に示すように、切り換え信号により制御されてラッチ回路15のヒューズデータをリード線に転送する転送ゲートにより構成される。これによりテスト時、切り換え信号を入力してラッチ回路15のヒューズデータをデータ線センスアンプ12を介して通常のI/O端子に読み出すことができる。FuseData Read線は、ヒューズデータを読むときに“L”となり、データ線センスアンプ12からの出力をディセーブルにする。この参考例によると、専用のテスト端子を設けることなく、先の参考例と同様の効果を得ることができる。
【0022】
ここまでの参考例では、第1のラッチ回路13のヒューズデータは、その全体がクロックによりシリアル転送されて第2のラッチ回路15に保持されるようにしている。実際のシステムでは、第1のラッチ回路13のヒューズデータがデコードされて、第2のラッチ回路15に転送される場合がある。この場合にもこの発明は有効である。具体的に、ラッチ回路13のヒューズデータをデコードしてラッチ回路15に転送する部分の構成例を示すと、図7のようになる。
【0023】
第1のラッチ回路13は例えば、データ線リダンダンシーのためのI/Oヒューズデータを保持するラッチLA1と、カラムリダンダンシーのためのCSLヒューズデータを保持するラッチLA2と、タイミング設定用のTrimヒューズデータを保持するラッチLA3とから構成される。ラッチLA1は、例えば7ビットで表される128個のI/Oフューズデータの“1”データの位置を10進データとして記憶している。従ってデコードして転送する必要があり、ラッチLA2,LA3とはシリアル転送はできないようになっている。ラッチLA1のデータをデコードする回路として、コンパレータ21が設けられている。
【0024】
コンパレータ21は、カウンタ23のカウント値がラッチLA1のデータと一致すると“1”を出力し、これがマルチプレクサ22を介して第2のラッチ回路15に転送される。ラッチLA1のデータが全て読み出されると、カウンタ23によりマルチプレクサ22が切り換えられて、カラムリダンダンシーのためのCSLヒューズデータを保持するラッチLA2と、タイミング設定用のTrimヒューズデータを保持するラッチLA3のデータがシリアルに第2のラッチ回路15に転送されることになる。最終的に、ラッチLA1のヒューズデータはデコードされてラッチLA4に保持され、ラッチLA2,LA3のデータはそれぞれラッチLA5,LA4に保持される。
なお図では、ラッチLA1〜LA3に共通にクロックCLKが入るように示しているが、実際にはクロックCLKについても、ラッチLA1に入るものと、ラッチLA2,LA3に入るものとは時間的に切り換えられる。
【0025】
図8は、本発明の実施の形態を示す図である。この図8は、図1に示す第2のラッチ回路15がデータ線シフトにより不良救済を行うシフトリダンダンシー用のヒューズデータである場合について、具体的な構成を示している。DRAMセルアレイ11は、ノーマルカラムセルアレイの他に冗長カラムセルアレイ11aを有し、この冗長カラムセルアレイ11aに対応して予備データ線SDQを有する。データ線シフト回路31は、×印で示す不良カラムがアクセスされたときに、そのデータ線DQを避けるようにデータ線シフトを行う。即ち不良カラムのデータ線DQを起点として、それより一方側に配置されたデータ線を予備データ線SDQを含めてI/O端子に接続するように、シフト制御を行う。ラッチ回路15は、このデータ線シフト回路31を制御するデータを保持する。正常なデータ線範囲では、ラッチ回路15のデータが“0”であり、不良データ線以降のラッチ回路15のデータを“1”とすることにより、不良データ線以降のデータ線シフトが行われるようになっている。
【0026】
データ線シフト回路31は例えば、図9のように、各ラッチデータにより共通にゲートが制御されるPMOSトランジスタQPとNMOSトランジスタQNをペアとして用いて構成される。即ち、ラッチデータが“0”の場合、PMOSトランジスタQPがオンで、データ線DQは、対応するI/O端子側のデータ線DLに接続される。ラッチデータが“1”の箇所では、PMOSトランジスタQPがオフ、NMOSトランジスタQNがオンになり、I/O端子側データ線DLが一つずれたデータ線DQに接続される。
ラッチ回路15は、図10に示すように、クロックCK,/CKによりデータシフトできるシフトレジスタを構成している。
【0027】
またこの実施の形態の場合、データ線DLのデータとラッチ回路15のラッチデータとを選択して、I/O端子に読み出すことを可能とするために、選択ゲート回路32が設けられている。選択ゲート回路32は例えば図示のように、OR・ANDゲートにより構成される。選択信号LPDpが“L”のときは、選択ゲート回路32は、データ線DLのデータをI/O端子に出力する。テスト時は選択信号LPDpを“H”にする。これにより、選択ゲート回路32はラッチ回路15のラッチデータを出力する。
この実施の形態によると、専用のテスト端子を設けることなく、I/O端子をテスト端子として、ラッチ回路15に保持されたヒューズデータをチェックすることができる。
【0028】
なおこの発明において、検証しようとするヒューズデータは、リダンダンシー用のデータに限らず、回路のタイミング等の調整用データ、チップ情報等、各種の回路情報を含む。またDRAMは汎用DRAMに限らず、ロジック混載DRAMの場合にもこの発明を適用できるし、更にSRAM,EEPROM等の他のメモり回路についても同様にこの発明を適用することができる。
【0029】
【発明の効果】
以上述べたようにこの発明によれば、ヒューズデータを電源投入と共に保持する第1のラッチ回路とそのデータが転送されて保持される第2のラッチ回路を持つ場合に、第2のラッチ回路のヒューズデータを読み出し可能とすることにより、実際の使用に供されるヒューズデータを検証することができる。
【図面の簡単な説明】
【図1】参考例によるDRAMの要部構成を示す図である。
【図2】他の参考例によるDRAMの要部構成を示す図である。
【図3】他の参考例によるDRAMの要部構成を示す図である。
【図4】同参考例におけるマルチプレクサの構成を示す図である。
【図5】他の参考例によるDRAMの要部構成を示す図である。
【図6】同参考例におけるマルチプレクサの構成を示す図である。
【図7】第1のラッチ回路のデータをデコードして第2のラッチ回路に転送する場合の構成を示す図である。
【図8】本発明の実施の形態を示す図で、第2のラッチ回路がシフトリダンダンシー用の場合の具体構成を示す図である。
【図9】シフトスイッチ回路の構成を示す図である。
【図10】ラッチ回路の具体構成を示す図である。
【図11】従来のヒューズデータ読み出し法を示す図である。
Claims (3)
- 複数の第1のデータ線、不良カラムを置換するための冗長カラム及びこれに対応する予備データ線を有するメモリ回路と、
このメモリ回路の不良カラムがアクセスされたときに前記メモリ回路の複数の第1のデータ線のうち不良カラムのデータ線を起点としてそれより一方側の第1のデータ線を一つずつシフトして第2のデータ線に接続させるためのデータ線シフト回路と、
前記メモリ回路の不良救済を行うためのヒューズデータが書き込まれるヒューズ回路と、
このヒューズ回路に書き込まれたヒューズデータが電源投入時に読み出されて保持される第1のラッチ回路と、
前記第2のデータ線と一対一に対応するように配置された複数のデータ保持部を有し、前記第1のラッチ回路に保持されたヒューズデータが前記複数のデータ保持部に転送されて保持されると共に前記データ線シフト回路を制御する第2のラッチ回路と、
前記第2のラッチ回路の各データ保持部の出力とこれに対応する前記第2のデータ線を切り換えてデータ入出力端子に接続する選択回路と
を有することを特徴とする半導体メモリ集積回路。 - 前記データ線シフト回路は、第1の端子が前記第1のデータ線に接続され、第2の端子が前記第2のデータ線に接続されたPMOSトランジスタと、前記PMOSトランジスタに接続された前記第1のデータ線と前記一方側で隣接する第1のデータ線に第1の端子が接続され、第2の端子が前記PMOSトランジスタに接続された前記第2のデータ線に共通接続されたNMOSトランジスタとを有し、これらPMOSトランジスタ及びNMOSトランジスタは、前記第2のラッチ回路の出力により共通にゲート制御されることを特徴とする請求項1記載の半導体メモリ集積回路。
- 前記選択ゲート回路は、前記第2のラッチ回路の出力と前記第2のデータ線上のデータを切替信号によって択一的に通過させるORゲートと、該ORゲートの出力が入力されるANDゲートとを有することを特徴とする請求項2記載の半導体メモリ集積回路。
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