KR101851945B1 - 반도체 모듈 및 이를 포함하는 테스트 시스템 - Google Patents

Abstract

반도체 모듈은 복수의 모듈 핀들 및 반도체 장치를 포함한다. 복수의 모듈 핀들은 식별 패턴 신호의 M(M은 자연수)비트들을 각각 출력한다. 반도체 장치는 복수의 장치 핀들을 포함하고, 테스트 제어 신호에 기초하여 복수의 모듈 핀들과 복수의 장치 핀들 사이의 연결관계를 식별하기 위한 식별 패턴 신호를 복수의 장치 핀들을 통하여 출력한다.

Description

반도체 모듈 및 이를 포함하는 테스트 시스템{Semiconductor module and test system including the same}

본 발명은 반도체 모듈 테스트에 관한 것으로서, 보다 상세하게는 반도체 모듈 및 이를 포함하는 테스트 시스템에 관한 것이다.

일반적으로, 반도체 장치는 기능별 또는 구성별로 패키징 되어 제작된다. 패키징된 반도체 장치들은 인쇄회로 기판을 이용하여 제작되는 반도체 모듈에 실장된다. 반도체 모듈은 반도체 장치들의 핀들이 외부로 접속될 수 있도록 모듈 커넥터 핀들 각각과 인쇄 회로 기판 상의 도전성 라인을 통하여 연결된다. 이때, 반도체 장치들의 핀들과 모듈 커넥터 핀들은 라우팅에 유리한 임의의 연결관계를 가질 수 있다. 반도체 모듈을 테스트하기 위하여 반도체 장치들의 핀들과 모듈 커넥터 핀들 사이의 연결관계를 식별할 필요가 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 연결관계 식별을 위한 패턴을 출력하는 반도체 모듈을 제공하는 것이다.

본 발명의 다른 목적은 상기 장치를 구비하는 테스트 시스템을 제공하는 것이다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 모듈은 복수의 모듈 핀들 및 반도체 장치를 포함한다. 상기 복수의 모듈 핀들은 식별 패턴 신호의 M(M은 자연수)비트들을 각각 출력한다. 상기 반도체 장치는 복수의 장치 핀들을 포함하고, 테스트 제어 신호에 기초하여 상기 복수의 모듈 핀들과 상기 복수의 장치 핀들 사이의 연결관계를 식별하기 위한 상기 식별 패턴 신호를 상기 복수의 장치 핀들을 통하여 출력한다.

일 실시예에서, 상기 반도체 장치는 연결 식별부 및 입출력부를 포함할 수 있다. 상기 연결 식별부는 연결 식별 제어 신호에 기초하여 연결 식별 패턴을 출력할 수 있다. 상기 입출력부는 상기 연결 식별 패턴을 입력 받아 상기 복수의 장치 핀들을 통하여 상기 식별 패턴 신호로서 출력할 수 있다.

상기 연결 식별부는 레지스터 블록 및 연결 식별 제어 블록을 포함할 수 있다. 상기 레지스터 블록은 상기 연결 식별 패턴을 저장할 수 있다. 상기 연결 식별 제어 블록은 상기 연결 식별 제어 신호에 기초하여 상기 레지스터 블록이 상기 연결 식별 패턴을 출력하도록 제어할 수 있다.

상기 레지스터 블록은 N(N은 M보다 작은 자연수)비트 레지스터 및 패턴 복호화기를 포함할 수 있다. 상기 N비트 레지스터는 상기 연결 식별 패턴의 코드를 저장할 수 있다. 상기 패턴 복호화기는 N비트 레지스터로부터 N비트의 상기 코드를 수신하여 M비트의 상기 연결 식별 패턴을 출력할 수 있다.

상기 레지스터 블록은 M비트의 상기 연결 식별 패턴을 저장하고 상기 입출력부로 출력하는 레지스터를 포함할 수 있다.

상기 레지스터는 상기 반도체 장치의 다목적 레지스터(Multi purpose register; MPR)일 수 있다.

상기 연결 식별부는 패턴 생성 블록 및 연결 식별 제어 블록을 포함할 수 있다. 상기 패턴 생성 블록은 상기 연결 식별 패턴을 차례로 생성할 수 있다. 상기 연결 식별 제어 블록은 상기 연결 식별 제어 신호에 기초하여 상기 패턴 생성 블록이 상기 연결 식별 패턴을 출력하도록 제어할 수 있다.

일 실시예에서, 상기 반도체 장치는 연결 식별부 및 입출력부를 포함할 수 있다. 상기 연결 식별부는 연결 식별 제어 신호 및 시드 데이터에 기초하여 연결 식별 패턴을 출력할 수 있다. 상기 입출력부는 상기 연결 식별 패턴을 입력 받아 상기 복수의 장치 핀들을 통하여 상기 식별 패턴 신호로서 출력할 수 있다.

상기 연결 식별부는 레지스터 블록 및 연결 식별 제어 블록을 포함할 수 있다. 상기 레지스터 블록은 상기 연결 식별 패턴을 저장할 수 있다. 상기 연결 식별 제어 블록은 상기 연결 식별 제어 신호에 기초하여 상기 레지스터 블록이 외부로부터 인가 받은 시드 데이터에 상응하는 연결 식별 패턴을 출력하도록 제어할 수 있다.

일 실시예에서, 상기 반도체 장치는 연결 식별부 및 입출력부를 포함할 수 있다. 상기 연결 식별부는 연결 식별 제어 신호에 기초하여 연결 식별 패턴을 출력하고, 상기 시드 데이터에 기초하여 입출력 제어 신호를 출력할 수 있다. 상기 입출력부는 상기 연결 식별 패턴을 입력 받고, 입력 받은 상기 연결 식별 패턴을 상기 입출력 제어 신호에 기초하여 상기 복수의 장치 핀들을 통하여 상기 식별 패턴 신호로서 출력할 수 있다.

상기 입출력부는 스위치 블록을 포함할 수 있다. 상기 스위치 블록은 상기 입출력 제어 신호에 기초하여 상기 복수의 장치 핀들과 상기 연결 식별부와의 연결 상태를 제어할 수 있다.

상기 입출력부는 안정화 블록을 더 포함할 수 있다. 상기 안정화 블록은 상기 입출력 제어 신호에 기초하여 상기 복수의 장치 핀들의 출력 전압을 안정화시킬 수 있다.

상기 반도체 장치는 각 장치 핀에 상응하는 상기 식별 패턴 신호를 미리 정해진 순서로 출력할 수 있다. 상기 식별 패턴 신호는 상기 복수의 장치 핀들 중 하나에 상응하는 비트가 미리 정해진 순서로 제1 논리 레벨을 가지는 패턴일 수 있다.

상기 반도체 장치는 L(L은 M보다 작은 자연수)개의 상기 식별 패턴 신호를 포함하는 패턴 시퀀스를 상기 복수의 장치 핀들을 통하여 출력할 수 있다. 상기 패턴 시퀀스는 상기 복수의 장치 핀들 각각에 대하여 서로 구별되는 L비트의 식별 코드들을 포함할 수 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 테스트 시스템은 반도체 모듈 및 모듈 테스트 장치를 포함한다. 상기 반도체 모듈은 테스트 제어 신호에 응답하여 테스트 식별 패턴을 출력한다. 상기 모듈 테스트 장치는 상기 테스트 제어 신호를 출력하고, 상기 테스트 식별 패턴에 기초하여 모듈 내부의 핀 연결관계를 식별한다. 상기 반도체 모듈은 복수의 모듈 핀들 및 반도체 장치를 포함한다. 상기 복수의 모듈 핀들은 식별 패턴 신호를 상기 테스트 식별 패턴으로서 출력한다. 상기 반도체 장치는 복수의 장치 핀들을 포함하고, 상기 테스트 제어 신호에 기초하여 상기 복수의 모듈 핀들과 상기 복수의 장치 핀들 사이의 연결관계를 식별하기 위한 상기 식별 패턴 신호를 상기 복수의 장치 핀들을 통하여 출력한다.

상기와 같은 본 발명의 실시예들에 따른 반도체 모듈 및 테스트 시스템은 반도체 모듈 내부의 핀 연결관계를 효율적으로 식별할 수 있다.

다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 2 내지 도 4는 도 1의 반도체 장치의 연결 식별부의 예들을 나타내는 블록도들이다.
도 5 및 도 6은 반도체 장치와 모듈 사이의 핀들의 연결 식별 과정을 나타내는 도면들이다.
도 7a 는 N비트 레지스터에 저장된 연결 식별 패턴의 코드들의 일 예를 나타내는 도면이다.
도 7b는 M비트 레지스터에 저장된 연결 식별 패턴들의 일 예를 나타내는 도면이다.
도 8은 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 9 내지 도 10은 도 8의 반도체 장치의 연결 식별부의 예들을 나타내는 블록도들이다.
도 11은 본 발명의 또 다른 일 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 12 내지 도 13은 도 11의 반도체 장치의 연결 식별부의 예들을 나타내는 블록도 들이다.
도 14는 도 11의 반도체 장치의 입출력부의 일 예를 나타내는 도면이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 16은 본 발명의 일 실시예에 따른 테스트 시스템을 나타내는 도면이다.
도 17은 본 발명의 일 실시예에 따른 연결 식별 방법을 나타내는 흐름도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 도면이다.

도 1을 참조하면, 반도체 모듈(1000)은 복수의 모듈 핀들(MP1, MP2,..., MPm; MP) 및 반도체 장치(1010)를 포함한다.

반도체 장치(1010)는 연결 식별부(1100), 입출력부(1200) 및 복수의 장치 핀들(P1, P2,..., Pm; P)을 포함한다. 연결 식별부(1100)는 연결 식별 제어 신호(CIC)에 기초하여 연결 식별 패턴(IPD)을 출력할 수 있다. 연결 식별 제어 신호(CIC)는 반도체 장치(1010) 또는 반도체 모듈(1000)의 외부로부터 수신 될 수 있다. 예를 들면, 연결 식별 제어 신호(CIC)는 연결 식별 동작의 개시 여부를 나타내는 신호를 포함할 수 있다. 입출력부(1200)는 연결 식별 패턴(IPD)을 입력 받아 복수의 장치 핀들(P)을 통하여 식별 패턴 신호(IP)로서 출력할 수 있다. 예를 들면, 장치 핀들(P)은 데이터 입출력을 위한 데이터 핀들일 수 있다.

반도체 장치(1010)는 연결 식별 모드 및 정상 동작 모드에서 동작할 수 있다. 상기 연결 식별 모드에서, 반도체 장치(1010)는 상기 연결 식별부(1100)의 출력을 입출력부(1200)를 통하여 출력함으로써 상기 연결 식별 동작을 수행할 수 있다. 상기 정상 동작 모드에서, 반도체 장치(1010)는 본연의 기능에 따른 출력을 입출력부(1200)를 통하여 출력할 수 있다. 예를 들면, 반도체 장치(1010)가 메모리 장치인 경우, 상기 정상 동작 모드에서 독출된 데이터를 입출력부(1200)를 통하여 출력할 수 있다. 반도체 장치(1010)는 외부 제어 신호에 따라 상기 연결 식별 모드 또는 상기 정상 동작 모드에서 선택적으로 동작 할 수 있다. 입출력부(1200)는 상기 연결 식별 모드 또는 상기 정상 동작 모드에 따라, 식별 패턴 신호(IP) 또는 정상 데이터를 선택적으로 출력 할 수 있다.

연결 식별 패턴(IPD)은 모듈 핀들(MP)과 장치 핀들(P) 사이의 연결관계를 식별하기 위한 테스트 패턴이다. 연결 식별 패턴(IPD)은 M(M은 자연수)개의 비트들(D1, D2,...,Dm)을 가진다. 연결 식별부(1100)는 연결 식별 패턴(IPD)의 비트들을 데이터 라인들 각각을 통하여 입출력부(1200)로 전달한다. 입출력부(1200)는 데이터 라인들(D1, D2,...,Dm)에 각각 상응하는 장치 핀들(P)을 통하여 비트들(D1, D2,...,Dm)을 출력한다.

복수의 모듈 핀들(MP)은 복수의 장치 핀들(P)과 각각 상기 미리 정해진 회로 디자인에 따라 연결 된다. 예를 들면, 복수의 모듈 핀들(MP)은 복수의 장치 핀들(P)과 각각 라우팅(routing)에 유리한 구조(scheme)를 가지도록 연결될 수 있다. 복수의 모듈 핀들(MP)과 복수의 장치 핀들(P) 사이의 연결 상태, 즉, 핀들의 연결관계는 복수의 모듈 핀들(MP)이 복수의 장치 핀들(P)에 미리 정해진 순서(또는 구조)로 각각 연결된 관계를 나타낼 수 있다.

복수의 모듈 핀들(MP)은 복수의 장치 핀들(P)을 통하여 식별 패턴 신호(IP)를 인가 받아 테스트 식별 패턴(TIP)으로서 출력한다. 테스트 식별 패턴(TIP)의 비트들은 식별 패턴 신호(IP)의 비트들에 대하여 다른 순서를 가질 수 있다. 예를 들면, 테스트 식별 패턴(TIP)의 비트들은 상기 연결관계에 따라 재배열된 식별 패턴 신호(IP)의 비트들에 상응할 수 있다. 복수의 모듈 핀들(MP)은 반도체 모듈(1000)의 연결 커넥터 탭의 연결 커넥터 핀들일 수 있다.

일 실시예에서, 식별 패턴 신호(IP)는 복수의 장치 핀들(P) 중 하나 이상의 식별 대상 장치 핀들에 상응하는 비트들이 제1 논리 레벨(예를 들면, '1')을 가지는 패턴일 수 있다. 이 경우에, 상기 식별 대상 장치 핀들을 제외한 다른 장치 핀들에 상응하는 비트들은 제2 논리 레벨(예를 들면, '0')을 가질 수 있다. 상기 식별 대상 장치 핀들은 장치 핀들 중에서 미리 정해진 순서로 선택될 수 있으며, 반도체 장치(1010)는 상기 미리 정해진 순서에 따라 서로 다른 식별 패턴 신호(IP)를 출력할 수 있다. 예를 들면, 반도체 장치(1010)는 각 장치 핀(P)에 상응하는 비트가 '1'을 가지는 식별 패턴 신호(IP)를 미리 정해진 순서로 출력할 수 있다. 다른 실시예에서, 반도체 장치(1010)는 L(L은 M보다 작은 자연수)개의 식별 패턴 신호(IP)를 포함하는 패턴 시퀀스를 복수의 장치 핀들(P)을 통하여 출력할 수 있다. 상기 패턴 시퀀스는 장치 핀들(P) 각각에 대하여 서로 구별되는 L비트의 식별 코드들을 포함할 수 있다.

반도체 장치(1010) 및/또는 이를 구동하는 컨트롤러는 다양한 형태들의 패키지를 이용하여 구현될 수 있다. 예를 들면, 반도체 장치(1010) 및/또는 이를 구동하는 컨트롤러는 Package on Package(PoP), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 구현될 수 있다.

반도체 모듈(1000)은 반도체 장치(1010) 및 모듈 핀들(MP)이 형성된 인쇄 회로 기판(1030, PCB)을 더 포함할 수 있다. 인쇄회로 기판(1030)은 복수의 모듈 핀들(MP)은 복수의 장치 핀들(P)을 연결하기 위한 미리 정해진 회로 디자인을 포함하도록 설계될 수 있다. 실시예에 따라, 도 15에 도시된 바와 같이, 반도체 모듈(1000)은 반도체 메모리 모듈일 수 있다.

이와 같이, 본 발명의 실시예에 따른 반도체 모듈(1000)은, 모듈 핀들(MP)과 미리 정해진 구조에 따라 연결된 장치 핀들(P)을 통하여 외부로부터 수신된 식별 제어 신호(CIC)에 기초하여 테스트 식별 패턴(TIP)을 독립적으로 출력할 수 있다. 따라서, 장치 핀들(P)과 모듈 핀(MP) 사이의 상기 연결관계에 대한 연결 데이터베이스가 없이도, 모듈 핀들(MP)과 장치 핀들(P)의 상기 연결관계는 간단한 연결 식별 테스트를 통하여 효율적으로 식별 할 수 있다.

도 2 내지 도 4는 도 1의 반도체 장치의 연결 식별부의 예들을 나타내는 블록도들이다.

도 2를 참조하면, 연결 식별부(1101)는 레지스터 블록(1141) 및 연결 식별 제어 블록(1111)을 포함할 수 있다.

연결 식별 제어 블록(1111)은 연결 식별 제어 신호(CIC)에 기초하여 레지스터 제어 신호(CW11)를 생성할 수 있다. 예를 들면, 레지스터 제어 신호(CW11)는 연결 식별 제어 신호(CIC)에 응답하여 레지스터 블록(1141)에 저장된 연결 식별 패턴(IPD)을 미리 정해진 순서에 따라 출력하기 위한 명령 또는 제어 신호를 포함할 수 있다. 연결 식별 제어 블록(1111)은 레지스터 제어 신호(CW11)에 기초하여 레지스터 블록(1141)이 연결 식별 패턴(IPD)을 출력하도록 제어할 수 있다. 레지스터 블록(1141)은 연결 식별 패턴(IPD)의 다양한 패턴 값들을 저장할 수 있다.

다시 도 2를 참조하면, 레지스터 블록(1141)은 N(N은 M보다 작은 자연수)비트 레지스터(1121) 및 패턴 복호화기(1131)를 포함할 수 있다. N비트 레지스터(1121)는 연결 식별 패턴(IPD)의 코드(IPC)를 저장할 수 있다. 연결 식별 패턴(IPD)은 M개의 비트를 가지므로, N개의 비트를 가지는 코드(IPC)는 연결 식별 패턴(IPD)을 암호화한 패턴일 수 있다. 패턴 복호화기(1131)는 N비트 레지스터로부터 N비트의 코드(IPC)를 수신하고, 코드(IPC)에 기초하여 M비트의 연결 식별 패턴(IPD)을 출력할 수 있다. 예를 들면, 패턴 복호화기(1131)는 N-to-M 다중화기일 수 있다. 이 경우에, M은 2^N에 해당할 수 있다. 패턴 복호화기(1131)는 복수의 데이터 라인들(D1,...,Dm)을 통하여 연결 식별 패턴(IPD)의 비트들을 각각 도 1의 입출력부(1200)로 출력할 수 있다.

도 3을 참조하면, 연결 식별부(1102)는 레지스터 블록(1142) 및 연결 식별 제어 블록(1112)을 포함할 수 있다.

연결 식별 제어 블록(1112)은 연결 식별 제어 신호(CIC)에 기초하여 레지스터 제어 신호(CW12)를 생성할 수 있다. 예를 들면, 레지스터 제어 신호(CW12)는 연결 식별 제어 신호(CIC)에 응답하여 레지스터 블록(1142)에 저장된 연결 식별 패턴(IPD)을 미리 정해진 순서에 따라 출력하기 위한 명령 또는 제어 신호를 포함할 수 있다. 연결 식별 제어 블록(1112)은 레지스터 제어 신호(CW12)에 기초하여 레지스터 블록(1142)이 연결 식별 패턴(IPD)을 출력하도록 제어할 수 있다. 레지스터 블록(1142)은 연결 식별 패턴(IPD)의 다양한 패턴 값들을 저장할 수 있다.

레지스터 블록(1142)은 M비트 패턴을 저장하고 도 1의 입출력부(1200)으로 출력하는 레지스터(1122)를 포함할 수 있다. 레지스터(1122)는 반도체 장치(1010)의 다목적 레지스터(Multi purpose register; MPR)일 수 있다. 레지스터(1122)는 복수의 데이터 라인들(D1,...,Dm)을 통하여 연결 식별 패턴(IPD)의 비트들을 도 1의 입출력부(1200)로 각각 출력할 수 있다. 일예로, 레지스터(1122)는 M비트 레지스터 일 수 있다. 다른 예로, 레지스터(1122)는 M비트 보다 많은 수의 비트를 가지는 레지스터이고, 비트들 중 M비트만 이용할 수 도 있다. 이하 설명의 편의를 위하여 레지스터(1122)가 M비트 레지스터인 경우를 가정한다.

도 4를 참조하면, 연결 식별부(1103)는 패턴 생성 블록(1153) 및 연결 식별 제어 블록(1113)을 포함할 수 있다.

연결 식별 제어 블록(1113)은 연결 식별 제어 신호(CIC)에 기초하여 블록 제어 신호(CW13)를 생성할 수 있다. 예를 들면, 레지스터 제어 신호(CW13)는 연결 식별 제어 신호(CIC)에 응답하여 패턴 생성 블록(1153)에 저장된 연결 식별 패턴(IPD)을 미리 정해진 순서에 따라 출력하기 위한 명령 또는 제어 신호를 포함할 수 있다. 연결 식별 제어 블록(1113)은 레지스터 제어 신호(CW13)에 기초하여 패턴 생성 블록(1153)이 연결 식별 패턴(IPD)을 출력하도록 제어할 수 있다. 패턴 생성 블록(1153)은 연결 식별 패턴(IPD)의 다양한 패턴 값들을 생성할 수 있다.

패턴 생성 블록(1153)은 제어 신호(CW13)에 기초하여 연결 식별 패턴(IP)을 차례로 생성하고, 생성된 연결 식별 패턴(IPD)을 복수의 데이터 라인들(D1,...,Dm)을 통하여 연결 식별 패턴(IPD)의 비트들을 각각 도 1의 입출력부(1200)로 출력할 수 있다. 예를 들면, 패턴 생성 블록(1153)은 제어 신호(CW13)에 기초하여, 도 7a 또는 도 7b에 나타낸 연결 식별 패턴(IPD)을 미리 정해진 순서에 따라 생성하여 출력 할 수 있다.

도 5 및 도 6은 반도체 장치와 모듈 사이의 핀들의 연결 식별 과정을 나타내는 도면이다. 도 5 및 도 6은 연결 식별 패턴의 길이는 8, 즉, 식별 패턴 신호(IP)의 비트수가 8인 경우의 연결 식별 과정을 예시적으로 도시한다. 설명의 편의를 위하여 도 5 및 도 6에서는 식별 패턴 신호(IP)의 비트 수를 8인 경우를 도시하였지만, 식별 패턴 신호(IP)는 임의의 비트 수를 가질 수 있다.

도 1 및 도 5를 참조하면, 반도체 장치(1010)는 장치 핀들(P1, P2,...,P8)을 통하여 8비트의 식별 패턴 신호들(IP1, IP2,...,IP8)을 순차적으로 출력한다. 일 실시예에서, 8비트의 식별 패턴 신호들(IP1, IP2,...,IP8)은 장치 핀들(P1, P2,...,P8)에 차례로 각각 상응할 수 있다. 다른 실시예에서, 8비트의 식별 패턴 신호들(IP1, IP2,...,IP8)은 장치 핀들(P1, P2,...,P8)에 미리 정해진 다른 순서대로 각각 상응할 수 있다.

식별 패턴 신호들(IP1, IP2,...,IP8)은 복수의 장치 핀들(P1, P2,...,P8) 중 하나에 상응하는 비트가 미리 정해진 순서로 제1 논리 레벨, 즉, '1'을 가지는 패턴일 수 있다. 예를 들면, 제2 식별 패턴 신호(IP2)에서 제2 장치 핀(P2)에 상응하는 제2 비트가 '1'을 가지고, 다른 장치 핀들에 상응하는 다른 비트들은 '0'을 가질 수 있다.

반도체 모듈(1000)은 상기 연결관계에 따라 장치 핀들(P1, P2,...,P8)과 각각 연결된 모듈 핀들(MP1, MP2,...,MP8)을 통하여 테스트 식별 패턴들(TIP1, TIP2,...,TIP8)을 순차적으로 출력한다. 테스트 식별 패턴들(TIP1, TIP2,...,TIP8)은 식별 패턴 신호들(IP1, IP2,...,IP8) 각각을 장치 핀들(P1, P2,...,P8)과 모듈 핀들(MP1, MP2,...,MP8) 사이의 상기 연결관계를 포함하는 회로 디자인에 따라 비트들이 재배열한 패턴일 수 있다.

도 5를 참조하여, 상기 연결관계를 식별하는 과정을 설명한다. 반도체 장치(1010)는 연결 식별 제어 신호(CIC)에 기초하여 제k(k는 M이하의 자연수) 비트가 '1'을 가지고 나머지 비트들이 '0'을 가지는 제k 식별 패턴 신호(IPk)를 장치 핀들(P1, P2,...,P8)을 통하여 출력한다. 제k 테스트 식별 패턴(TIPk)이 상기 연결관계에 따라 장치 핀들(P1, P2,...,P8)과 각각 연결된 모듈 핀들(MP1, MP2,...,MP8)을 통하여 출력된다. 제k 테스트 식별 패턴(TIPk)은 제k 식별 패턴 신호(IPk)의 비트들이 상기 회로 디자인에 따라 재배열된 패턴이다. 제k 테스트 식별 패턴(TIPk)의 비트들 중 '1'을 가지는 비트에 상응하는 모듈 핀은 제k 식별 패턴 신호(IPk)의 비트들 중 '1'을 가지는 비트에 상응하는 장치 핀과 서로 연결된 것으로 식별될 수 있다. 테스트 식별 패턴들(TIP1, TIP2,...,TIP8)을 이용하여 장치 핀들(P1, P2,...,P8)과 모듈 핀들(MP1, MP2,...,MP8) 사이의 상기 연결관계를 식별하는 이와 같은 동작은 도 16에 도시된 것과 같은 외부 테스트 장치에 의하여 수행 될 수 있다. 예를 들면, 도 5에 도시된 바와 같이, 상기 외부 테스트 장치는 제1 식별 패턴 신호(IP1)에 상응하는 제1 장치 핀(P1)이 제1 테스트 식별 패턴(TIP1)에 상응하는 제3 모듈 핀(MP3)과 연결된 것으로 상기 연결관계를 식별할 수 있다. 또한, 상기 외부 테스트 장치는 제2 식별 패턴 신호(IP2)에 상응하는 제2 장치 핀(P2)이 제2 테스트 식별 패턴(TIP2)에 상응하는 제5 모듈 핀(MP5)과 연결된 것으로 상기 연결관계를 식별할 수 있다. 또한, 상기 외부 테스트 장치는 제8 식별 패턴 신호(IP8)에 상응하는 제8 장치 핀(P8)이 제8 테스트 식별 패턴(TIP8)에 상응하는 제2 모듈 핀(MP2)과 연결된 것으로 상기 연결관계를 식별할 수 있다.

이와 같이, 반도체 모듈(1000)은 각각의 장치 핀에 대한 연결관계를 식별할 수 있는 식별 패턴 신호들을 모듈 핀들(MP1, MP2,...,MP8)을 통하여 출력함으로써, 각각의 장치 핀에 대한 연결관계를 식별할 수 있다.

도 1 및 도 6을 참조하면, 반도체 장치(1010)는 장치 핀들(P1, P2,...,P8)을 통하여 패턴 시퀀스(SEQ3)를 상기 복수의 장치 핀들(P1, P2,...,P8)을 통하여 출력할 수 있다. 패턴 시퀀스(SEQ3)는 8비트로 이루어진 3개의 식별 패턴 신호들(IP1, IP2, IP3)을 포함할 수 있다. 패턴 시퀀스(SEQ3)는 복수의 장치 핀들 각각에 대하여 서로 구별되는 3비트의 식별 코드들을 포함할 수 있다. 일 실시예에서, 패턴 시퀀스(SEQ3)는 장치 핀들(P1, P2,...,P8)에 각각 상응하는 M개의 식별 코드들을 포함할 수 있다. 예를 들면, 제1 식별 코드([0;0;0], IC1)는 제1 장치 핀(P1)에 상응할 수 있다. 제2 식별 코드([1;0;0], IC2)는 제2 장치 핀(P2)에 상응할 수 있다. 제8 식별 코드([1;1;1], IC8)는 제8 장치 핀(P8)에 상응할 수 있다. 실시예에 따라, 서로 구별되는 8개의 식별 코드들은 장치 핀들(P1, P2,...,P8) 각각을 임의의 순서로 나타낼 수 있다.

제1 내지 제8 식별 코드들은 서로 구별되는 코드 값들을 가질 수 있다. 예를 들면, 도 6에 도시된 바와 같이, 상기 식별 코드들은 차례로 증가하는 3비트 데이터 값을 가질 수 있다.

반도체 모듈(1000)은 상기 연결관계에 따라 장치 핀들(P1, P2,...,P8)과 각각 연결된 모듈 핀들(MP1, MP2,...,MP8)을 통하여 테스트 식별 패턴들(TIP1, TIP2, TIP3)을 순차적으로 출력한다. 테스트 식별 패턴들(TIP1, TIP2, TIP3)은 식별 패턴 신호들(IP1, IP2, IP3) 각각을 장치 핀들(P1, P2,...,P8)과 모듈 핀들(MP1, MP2,...,MP8) 사이의 상기 연결관계를 포함하는 회로 디자인에 따라 비트들이 재배열한 패턴일 수 있다.

도 6을 참조하여, 상기 연결관계를 식별하는 과정을 설명한다. 반도체 장치(1010)는 연결 식별 제어 신호(CIC)에 기초하여 제1 내지 제3 식별 패턴 신호들(IP1, IP2, IP3)로 이루어진 패턴 시퀀스(SEQ3)를 장치 핀들(P1, P2,...,P8)을 통하여 출력한다. 제1 내지 제3 테스트 식별 패턴들(TIP1, TIP2, TIP3)로 이루어진 테스트 시퀀스(SEQ4)가 상기 연결관계에 따라 장치 핀들(P1, P2,...,P8)과 각각 연결된 모듈 핀들(MP1, MP2,...,MP8)을 통하여 출력된다. 제k 테스트 식별 패턴 신호(TIPk)는 제k 식별 패턴 신호(IPk)의 비트들이 상기 회로 디자인에 따라 재배열된 패턴이다. 시퀀스들(SEQ3, SEQ4)은 장치 핀들(P1, P2,...,P8)과 상기 연결관계에 따라 연결된 모듈 핀들(MP1, MP2,...,MP8) 각각을 나타내는 식별 코드들(IC1, IC2,...,IC8)을 포함한다. 패턴 시퀀스(SEQ3)의 제k 식별 코드(ICk)를 출력하는 장치 핀은, 테스트 시퀀스(SEQ4)의 제k 식별 코드(ICk)를 출력하는 모듈 핀에 연결된 것으로 식별될 수 있다. 테스트 식별 패턴들(TIP1, TIP2, TIP3)을 이용하여 장치 핀들(P1, P2,...,P8)과 모듈 핀들(MP1, MP2,...,MP8) 사이의 상기 연결관계를 식별하는 이와 같은 동작은 도 16에 도시된 것과 같은 외부 테스트 장치에 의하여 수행 될 수 있다. 예를 들면, 도 5에 도시된 바와 같이, 상기 외부 테스트 장치는 제1 식별 코드([0;0;0]; IC1)에 상응하는 제1 장치 핀(P1)이 제3 모듈 핀(MP3)과 연결된 것으로 상기 연결관계를 식별할 수 있다. 또한, 상기 외부 테스트 장치는 제2 식별 코드([1;0;0]; IC2)에 상응하는 제2 장치 핀(P2)이 제5 모듈 핀(MP5)과 연결된 것으로 상기 연결관계를 식별할 수 있다. 또한, 상기 외부 테스트 장치는 제8 식별 코드([1;1;1]; IC8)에 상응하는 제8 장치 핀(P8)이 제2 모듈 핀(MP2)과 연결된 것으로 상기 연결관계를 식별할 수 있다.

이와 같이, 반도체 모듈(1000)은 각각의 장치 핀에 대한 연결관계를 식별할 수 있는 식별 코드들(IC1, IC2,...,IC8)을 포함하는 테스트 시퀀스(SEQ4)를 모듈 핀들(MP1, MP2,...,MP8)을 통하여 출력함으로써, 각각의 장치 핀에 대한 연결관계를 식별할 수 있다.

도 7a는 N비트 레지스터에 저장된 연결 식별 패턴의 코드들의 일 예를 나타내는 도면이다.

도 7a는 도 2의 N비트 레지스터(1121)에 저장되는 연결 식별 패턴(IPD)의 코드(IPC)의 일 예를 나타낸다. N비트 레지스터(1121)는 연결 식별 패턴(IP)에 상응하는 코드(IPC)를 저장한다. 예를 들어, 연결 식별 패턴(IPD)이 포함하는 비트의 수가 8인 경우에, 코드(IPC)가 포함하는 비트의 수는 3일 수 있다. 도 7a에 도시된 바와 같이, 도 2의 레지스터 블록(1141)은 코드(IPC)에 기초하여 연결 식별 패턴(IPD)의 비트들 중 하나의 비트만이 다른 논리 레벨, 즉, '1'을 가지도록 연결 식별 패턴(IPD)을 생성할 수 있다.

도 7b는 M비트 레지스터에 저장된 연결 식별 패턴들의 일 예를 나타내는 도면이다.

도 7b는 도 3의 M비트 레지스터(1122)에 저장되는 연결 식별 패턴(IPD)의 일 예를 나타낸다. M비트 레지스터(1122)는 L(L은 M보다 작은 자연수)개의 연결 식별 패턴(IPD)을 저장할 수 있다. 이 경우에, M비트 레지스터(1122)는 L 비트 길이의 식별 코드들(IC1, IC2,...,IC8)을 포함할 수 있다. 예를 들어, 연결 식별 패턴(IPD)이 포함하는 비트의 수가 8인 경우에, 식별 코드들(IC1, IC2,...,IC8)이 포함하는 비트의 수는 3일 수 있다. M비트 레지스터(1122)는 서로 다른 식별 코드들(IC1, IC2,...,IC8)을 포함하는 연결 식별 패턴들(IPD)을 포함할 수 있다.

도 8은 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 도면이다.

도 8을 참조하면, 반도체 모듈(2000)은 복수의 모듈 핀들(MP1, MP2,..., MPm; MP) 및 반도체 장치(2010)를 포함한다.

반도체 장치(2010)는 연결 식별부(2100), 입출력부(2200) 및 복수의 장치 핀들(P1, P2,..., Pm; P)을 포함한다. 연결 식별부(2100)는 연결 식별 제어 신호(CIC) 및 시드 데이터(TSD)에 기초하여 연결 식별 패턴(IPD)을 출력할 수 있다. 이 경우에, 연결 식별부(2100)로부터 출력되는 연결 식별 패턴(IPD)은 시드 데이터(TSD)에 기초하여 선택될 수 있다. 연결 식별 제어 신호(CIC) 및 시드 데이터(TSD)는 반도체 장치(2010) 또는 반도체 모듈(2000)의 외부로부터 수신 될 수 있다. 예를 들면, 연결 식별 제어 신호(CIC)는 연결 식별 동작의 개시 여부를 나타내는 신호를 포함할 수 있다. 입출력부(2200)는 연결 식별 패턴(IPD)을 입력 받아 복수의 장치 핀들(P)을 통하여 식별 패턴 신호(IP)로서 출력할 수 있다. 예를 들면, 장치 핀들(P)은 데이터 입출력을 위한 데이터 핀들일 수 있다.

복수의 모듈 핀들(MP)은 복수의 장치 핀들(P)을 통하여 식별 패턴 신호(IP)를 인가 받아 테스트 식별 패턴(TIP)으로서 출력한다. 테스트 식별 패턴(TIP)의 비트들은 식별 패턴 신호(IP)의 비트들에 대하여 다른 순서를 가질 수 있다. 예를 들면, 테스트 식별 패턴(TIP)의 비트들은 상기 연결관계에 따라 재배열된 식별 패턴 신호(IP)의 비트들에 상응할 수 있다.

식별 패턴 신호(IP)는 복수의 장치 핀들(P) 중 하나 이상의 식별 대상 장치 핀들에 상응하는 비트들이 제1 논리 레벨(예를 들면, '1')을 가지는 패턴일 수 있다.

일 실시예에서, 반도체 장치(2010)는 각 장치 핀에 상응하는 상기 식별 패턴 신호(IP)를 외부로부터 입력 받은 시드 데이터(TSD)에 기초하여 출력할 수 있다. 외부로부터 입력 받은 시드 데이터(TSD)에 기초하여 출력되는 식별 패턴 신호(IP)는 복수의 장치 핀들(P) 중 하나의 식별 대상 장치 핀에 상응하는 비트가 제1 논리 레벨(예를 들면, '1')을 가지는 패턴일 수 있다. 식별 패턴 신호(IP)는 시드 데이터(TSD)에 상응하는 비트가 제1 논리 레벨(예를 들면, '1')을 가지고, 다른 비트들은 제2 논리 레벨(예를 들면, '0')을 가지는 패턴일 수 있다. 다른 실시예에서, 반도체 장치(2010)는 L(L은 M보다 작은 자연수)개의 식별 패턴 신호들(IP)을 포함하는 패턴 시퀀스를 복수의 장치 핀들(P)을 통하여 출력할 수 있다. 상기 패턴 시퀀스는 장치 핀들(P) 각각에 대하여 서로 구별되는 L비트의 식별 코드들을 포함할 수 있다.

반도체 모듈(2000)은 반도체 장치(2010) 및 모듈 핀들(MP)이 형성된 인쇄 회로 기판(2030, PCB)을 더 포함할 수 있다. 인쇄회로 기판(2030)은 복수의 모듈 핀들(MP)은 복수의 장치 핀들(P)을 연결하기 위한 미리 정해진 회로 디자인을 포함하도록 설계될 수 있다. 실시예에 따라, 도 15에 도시된 바와 같이, 반도체 모듈(2000)은 반도체 메모리 모듈일 수 있다. 도 8의 반도체 모듈(2000)은 도 1의 반도체 모듈(1000)과 유사하므로 중복되는 설명은 생략한다.

이와 같이, 본 발명의 실시예에 따른 반도체 모듈(2000)은, 모듈 핀들(MP)과 미리 정해진 구조에 따라 연결된 장치 핀들(P)을 통하여 테스트 식별 패턴(TIP)을 외부로부터 수신된 식별 제어 신호(CIC) 및 시드 데이터(TSD)에 기초하여 출력함으로써, 모듈 핀들(MP)과 장치 핀들(P)의 상기 연결관계를 효율적으로 추출할 수 있다.

도 9 내지 도 10은 도 8의 반도체 장치의 연결 식별부의 예들을 나타내는 블록도들이다.

도 9를 참조하면, 연결 식별부(2101)는 레지스터 블록(2141) 및 연결 식별 제어 블록(2111)을 포함할 수 있다.

연결 식별 제어 블록(2111)은 연결 식별 제어 신호(CIC) 및 시드 데이터(TSD)에 기초하여 레지스터 제어 신호(CW21)를 생성할 수 있다. 예를 들면, 레지스터 제어 신호(CW21)는 레지스터 블록(2141)에 저장된 연결 식별 패턴들 중 시드 데이터(TSD)에 상응하는 연결 식별 패턴(IPD)을 연결 식별 제어 신호(CIC)에 응답하여 출력하기 위한 명령 또는 제어 신호를 포함할 수 있다. 연결 식별 제어 블록(2111)은 레지스터 제어 신호(CW21)에 기초하여 레지스터 블록(2141)이 시드 데이터(TSD)에 상응하는 연결 식별 패턴(IPD)을 출력하도록 제어할 수 있다. 레지스터 블록(2141)은 시드 데이터(TSD)에 상응하는 연결 식별 패턴(IPD)의 다양한 패턴 값들을 저장할 수 있다. 예를 들면, 시드 데이터(TSD)는 도 7a의 코드(IPC)일 수 있다.

다시 도 9를 참조하면, 레지스터 블록(2141)은 N(N은 M보다 작은 자연수)비트 레지스터(2121) 및 패턴 복호화기(2131)를 포함할 수 있다. N비트 레지스터(2121)는 연결 식별 패턴(IPD)의 코드(IPC)를 저장할 수 있다. 연결 식별 패턴(IPD)은 M개의 비트를 가지므로, N개의 비트를 가지는 코드(IPC)는 연결 식별 패턴(IPD)을 암호화한 패턴일 수 있다. 패턴 복호화기(2131)는 N비트 레지스터로부터 시드 데이터(TSD)에 상응하는 N비트의 코드(IPC)를 수신하고, 코드(IPC)에 기초하여 M비트의 연결 식별 패턴(IPD)을 출력할 수 있다. 예를 들면, 패턴 복호화기(2131)는 N-to-M 다중화기일 수 있다. 이 경우에, M은 2^N에 해당할 수 있다. 실시예에 따라, 시드 데이터(TSD)는 코드(IPC)와 동일할 수 있다. 패턴 복호화기(2131)는 복수의 데이터 라인들(D1,...,Dm)을 통하여 시드 데이터(TSD)에 상응하는 연결 식별 패턴(IPD)의 비트들을 각각 도 8의 입출력부(2200)로 출력할 수 있다.

도 10을 참조하면, 연결 식별부(2102)는 레지스터 블록(2142) 및 연결 식별 제어 블록(2112)을 포함할 수 있다.

연결 식별 제어 블록(2112)은 연결 식별 제어 신호(CIC) 및 시드 데이터(TSD)에 기초하여 레지스터 제어 신호(CW22)를 생성할 수 있다. 예를 들면, 레지스터 제어 신호(CW22)는 레지스터 블록(2142)에 저장된 연결 식별 패턴들 중 시드 데이터(TSD)에 상응하는 연결 식별 패턴(IPD)을 연결 식별 제어 신호(CIC)에 응답하여 출력 위한 명령 또는 제어 신호를 포함할 수 있다. 연결 식별 제어 블록(2112)은 레지스터 제어 신호(CW22)에 기초하여 레지스터 블록(2142)이 시드 데이터(TSD)에 상응하는 연결 식별 패턴(IPD)을 출력하도록 제어할 수 있다. 레지스터 블록(2142)은 연결 식별 패턴(IPD)의 다양한 패턴 값들을 저장할 수 있다. 실시예에 따라, 시드 데이터(TSD)는 연결 식별 패턴(IPD)이 저장된 레지스터의 주소 값일 수 있다.

레지스터 블록(2142)은 M비트 패턴을 저장하고 입출력부(2200)로 출력하는 레지스터(2122)를 포함할 수 있다. 레지스터(2122)는 반도체 장치(2010)의 다목적 레지스터(Multi purpose register; MPR)일 수 있다. 레지스터(2122)는 복수의 데이터 라인들(D1,...,Dm)을 통하여 시드 데이터(TSD)에 상응하는 연결 식별 패턴(IPD)의 비트들을 도 8의 입출력부(2200)로 각각 출력할 수 있다. 일예로, 레지스터(2122)는 M비트 레지스터 일 수 있다. 다른 예로, 레지스터(2122)는 M비트 보다 많은 수의 비트를 가지는 레지스터이고, 비트들 중 M비트만 이용할 수 도 있다. 이하 설명의 편의를 위하여 레지스터(2122)가 M비트 레지스터인 경우를 가정한다. 실시예에 따라, 시드 데이터(TSD)는 연결 식별 패턴(IPD)이 저장된 M비트 레지스터(2122)의 주소 값일 수 있다.

도 11은 본 발명의 또 다른 일 실시예에 따른 반도체 장치를 나타내는 도면이다.

도 11을 참조하면, 반도체 모듈(3000)은 복수의 모듈 핀들(MP1, MP2,..., MPm; MP) 및 반도체 장치(3010)를 포함한다.

반도체 장치(3010)는 연결 식별부(3100), 입출력부(3200) 및 복수의 장치 핀들(P1, P2,..., Pm; P)을 포함한다. 연결 식별부(3100)는 연결 식별 제어 신호(CIC)에 기초하여 연결 식별 패턴(IPD)을 출력할 수 있다. 실시예에 따라, 연결 식별부(3100)는 연결 식별 제어 신호(CIC) 및 시드 데이터(TSD)에 기초하여 연결 식별 패턴(IPD)을 출력할 수도 있다. 이 경우에, 연결 식별부(3100)로부터 출력되는 연결 식별 패턴(IPD)은 시드 데이터(TSD)에 기초하여 선택될 수 있다. 연결 식별부(3100)는 시드 데이터(TSD)에 기초하여 입출력 제어 신호(SWC)를 출력할 수 있다. 연결 식별 제어 신호(CIC) 및 시드 데이터(TSD)는 반도체 장치(3010) 또는 반도체 모듈(3000)의 외부로부터 수신 될 수 있다. 예를 들면, 연결 식별 제어 신호(CIC)는 연결 식별 동작의 개시 여부를 나타내는 신호를 포함할 수 있다. 입출력부(3200)는 연결 식별 패턴(IPD)을 입력 받아 입출력 제어 신호(SWC)에 기초하여 복수의 장치 핀들(P)을 통하여 식별 패턴 신호(IP)로서 출력할 수 있다. 예를 들면, 입출력부(3200)는 입출력 제어 신호(SWC)에 기초하여 장치 핀들(P1, P2,..., Pm; P) 중 일부의 핀들을 일정 전압으로 안정화할 수 있다. 예를 들면, 장치 핀들(P)은 데이터 입출력을 위한 데이터 핀들일 수 있다.

반도체 장치(3010)는 상기 연결 식별 모드 및 상기 정상 동작 모드에서 동작할 수 있다. 상기 연결 식별 모드에서, 반도체 장치(3010)는 상기 연결 식별부(3100)의 출력을 입출력부(3200)를 통하여 출력함으로써 상기 연결 식별 동작을 수행할 수 있다. 상기 정상 동작 모드에서, 정상 회로(미도시)의 출력을 입출력부(3200)를 통하여 출력할 수 있다. 예를 들면, 상기 정상 회로는 메모리 회로일 수 있다. 반도체 장치(3010)는 외부 제어 신호에 따라 상기 연결 식별 모드 또는 상기 정상 동작 모드에서 선택적으로 동작 할 수 있다. 입출력부(3200)는 상기 연결 식별 모드 또는 상기 정상 동작 모드에 따라, 식별 패턴 신호(IP) 또는 정상 데이터를 선택적으로 출력 할 수 있다. 입출력부(3200)는 연결 식별 패턴(IPD)을 입력 받고, 입력 받은 상기 연결 식별 패턴(IPD)을 상기 복수의 장치 핀들을 통하여 입출력 제어 신호(SWC)에 기초하여 식별 패턴 신호(IP)로서 출력할 수 있다.

복수의 모듈 핀들(MP)은 복수의 장치 핀들(P)을 통하여 식별 패턴 신호(IP)를 인가 받아 테스트 식별 패턴(TIP)으로서 출력한다. 테스트 식별 패턴(TIP)의 비트들은 식별 패턴 신호(IP)의 비트들에 대하여 다른 순서를 가질 수 있다. 예를 들면, 테스트 식별 패턴(TIP)의 비트들은 식별 패턴 신호(IP)의 상기 연결관계에 따라 재배열된 비트들에 상응할 수 있다.

일 실시예에서, 반도체 장치(3010)는 각 장치 핀(P)에 상응하는 식별 패턴 신호(IP)를 외부로부터 입력 받은 시드 데이터(TSD)에 기초하여 또는 미리 정해진 순서에 따라 출력할 수 있다. 일예로, 외부로부터 입력 받은 시드 데이터(TSD)에 기초하여 출력되는 식별 패턴 신호(IP)는 복수의 장치 핀들(P) 중 시드 데이터(TSD)가 나타내는 장치 핀(P)에 상응하는 비트가 제1 논리 레벨(예를 들면, '1') 또는 제2 논리 레벨(예를 들면, '0')을 가지는 패턴일 수 있다. 이 경우에, 식별 패턴 신호(IP)의 다른 비트들은 시드 데이터(TSD)가 나타내는 장치 핀(P)에 상응하는 비트와는 상반되는 논리 레벨을 가질 수 있다. 다른 예로, 식별 패턴 신호(IP)는 복수의 장치 핀들(P) 중 하나의 식별 대상 장치 핀에 상응하는 비트가 제1 논리 레벨(예를 들면, '1')을 가지는 패턴일 수 있다. 상기 식별 대상 장치 핀은 장치 핀들 중에서 미리 정해진 순서로 선택될 수 있으며, 반도체 장치(3010)는 상기 미리 정해진 순서에 따라 서로 다른 식별 패턴 신호(IP)를 출력할 수 있다. 다른 실시예에서, 반도체 장치(3010)는 L(L은 M보다 작은 자연수)개의 연결 식별 패턴(IP)을 포함하는 패턴 시퀀스를 복수의 장치 핀들(P)을 통하여 출력할 수 있다. 상기 패턴 시퀀스는 장치 핀들(P) 각각에 대하여 서로 구별되는 L비트의 식별 코드들을 포함할 수 있다.

반도체 모듈(3000)은 반도체 장치(3010) 및 모듈 핀들(MP)이 형성된 인쇄 회로 기판(3030, PCB)을 더 포함할 수 있다. 인쇄회로 기판(3030)은 복수의 모듈 핀들(MP)은 복수의 장치 핀들(P)을 연결하기 위한 미리 정해진 회로 디자인을 포함하도록 설계될 수 있다. 실시예에 따라, 도 15에 도시된 바와 같이, 반도체 모듈(3000)은 반도체 메모리 모듈일 수 있다. 도 8의 반도체 모듈(3000)은 도 1의 반도체 모듈(1000) 또는 도 8의 반도체 모듈(2000)과 유사하므로 중복되는 설명은 생략한다.

이와 같이, 본 발명의 실시예에 따른 반도체 모듈(3000)은, 모듈 핀들(MP)과 미리 정해진 구조에 따라 연결된 장치 핀들(P)을 통하여 외부로부터 수신된 식별 제어 신호(CIC) 및 시드 데이터(TSD)에 기초하여 테스트 식별 패턴(TIP)을 출력함으로써, 모듈 핀들(MP)과 장치 핀들(P)의 상기 연결관계를 효율적으로 추출할 수 있다.

도 12 내지 도 13은 도 11의 반도체 장치의 연결 식별부의 예들을 나타내는 블록도 들이다.

도 12를 참조하면, 연결 식별부(3101)는 레지스터 블록(3141) 및 연결 식별 제어 블록(3111)을 포함할 수 있다.

연결 식별 제어 블록(3111)은 연결 식별 제어 신호(CIC) 및 시드 데이터(TSD)에 기초하여 레지스터 제어 신호(CW31)를 생성할 수 있다. 예를 들면, 레지스터 제어 신호(CW31)는 레지스터 블록(3141)에 저장된 연결 식별 패턴들 중 시드 데이터(TSD)에 상응하는 연결 식별 패턴(IPD)을 연결 식별 제어 신호(CIC)에 응답하여 출력하기 위한 명령 또는 제어 신호를 포함할 수 있다. 연결 식별 제어 블록(3111)은 시드 데이터(TSD)에 기초하여 레지스터 연결 제어 신호(SWC)를 생성하여 도 11의 입출력부(3200)에 출력할 수 있다. 연결 식별 제어 블록(3111)은 레지스터 제어 신호(CW21)에 기초하여 레지스터 블록(3141)이 시드 데이터(TSD)에 상응하는 연결 식별 패턴(IPD)을 출력하도록 제어할 수 있다. 레지스터 블록(3141)은 시드 데이터(TSD)에 상응하는 연결 식별 패턴(IPD)의 다양한 패턴 값들을 저장할 수 있다. 예를 들면, 시드 데이터(TSD)는 도 7a의 코드(IPC)일 수 있다.

다시 도 12를 참조하면, 레지스터 블록(3141)은 N(N은 M보다 작은 자연수)비트 레지스터(3121) 및 패턴 복호화기(3131)를 포함할 수 있다. N비트 레지스터(3121)는 연결 식별 패턴(IPD)의 코드(IPC)를 저장할 수 있다. 연결 식별 패턴(IPD)은 M개의 비트를 가지므로, N개의 비트를 가지는 코드(IPC)는 연결 식별 패턴(IPD)을 암호화한 패턴일 수 있다. 패턴 복호화기(3131)는 N비트 레지스터로부터 시드 데이터(TSD)에 상응하는 N비트의 코드(IPC)를 수신하고, 코드(IPC)에 기초하여 M비트의 연결 식별 패턴(IPD)을 출력할 수 있다. 예를 들면, 패턴 복호화기(3131)는 N-to-M 다중화기일 수 있다. 이 경우에, M은 2^N에 해당할 수 있다. 실시예에 따라, 시드 데이터(TSD)는 코드(IPC)와 동일할 수 있다. 패턴 복호화기(3131)는 복수의 데이터 라인들(D1,...,Dm)을 통하여 시드 데이터(TSD)에 상응하는 연결 식별 패턴(IPD)의 비트들을 각각 도 11의 입출력부(3200)로 출력할 수 있다.

도 13을 참조하면, 연결 식별부(3102)는 레지스터 블록(3142) 및 연결 식별 제어 블록(3112)을 포함할 수 있다.

연결 식별 제어 블록(3112)은 연결 식별 제어 신호(CIC) 및 시드 데이터(TSD)에 기초하여 레지스터 제어 신호(CW32)를 생성할 수 있다. 예를 들면, 레지스터 제어 신호(CW32)는 레지스터 블록(3142)에 저장된 연결 식별 패턴들 중 시드 데이터(TSD)에 상응하는 연결 식별 패턴(IPD)을 연결 식별 제어 신호(CIC)에 응답하여 출력 위한 명령 또는 제어 신호를 포함할 수 있다. 연결 식별 제어 블록(3112)은 레지스터 제어 신호(CW32)에 기초하여 레지스터 블록(3142)이 시드 데이터(TSD)에 상응하는 연결 식별 패턴(IPD)을 출력하도록 제어할 수 있다. 연결 식별 제어 블록(3112)은 시드 데이터(TSD)에 기초하여 레지스터 연결 제어 신호(SWC)를 생성하여 도 11의 입출력부(3200)에 출력할 수 있다. 레지스터 블록(3142)은 연결 식별 패턴(IPD)의 다양한 패턴 값들을 저장할 수 있다. 실시예에 따라, 시드 데이터(TSD)는 연결 식별 패턴(IPD)이 저장된 레지스터의 주소 값일 수 있다.

레지스터 블록(3142)은 M비트 패턴을 저장하고 입출력부(3200)로 출력하는 레지스터(3122)를 포함할 수 있다. 레지스터(3122)는 반도체 장치(3010)의 다목적 레지스터(Multi purpose register; MPR)일 수 있다. 레지스터(3122)는 복수의 데이터 라인들(D1,...,Dm)을 통하여 시드 데이터(TSD)에 상응하는 연결 식별 패턴(IPD)의 비트들을 도 8의 입출력부(3200)로 각각 출력할 수 있다. 레지스터(3122)는 M비트 레지스터 일 수 있다. 레지스터(3122)는 M비트 보다 많은 수의 비트를 가지는 레지스터이고, 비트들 중 M비트만 이용할 수 도 있다. 이하 설명의 편의를 위하여 레지스터(3122)가 M비트 레지스터인 경우를 가정한다. 실시예에 따라, 시드 데이터(TSD)는 연결 식별 패턴(IPD)이 저장된 M비트 레지스터(3122)의 주소 값일 수 있다.

도 14는 도 11의 반도체 장치의 입출력부의 일 예를 나타내는 도면이다. 도 14는 제k(k는 M이하의 자연수) 데이터 라인(Dk)과 제k 장치 핀(Pk)사이에 연결된 입출력부의 회로 구성을 나타내는 도면이다.

도 14를 참조하면, 입출력부(3200)의 제k(k는 M이하의 자연수)장치 핀(Pk)을 위한 제k 입출력 블록(3201k)은 스위치 블록(3221k), 안정화 블록(3231k), 입출력 버퍼(3211k) 및 패드(PDk)를 포함할 수 있다. 이 경우에, 입출력부(3200)는 제1 내지 제k 입출력 블록들을 포함할 수 있다. 스위치 블록(3221k)은 입출력 제어 신호(SWC)에 기초하여 제k 장치 핀(Pk)과 연결 식별부(3100)와의 연결 상태를 제어할 수 있다. 안정화 블록(3231k)은 입출력 제어 신호(SWC)에 기초하여 복수의 장치 핀들(P)의 출력 전압을 안정화시킬 수 있다. 예를 들면, 안정화 블록(3231k)은 입출력 제어 신호(SWC)에 기초하여 복수의 장치 핀들(P)의 출력 전압을 상기 제2 논리 레벨(예를 들면, '0')로 안정화 시킬 수 있다. 안정화 블록(3231k)은 입출력 제어 신호(SWC)에 의하여 제어되는 트랜지스터 또는 스위치 소자를 포함할 수 있다. 패드(PDk)는 장치 핀(Pk)과 연결되도록 패키징 될 수 있다.

도 15는 본 발명의 또 다른 일 실시예에 따른 반도체 장치를 나타내는 도면이다.

도 15를 참조하면, 반도체 모듈(4000)은 복수의 모듈 핀들(MP1, MP2,..., MPm; MP) 및 반도체 장치(4010)를 포함한다.

반도체 장치(4010)는 연결 식별부(4100), 입출력부(4200), 메모리부(4300) 및 복수의 장치 핀들(P1, P2,..., Pm; P)을 포함한다. 연결 식별부(4100)는, 상기 연결 식별 모드에서, 연결 식별 제어 신호(CIC)에 기초하여 연결 식별 패턴(IPD)을 출력할 수 있다. 연결 식별 제어 신호(CIC)는 반도체 장치(4010) 또는 반도체 모듈(4000)의 외부로부터 수신 될 수 있다. 예를 들면, 연결 식별 제어 신호(CIC)는 연결 식별 동작의 개시 여부를 나타내는 신호를 포함할 수 있다. 반도체부(4300)는, 상기 정상 동작 모드에서, 내부의 메모리 코어에 장치 핀들(P)로부터 입력 받은 메모리 데이터를 저장하는 동작을 수행할 수 있다. 예를 들면, 장치 핀들(P)은 데이터 입출력을 위한 데이터 핀들일 수 있다. 입출력부(4200)는 연결 식별 패턴(IPD) 또는 상기 메모리 데이터를 입력 받아 복수의 장치 핀들(P)을 통하여 선택적으로 출력할 수 있다. 반도체 장치(4010)는 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM), 정적 랜덤 액세스 메모리(static random access memory, SRAM), 또는 비휘발성 메모리를 포함하는 메모리 장치 일 수 있다.

복수의 모듈 핀들(MP)은, 상기 연결 식별 모드에서, 복수의 장치 핀들(P)을 통하여 식별 패턴 신호(IP)를 인가 받아 테스트 식별 패턴(TIP)으로서 출력한다. 테스트 식별 패턴(TIP)의 비트들은 식별 패턴 신호(IP)의 비트들에 대하여 다른 순서를 가질 수 있다. 예를 들면, 테스트 식별 패턴(TIP)의 비트들은 상기 연결관계에 따라 재배열된 식별 패턴 신호(IP)의 비트들에 상응할 수 있다.

반도체 모듈(4000)은 반도체 장치(4010) 및 모듈 핀들(MP)이 형성된 인쇄 회로 기판(4030, PCB)을 더 포함할 수 있다. 인쇄회로 기판(4030)은 복수의 모듈 핀들(MP)은 복수의 장치 핀들(P)을 연결하기 위한 미리 정해진 회로 디자인을 포함하도록 설계될 수 있다. 실시예에 따라, 반도체 모듈(4000)은 반도체 장치(4010)와 같은 메모리 장치를 포함하는 메모리 모듈일 수 있다. 예를 들면, 반도체 모듈(4000)은 DIMM(dual in-line memory module), SIMM(single in-line memory module), RIMM(rambus in-line memory module), UDIMM(unbuffered dual in-line memory module), RDIMM(registered dual in-line memory module), FBDIMM(fully buffered dual in-line memory module) LRDIMM(load reduced dual in-line memory module) 등과 같은 메모리 모듈일 수 있다. 도 15의 반도체 모듈(4000)은 도 1의 반도체 모듈(1000)과 유사하므로 중복되는 설명은 생략한다.

이와 같이, 본 발명의 실시예에 따른 반도체 모듈(4000)은, 모듈 핀들(MP)과 미리 정해진 구조에 따라 연결된 장치 핀들(P)을 통하여 테스트 식별 패턴(TIP)을 외부로부터 수신된 식별 제어 신호(CIC)에 기초하여 출력함으로써, 모듈 핀들(MP)과 장치 핀들(P)의 상기 연결관계를 효율적으로 식별 할 수 있다.

도 16은 본 발명의 일 실시예에 따른 테스트 시스템을 나타내는 도면이다.

도 16을 참조하면, 테스트 시스템(5000)은 반도체 모듈(6000) 및 모듈 테스트 장치(5010)를 포함한다. 반도체 모듈(5000)은 테스트 제어 신호(CIC)에 응답하여 테스트 식별 패턴(TIP)을 출력한다. 모듈 테스트 장치(5010)는 테스트 제어 신호(CIC)를 출력한다. 모듈 테스트 장치(5010)는 테스트 식별 패턴(TIP)에 기초하여 모듈 내부의 핀 연결관계를 식별한다.

반도체 모듈(6000)은 복수의 모듈 핀들(MP1, MP2,..., MPm; MP) 및 반도체 장치(6010)를 포함한다. 반도체 장치(6010)는 연결 식별부(6100)를 포함한다. 연결 식별부(6100)는 연결 식별 제어 신호(CIC)에 기초하여 연결 식별 패턴(IPD)을 출력할 수 있다. 실시예에 따라, 연결 식별부(2100)로부터 출력되는 연결 식별 패턴(IPD)은 시드 데이터(TSD)에 기초하여 선택될 수 있다. 연결 식별 제어 신호(CIC) 또는 시드 데이터(TSD)는 모듈 테스트 장치(5010)로부터 수신 될 수 있다. 실시예에 따라, 도 15에 도시된 바와 같이, 반도체 모듈(6000)은 반도체 메모리 모듈일 수 있다. 도 16의 반도체 모듈(6000)은 도 1의 반도체 모듈(1000)과 유사하므로 중복되는 설명은 생략한다.

일 실시예에서, 모듈 테스트 장치(5010)는 반도체 모듈(6000)로부터 테스트 식별 패턴(TIP)를 수신하고, 테스트 식별 패턴(TIP)에 기초하여 모듈 핀들(MP)과 장치 핀들(P) 사이의 상기 연결관계를 추출할 수 있다. 도 5를 참조하여 설명한 바와 같이, 테스트 식별 패턴(TIP)의 비트들 중 식별 대상 모듈 핀에 상응하는 비트가 '1'을 가지고, 다른 비트들은 '0'을 가질 수 있다. 연결 식별 패턴(IPD)의 비트들 중 상기 식별 대상 모듈 핀에 상응하는 식별 대상 장치 핀에 상응하는 비트가 '1'을 가질 수 있다. 따라서, 모듈 테스트 장치(5010)는 연결 식별 패턴(IPD)와 테스트 식별 패턴(TIP)의 비트 값들을 서로 비교함으로써, 상기 식별 대상 장치 핀과 상기 식별 대상 모듈 핀 사이의 연결 여부를 판단할 수 있다.

다른 실시예에서, 도 6을 참조하여 설명한 바와 같이, 모듈 테스트 장치(5010)는 반도체 모듈(6000)로부터 테스트 식별 패턴(TIP)의 테스트 시퀀스(SEQ4)를 수신하고, 테스트 식별 패턴(TIP)에 기초하여 모듈 핀들(MP)과 장치 핀들(P) 사이의 상기 연결관계를 추출할 수 있다. 모듈 테스트 장치(5010)는 모듈 핀들(MP) 각각에 상응하는 식별 코드들(IC1,...,IC8)을 검출(S400)할 수 있다. 도 6을 참조하여 설명한 바와 같이, 식별 코드들(IC1,...,IC8)은 각각은 장치 핀들(P) 각각을 식별하므로, 모듈 테스트 장치(5010)는 모듈 핀들(MP)이 출력하는 식별 코드들(IC1,...,IC8)에 따라 모듈 핀들(MP)과 장치 핀들(P) 사이의 상기 연결관계를 추출할 수 있다.

이와 같이, 본 발명의 실시예에 따른 테스트 시스템은, 장치 핀들(P)과 미리 정해진 구조에 따라 연결된 모듈 핀들(MP)을 통하여 출력된 테스트 패턴 신호(TIP)의 비트 배열 상태를 연결 식별 패턴(IPD)의 비트 배열 상태와 비교함으로써, 모듈 핀들(MP)과 장치 핀들(P)의 연결관계를 효율적으로 추출할 수 있다.

도 17은 본 발명의 일 실시예에 따른 연결 식별 방법을 나타내는 흐름도이다.

도 1, 도 6, 도 16 및 도 17을 참조하면, 반도체 장치(1010)의 연결 식별부(1100)는 연결 식별 제어 신호(CIC)에 기초하여 연결 식별 패턴(IPD)의 시퀀스를 생성(S100)할 수 있다. 일 실시예에서, 연결 식별 패턴(IPD)의 시퀀스는 미리 정해진 순서로 반도체 장치(1010)내의 레지스터에 저장되어 있을 수 있다. 연결 식별 패턴(IPD)의 시퀀스는 외부로부터 수신된 연결 식별 제어 신호(CIC)에 기초하여 미리 정해진 순서대로 생성될 수 있다. 다른 실시예에서, 연결 식별 패턴(IPD)의 시퀀스는 외부로부터 수신된 시드 데이터(TSD)에 기초하여 생성될 수 있다.

반도체 장치(1010)의 입출력부(1200)는 연결 식별 패턴(IPD)의 시퀀스에 상응하는 신호를 복수의 장치 핀들(P1, P2,..., Pm; P) 통하여 순차적으로 출력(S200)할 수 있다. 다른 실시예에서, 도 11 및 도 14를 참조하여 설명한 바와 같이, 입출력부(1200)는 외부로부터 수신한 시드 데이터(TSD)에 기초하여 연결 식별 패턴(IPD)의 비트들 중 일부의 전압을 안정화 하여 출력할 수 있다.

반도체 모듈(1000)은 복수의 장치 핀들(P1, P2,..., Pm; P)과 각각 연결된 복수의 모듈 핀들(MP1, MP2,..., MPm; MP)을 통하여 연결 식별 패턴(IPD)의 상기 시퀀스에 상응하는 테스트 시퀀스를 출력(S300)할 수 있다. 상기 테스트 시퀀스는 도 6의 테스트 식별 패턴들(TIP1, TIP2, TIP3)을 포함할 수 있다. 각각의 테스트 식별 패턴은 식별 패턴 신호(IP)의 비트들을 상기 연결관계에 따라 재배열한 패턴일 수 있다.

도 16의 모듈 테스트 장치(5010)는 상기 테스트 시퀀스에 기초하여 모듈 핀들(MP) 각각에 상응하는 식별 코드들(IC1,...,IC8, 도6 참조)을 검출(S400)할 수 있다. 도 6을 참조하여 설명한 바와 같이, 식별 코드들(IC1,...,IC8)은 각각은 장치 핀들(P) 각각을 지칭하므로, 모듈 테스트 장치(5010)는 모듈 핀들(MP)이 출력하는 식별 코드들(IC1,...,IC8)에 따라 모듈 핀들(MP)과 장치 핀들(P) 사이의 상기 연결관계를 추출할 수 있다.

도 17의 단계들(S100, S200, S300)은 도 1의 반도체 모듈(1000)에 의하여 수행될 수 있고, 단계(S400)은 도 16의 모듈 테스트 장치(5010)에 의하여 수행될 수 있다. 따라서 중복되는 설명은 생략한다.

이상, 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록 병합 방법에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다. 예를 들어, 본 발명의 실시예들에 따른 반도체 모듈이 특정 비트 수의 테스트 식별 패턴을 출력하는 경우에 대하여 주로 설명하였으나, 테스트 식별 패턴은 식별하고자 하는 모듈 핀들을 개수에 따라 임의의 수의 비트들을 포함할 수 있다.

본 발명은 외부 커넥터 핀과 연결된 적어도 하나의 반도체 장치를 포함하는 각종 전자 장치(예를 들면, 하나 이상의 반도체 장치를 포함하는 반도체 모듈) 및 여러 응용장치에 폭 넓게 적용될 수 있을 것이다. 특히, 본 발명은 DRAM 메모리 모듈과 같은 메모리 모듈, 휴대용 메모리 장치, 메모리 카드, 메모리 스틱, 메모리 시스템 및 이를 채용하는 각종 전자 장치 및 시스템 등에 더욱 유용하게 이용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

1. 식별 패턴 신호의 M(M은 자연수)비트들을 각각 출력하는 복수의 모듈 핀들; 및
   복수의 장치 핀들을 포함하고, 테스트 제어 신호에 기초하여 상기 복수의 모듈 핀들과 상기 복수의 장치 핀들 사이의 연결관계를 식별하기 위한 상기 식별 패턴 신호를 상기 복수의 장치 핀들을 통하여 출력하는 반도체 장치를 포함하고,
   상기 반도체 장치는 L(L은 M보다 작은 자연수)개의 상기 식별 패턴 신호를 포함하는 패턴 시퀀스를 상기 복수의 장치 핀들을 통하여 출력하고,
   상기 패턴 시퀀스는 상기 복수의 장치 핀들 각각에 대하여 서로 구별되는 M비트의 식별 코드들을 포함하는 반도체 모듈.
2. 제1항에 있어서, 상기 반도체 장치는
   연결 식별 제어 신호에 기초하여 연결 식별 패턴을 출력하는 연결 식별부; 및
   상기 연결 식별 패턴을 입력 받아 상기 복수의 장치 핀들을 통하여 상기 식별 패턴 신호로서 출력하는 입출력부를 포함하는 것을 특징으로 하는 반도체 모듈.
3. 제2항에 있어서, 상기 연결 식별부는
   상기 연결 식별 패턴을 저장하는 레지스터 블록; 및
   상기 연결 식별 제어 신호에 기초하여 상기 레지스터 블록이 상기 연결 식별 패턴을 출력하도록 제어하는 연결 식별 제어 블록을 포함하는 것을 특징으로 하는 반도체 모듈.
4. 제3항에 있어서, 상기 레지스터 블록은
   상기 연결 식별 패턴의 코드를 저장하는 N(N은 M보다 작은 자연수)비트 레지스터; 및
   상기 N비트 레지스터로부터 N비트의 상기 코드를 수신하여 M비트의 상기 연결 식별 패턴을 출력하는 패턴 복호화기를 포함하는 것을 특징으로 하는 반도체 모듈.
5. 제3항에 있어서, 상기 레지스터 블록은
   M비트의 상기 연결 식별 패턴을 저장하고 상기 입출력부로 출력하는 레지스터를 포함하는 것을 특징으로 하는 반도체 모듈.
6. 제2항에 있어서, 상기 연결 식별부는
   상기 연결 식별 패턴을 차례로 생성하는 패턴 생성 블록; 및
   상기 연결 식별 제어 신호에 기초하여 상기 패턴 생성 블록이 상기 연결 식별 패턴을 출력하도록 제어하는 연결 식별 제어 블록을 포함하는 것을 특징으로 하는 반도체 모듈.
7. 제1항에 있어서, 상기 반도체 장치는
   연결 식별 제어 신호 및 시드 데이터에 기초하여 연결 식별 패턴을 출력하는 연결 식별부; 및
   상기 연결 식별 패턴을 입력 받아 상기 복수의 장치 핀들을 통하여 상기 식별 패턴 신호로서 출력하는 입출력부를 포함하고,
   상기 입출력부는,
   입출력 제어 신호에 기초하여 상기 복수의 장치 핀들과 상기 연결 식별부와의 연결 상태를 제어하는 스위치 블록을 포함하는 것을 특징으로 하는 반도체 모듈.
8. 제1항에 있어서, 상기 반도체 장치는 각 장치 핀에 상응하는 상기 식별 패턴 신호를 미리 정해진 순서로 출력하고,
   상기 식별 패턴 신호는 상기 복수의 장치 핀들 중 하나에 상응하는 비트가 미리 정해진 순서로 제1 논리 레벨을 가지는 패턴인 것을 특징으로 하는 반도체 모듈.
9. 삭제
10. 테스트 제어 신호에 응답하여 테스트 식별 패턴을 출력하는 반도체 모듈; 및
    상기 테스트 제어 신호를 출력하고, 상기 테스트 식별 패턴에 기초하여 모듈 내부의 핀 연결관계를 식별하는 모듈 테스트 장치를 포함하고,
    상기 반도체 모듈은
    식별 패턴 신호의 M(M은 자연수) 비트들을 상기 테스트 식별 패턴으로서 각각 출력하는 복수의 모듈 핀들; 및
    복수의 장치 핀들을 포함하고, 상기 테스트 제어 신호에 기초하여 상기 복수의 모듈 핀들과 상기 복수의 장치 핀들 사이의 연결관계를 식별하기 위한 상기 식별 패턴 신호를 상기 복수의 장치 핀들을 통하여 출력하는 반도체 장치를 포함하고,
    상기 반도체 장치는 L(L은 M보다 작은 자연수)개의 상기 식별 패턴 신호를 포함하는 패턴 시퀀스를 상기 복수의 장치 핀들을 통하여 출력하고,
    상기 패턴 시퀀스는 상기 복수의 장치 핀들 각각에 대하여 서로 구별되는 M비트의 식별 코드들을 포함하는 테스트 시스템.

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