JP6925751B2 - 半導体装置とそのテスト方法 - Google Patents

Description

この発明は、半導体装置とそのテスト方法に関するものである。

ＬＳＩを始めとする半導体装置の出荷テスト後、リバースエンジニアリング等の対策としてセキュリティ保持のために、テスト機能やデバック機能を無効化することは重要である。このように、半導体装置出荷後のセキュリティ保持は必要ではあるが、不良品等により戻入品が発生した場合、テスト機能やデバック機能の使用が不可能なため、不具合解析が困難となる問題が発生する。

このため、デバック機能をベンダーコマンドといった方法で秘匿するとともにテスト機能を有効化とすることも可能である。しかしながら、このような秘匿を行った場合には標準状態においてもテスト機能を使用することが可能であり、確率は低いもののリバースエンジニアリングを行われる恐れがある。

上記に対し、特許文献１には、任意の動作設定情報を保持している間には、他の動作モードに入らないようにすることにより、ノイズのような一過性の信号によって動作設定が行われても、すぐに設定した信号が途切れるので、通常のモードに戻ることができるという技術が開示されている。この特許文献１の発明は、当該半導体の動作モードを変更する権限等を有するような特定の人のみが動作モードを変更できるようにするものではない。

特許文献２には、１つのテスト対象に対して複数のテスト方式のテスト回路を組み込み、テスト用端子の増加なく、複数のテスト方式のテストを可能にすることが開示されている。即ち、多数のテスト用端子を設けることなく複数のテスト方式のテストを可能にしている。

特許文献３には、半導体集積回路のテストモードの選択指令を複数の周波数の信号を用いて行うことが開示されている。

特許文献４には、テストコードを受けてシフト出力するシフトレジスタの出力にテストモード信号発生回路を設け、上記シフトレジスタのシフトを所定数のクロックで停止し、このときまでのシフトレジスタの出力に応じてテストモード信号が出力されるものが開示されている。これにより、所定長のシリアルデータによりテストモード信号発生回路へアクセスでき誤エントリを防止できるというものである。

特許文献５に係る半導体集積装置は、機密データを格納し、内部回路をスキャンテストするテストモードを有する半導体集積装置であり、当該半導体集積装置は、テストモードを指定するスキャンモード信号を受信すると、マスク手段が機密データをマスクする。また、機密データの故障の有無を検出し、検出結果のみを第１のフリップフロップに保持する。このような構成を備えているため、機密データが外部に出力されないというものである。

特開平７−９２２４３号公報 特開２００４−１９１０５５号公報 特開２００９−２２９４８号公報 特開２０１１−２７４７６号公報 特開２００９‐２８８０２８号公報

上記のように従来の半導体装置においては、不良品等により戻入品が発生した場合にテスト機能を実行でき、リバースエンジニアリングを行われる可能性を低くするという観点からは不十分なものであった。

本発明は上記のような半導体装置の現状に鑑みてなされたもので、その目的は、不良品等により戻入品が発生した場合にテスト機能を実行できるようにする。また、リバースエンジニアリングを行われる可能性を低減させた半導体装置を提供することである。

本発明に係る半導体装置は、テストモード指示データを受ける入力端子を有し、複数種のテストモードに対応する動作モードの信号を出力するデコーダと、外部からテストモード指示データが与えられるパッケージの動作モード指示端子と、前記入力端子に接続されたチップ上の電極と、前記動作モード指示端子と前記チップ上の電極中における少なくとも一部の電極との間が未結線状態とされている半導体装置において、前記デコーダの出力をイネーブルとする信号を保持可能なテストレジスタが備えられ、前記テストレジスタは、前記デコーダのイネーブルとする入力端子に信号線を介して接続されており、前記動作モード指示端子と、前記チップ上の電極中における前記デコーダのイネーブルとする入力端子に繋がる電極と、の間が未結線状態とされていることを特徴とする。

オアゲートを更に備え、前記デコーダのイネーブルとする入力端子へ延びる信号線が、前記オアゲートの出力端子に接続され、前記テストレジスタから延びる信号線が前記オアゲートの一方の入力端子に接続されており、未結線状態の動作モード指示端子と対応するイネーブル信号の電極に一方の端が接続された信号線の、他方の端が、前記オアゲートの他方の入力端子に接続されていることを特徴とする。

本発明に係る半導体装置では、ロードするテスト時用ファームウエアと出荷製品用ファームウエアの切り換えの際に前記テストレジスタの内容が変更されることを特徴とする。

本発明に係る半導体装置では、半導体装置は半導体メモリであり、複数のページが集まって構成されるブロックが複数設けられたものであり、所定の１ブロックにテスト時用ファームウエアが記憶されたロード元ブロックと、テスト時に、前記ロード元ブロックから他のブロックに前記テスト時用ファームウエアがロードするコントローラと、が備えられていることを特徴とする。

本発明に係る半導体装置のテスト方法では、外部からテストモード指示データを受けて、複数種のテストモードに対応する動作モードの信号を出力するデコーダと、外部からテストモード指示データが与えられるパッケージの動作モード指示端子と、前記動作モード指示端子と前記デコーダの複数の端子中における少なくとも一部の端子との間が未結線状態とされている半導体装置であって、外部に接続される回路テスト装置からのテストモード指示データを保持するテストレジスタと、前記テストレジスタと、前記デコーダの前記未結線状態の端子との間を接続するテストレジスタ信号線と、を具備する半導体装置のテスト方法において、テスト時用ファームウエアをロードしてテストを実行し、前記テスト時用ファームウエアから出荷製品用ファームウエアへ切り換えることを特徴とする。

本発明に係る半導体装置のテスト方法では、ロードするテスト時用ファームウエアと出荷製品用ファームウエアの切り換えの際に前記テストレジスタの内容を変更することを特徴とする。

本発明に係る半導体装置のテスト方法では、半導体装置は半導体メモリであり、複数のページが集まって構成されるブロックが複数設けられたものであり、所定の１ブロックにテスト時用ファームウエアが記憶されたロード元ブロックを備え、テスト時に、前記ロード元ブロックから他のブロックに前記テスト時用ファームウエアがロードしてテストを行うことを特徴とする。

本発明によれば、不良品等により戻入品が発生した場合にテスト機能を実行できる。また、リバースエンジニアリングを行われる可能性を低減させることができる。

本発明の第１の実施形態に係る半導体装置のパッケージングされる前の状態を示した平面図。 本発明の第１の実施形態に係る半導体装置のパッケージングされた後の状態を、上面のモールド部分を除去して示した平面図。 本発明の第１の実施形態に係る半導体装置の要部構成を示す回路図。 本発明の第１の実施形態に係る半導体装置に用いられるデコーダの真理値表を示す図。 本発明の第２の実施形態に係る半導体装置の要部構成を示す回路図。 本発明の第２の実施形態に係る半導体装置に用いられるデコーダの真理値表を示す図。 本発明の第３の実施形態に係る半導体装置の要部構成を示す回路図。 本発明の第３の実施形態に係る半導体装置に用いられるデコーダの真理値表を示す図。 本発明の第４の実施形態に係る半導体装置の要部構成を示す回路図。 本発明の第４の実施形態に係る半導体装置に用いられるデコーダの真理値表を示す図。 本発明の第５の実施形態に係る半導体装置の要部構成を示す回路図。

以下添付図面を参照して、発明に係る半導体装置及びそのテスト方法の実施形態を説明する。各図において同一の構成要素には、同一の符号を付して重複する説明を省略する。図１には、第１の実施形態に係る半導体装置のパッケージングされる前の状態を示した平面図であり、１つのダイの一部を拡大して示したものである。

つまり、ダイ１０は、ウエハが切断されて切り出される前の状態を示す。ダイ１０の上部における電極１２は、ダイ１０内部の素子に接続されており、ダイ１０は、ＣＰＵを内蔵したＬＳＩとすることができる。全ての電極１２には、プローバ電極を当てて図示しない回路テスト装置により回路テストをすることができる。この図１における電極１２から外方向へ延びている線は、例えばプローバ電極を示すもので、ワイヤボンディングのワイヤではない。このとき、ＬＳＩの外部からテスト時用ファームウエア（ＦＷ）をロードしてテストを行うことができる。このテスト時用ファームウエアは、テストモードの種類に応じて所要のデータを与えて、所要の動作や読み出しなどができるか否かのテストを実現するデータ等を含んだものである。

上記のようにして回路テストされた後には、上記テスト時用ファームウエアから出荷製品用ファームウエアへ切り換える。出荷製品用ファームウエアは、回路テストを行うためのプログラムやデータを含まず、この半導体装置の本来の動作のみを行うためのものとすることができる。

上記のようにファームウエアを交換した後に、ウエハの切り出し、ワイヤボンディング、モールドを行ってパッケージとする。図２には、パッケージングされた状態の半導体装置のチップ１１上の電極１２とパッケージの端子１３がワイヤボンディングにより接続される。この端子１３中には、外部からテストモード指示データが与えられるパッケージの動作モード指示端子１４、１５が存在する。ここでは２本であるが、本数に制限はない。

このチップ１１の内部には、後に説明するデコーダ２０が設けられている。このデコーダ２０は、外部からテストモード指示データを受けて、複数種のテストモードに対応する動作モードの信号を出力するものである。チップ１１上の電極１２の内、電極１６、１７が、上記デコーダ２０へ到る信号線に接続されている。上記電極１６、１７と、パッケージの動作モード指示端子１４、１５との間はワイヤボンディングがなされない。つまり、上記動作モード指示端子１４、１５と、上記デコーダ２０の複数の端子中における少なくとも一部の端子との間が未結線状態とされている。

図２に示すパッケージングされた状態の半導体装置は出荷されて用いられるが、上記電極１６、１７と、パッケージの動作モード指示端子１４、１５との間はワイヤボンディングがなされない。従って、動作モード指示端子１４、１５へ信号を与えても、デコーダ２０によるデコードがなされることなく、複数種のテストモードに対応する動作モードの信号が出力されない。このため、リバースエンジニアリングが行われる可能性を低減させる。

図３は、第１の実施形態に係る半導体装置のチップ１１における電極と内部の要部構成を示したものである。デコーダ２０のＤ端子に接続された電極１６と動作モード指示端子１４との間がワイヤボンディングされておらず、デコーダ２０のＣ端子に接続された電極１７と動作モード指示端子１５との間がワイヤボンディングされていない。

第１の実施形態に係る半導体装置におけるデコーダ２０の真理値表を図４に示す。図３により説明した如くの接続（未結線状態）により、図４における枠Ｘで囲まれた部分が使用できず、回路テストができないモードが生じる。なお、ワイヤボンディングされない端子と電極のペア数は、一例であり、１ペア或いは２ペア以上とすることができる。

図５の第２の実施形態では、テストレジスタ３１、３２、３３と、テストレジスタ信号線４１、４２、４３を設けた例である。上記テストレジスタ３１、３２、３３は、上記未結線状態の上記動作モード指示端子１４、１５が接続されるべき上記デコーダ２０の端子Ｄ、Ｃと接続されている。テストレジスタ３１、３２、３３と、上記未結線状態の上記動作モード指示端子１４、１５にワイヤボンディングされるべき内部端子１６、１７とが、マルチプレクサ２１によって選択的に上記デコーダ２０の端子に接続される。

このテストレジスタ３１、３２、３３に、回路テスト動作のときに、例えば、内蔵されているＣＰＵからアドレスデコーダを介して所要の値（１または０）をセットすることにより図６の真理値表に示すように全てのテストモードを使用することができる。この実施形態によれば、パッケージングした後においても回路テストを実行することが可能である。

図７に第３の実施形態の要部構成を示す。この例では、テストレジスタ３４を設けている。テストレジスタ３４は、上記デコーダ２０の出力をイネーブルとするイネーブル信号の信号線に接続されて、上記デコーダ２０のイネーブル端子ＥＮへと接続されている。

本実施形態では、回路テスト動作のときに、例えば、内蔵されているＣＰＵからアドレスデコーダを介して１をテストレジスタ３４にセットすることにより図８の真理値表に示すように全てのテストモードを使用することができる。また、通常動作モードでは、内蔵されているＣＰＵからアドレスデコーダを介して０をテストレジスタ３４にセットすることにより、真理値表の最上列の信号がデコーダ２０から出力され、システムモード（通常モード）を実現することができる。

図９に第４の実施形態の要部構成を示す。この実施形態では、前記イネーブル信号に接続されるべき動作モード指示端子１９と電極１８とが未結線状態である。上記テストレジスタ３４の信号と、上記未結線状態の上記動作モード指示端子１９にワイヤボンディングされるべき内部端子１８の信号とが、オアゲート２２を介して上記デコーダ２０に供給される。

本実施形態では、回路テスト動作のときに、例えば、内蔵されているＣＰＵからアドレスデコーダを介して１をテストレジスタ３４にセットすることにより図１０の真理値表に示す「ＥＮ」が１の範囲の全てのテストモードを使用することができる。本実施形態に係る半導体装置は、モールドによりパッケージングする前の第１図に示すような状態では、電極１８に「１」の電圧を与えて回路テストすることが可能である。

上記の第２の実施形態、第３の実施形態、第４の実施形態では、ロードするテスト時用ファームウエアと出荷製品用ファームウエアの切り換えの際に上記テストレジスタ３１〜３４の内容が変更されるように構成することができる。出荷の際には、出荷製品用ファームウエアへの切り換えがなされていることが肝要である。

図１１には、第５の実施形態の要部構成が示されている。この実施形態の半導体装置は半導体メモリであり、複数のページが集まって構成されるブロックＢ０〜Ｂ３・・・が複数設けられたものである。また、所定の１ブロックにテスト時用ファームウエアが記憶されたロード元ブロックＢＸが設けられている。

テスト時に、上記ロード元ブロックＢＸから他のブロックに上記テスト時用ファームウエアがロードするコントローラ６０が設けられている。このコントローラ６０には入力信号ＴＥＳＴ［３：０］とＴＥＳＴ＿ＥＮから明らかなようにデコーダ２０が設けられている。このコントローラ６０にはテスト対象をテストするテスト回路が含まれている。

本実施形態は、例えば、不良品であることにより戻入品とされた場合のように、出荷製品用ファームウエアのみがロードされた状態の半導体装置であり、外部からファームウエア（ＦＷ）の書き換えが困難と予想されるときのものである。事前に回路にテスト端子を設けパッケージ状態の外部端子まで経路を確保しておく。そして、テストモード有効化のときにファームウエア（ＦＷ）のみ別のメモリブロックＢＸからロードを実行する。つまり、テストモード有効化のときに内蔵のＣＰＵによってファームウエアのロードを許容するＴＥＳＴ＿ＦＷがイネーブルとされると、ロード元へのロード元信号ＣＥＺ＿ＦＷをアクティブとして、ロード元ブロックＢＸからロードを行う。また、本実施形態の構成以外に、シリアル転送やデバックモードといった手法によってファームウエアのロードを可能にしてもよい。

１０ ダイ
１１ チップ
１２ 電極
１３ 端子
１４ 動作モード指示端子
１５ 動作モード指示端子
１６ 電極
１７ 電極
１８ 電極
１９ 動作モード指示端子
２０ デコーダ
２１ マルチプレクサ
２２ オアゲート
３１〜３４ テストレジスタ
４１〜４３ テストレジスタ信号線
６０ コントローラ
Ｂ０〜Ｂ３ ブロック
ＢＸ ロード元ブロック

Claims (7)

1. テストモード指示データを受ける入力端子を有し、複数種のテストモードに対応する動作モードの信号を出力するデコーダと、
   外部からテストモード指示データが与えられるパッケージの動作モード指示端子と、
   前記入力端子に接続されたチップ上の電極と、
   前記動作モード指示端子と前記チップ上の電極中における少なくとも一部の電極との間が未結線状態とされている半導体装置において、
   前記デコーダの出力をイネーブルとする信号を保持可能なテストレジスタが備えられ、
   前記テストレジスタは、前記デコーダのイネーブルとする入力端子に信号線を介して接続されており、
   前記動作モード指示端子と、前記チップ上の電極中における前記デコーダのイネーブルとする入力端子に繋がる電極と、の間が未結線状態とされていることを特徴とする半導体装置。
2. オアゲートを更に備え、
   前記デコーダのイネーブルとする入力端子へ延びる信号線が、前記オアゲートの出力端子に接続され、前記テストレジスタから延びる信号線が前記オアゲートの一方の入力端子に接続されており、
   未結線状態の動作モード指示端子と対応するイネーブル信号の電極に一方の端が接続された信号線の、他方の端が、前記オアゲートの他方の入力端子に接続されていることを特徴とする請求項１に記載の半導体装置。
3. ロードするテスト時用ファームウエアと出荷製品用ファームウエアの切り換えの際に前記テストレジスタの内容が変更されることを特徴とする請求項１または２に記載の半導体装置。
4. 半導体装置は半導体メモリであり、複数のページが集まって構成されるブロックが複数設けられたものであり、
   所定の１ブロックにテスト時用ファームウエアが記憶されたロード元ブロックと、
   テスト時に、前記ロード元ブロックから他のブロックに前記テスト時用ファームウエアがロードするコントローラと、
   が備えられていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 外部からテストモード指示データを受けて、複数種のテストモードに対応する動作モードの信号を出力するデコーダと、外部からテストモード指示データが与えられるパッケージの動作モード指示端子と、前記動作モード指示端子と前記デコーダの複数の端子中における少なくとも一部の端子との間が未結線状態とされている半導体装置であって、外部に接続される回路テスト装置からのテストモード指示データを保持するテストレジスタと、前記テストレジスタと、前記デコーダの前記未結線状態の端子との間を接続するテストレジスタ信号線と、を具備する半導体装置のテスト方法において、
   テスト時用ファームウエアをロードしてテストを実行し、その後前記テスト時用ファームウエアから出荷製品用ファームウエアへ切り換えることを特徴とする半導体装置のテスト方法。
6. ロードするテスト時用ファームウエアと出荷製品用ファームウエアの切り換えの際に前記テストレジスタの内容を変更することを特徴とする請求項５に記載の半導体装置のテスト方法。
7. 半導体装置は半導体メモリであり、複数のページが集まって構成されるブロックが複数設けられたものであり、
   所定の１ブロックにテスト時用ファームウエアが記憶されたロード元ブロックを備え、
   テスト時に、前記ロード元ブロックから他のブロックに前記テスト時用ファームウエアがロードしてテストを行うことを特徴とする請求項５または６に記載の半導体装置のテスト方法。

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