JPH08125024A - オンチップｒａｍ試験システム - Google Patents
オンチップｒａｍ試験システムInfo
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- JPH08125024A JPH08125024A JP25370894A JP25370894A JPH08125024A JP H08125024 A JPH08125024 A JP H08125024A JP 25370894 A JP25370894 A JP 25370894A JP 25370894 A JP25370894 A JP 25370894A JP H08125024 A JPH08125024 A JP H08125024A
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Abstract
(57)【要約】
【目的】 本発明はＡＳＩＣに搭載するオンチップＲＡ
Ｍ試験システムに関し、システム開発時間を短縮するこ
とができるオンチップＲＡＭ試験システムを提供するこ
とを目的としている。 【構成】 各種回路とオンチップＲＡＭを含むＡＳＩＣ
内に、外部ＲＡＭと接続するための端子を設けて構成す
る。
Ｍ試験システムに関し、システム開発時間を短縮するこ
とができるオンチップＲＡＭ試験システムを提供するこ
とを目的としている。 【構成】 各種回路とオンチップＲＡＭを含むＡＳＩＣ
内に、外部ＲＡＭと接続するための端子を設けて構成す
る。
Description
【０００１】
【産業上の利用分野】本発明はＡＳＩＣに搭載するオン
チップＲＡＭ試験システムに関する。
チップＲＡＭ試験システムに関する。
【０００２】
【従来の技術】近年、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏ
ｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ
ｃｕｉｔ；特定用途向け半導体集積回路）が各種機器に
多用されるようになってきている。この種のＡＳＩＣで
は、ＲＡＭのオンチップ化（ＲＡＭをＡＳＩＣ内に搭載
すること）が可能であり、盛んに用いられている。しか
しながら、新しいプロセス等では、ＡＳＩＣ内のＲＡＭ
（以下、オンチップＲＡＭと言う）を設計する必要があ
るが、オンチップＲＡＭの設計に起因した不具合により
ＡＳＩＣ自体の動作が不良になる場合がある。このよう
な場合、オンチップＲＡＭの設計改良を行ない、再度プ
ロセス工程をやり直すため、システムの工程に大幅な影
響が出る。
ｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ
ｃｕｉｔ；特定用途向け半導体集積回路）が各種機器に
多用されるようになってきている。この種のＡＳＩＣで
は、ＲＡＭのオンチップ化（ＲＡＭをＡＳＩＣ内に搭載
すること）が可能であり、盛んに用いられている。しか
しながら、新しいプロセス等では、ＡＳＩＣ内のＲＡＭ
（以下、オンチップＲＡＭと言う）を設計する必要があ
るが、オンチップＲＡＭの設計に起因した不具合により
ＡＳＩＣ自体の動作が不良になる場合がある。このよう
な場合、オンチップＲＡＭの設計改良を行ない、再度プ
ロセス工程をやり直すため、システムの工程に大幅な影
響が出る。
【０００３】図６は従来のオンチップＲＡＭの開発工程
例を示すフローチャートである。先ずＡＳＩＣサンプル
を入手すると（Ｓ１）、入手したサンプルを評価する
（Ｓ２）。サンプル評価の内容としては、例えば、ＡＳ
ＩＣサンプルを一定のシーケンスで動作させ、サンプル
の内容をチェックする方法が用いられる。サンプル評価
の結果、オンチップＲＡＭの不具合が発覚すると（Ｓ
３）、製造／設計側の双方で不具合ＲＡＭの不具合原因
の調査を行なう（Ｓ４）。
例を示すフローチャートである。先ずＡＳＩＣサンプル
を入手すると（Ｓ１）、入手したサンプルを評価する
（Ｓ２）。サンプル評価の内容としては、例えば、ＡＳ
ＩＣサンプルを一定のシーケンスで動作させ、サンプル
の内容をチェックする方法が用いられる。サンプル評価
の結果、オンチップＲＡＭの不具合が発覚すると（Ｓ
３）、製造／設計側の双方で不具合ＲＡＭの不具合原因
の調査を行なう（Ｓ４）。
【０００４】不具合原因の調査結果に基づき、ＲＡＭの
再設計を行なう（Ｓ５）。ＲＡＭの再設計が終了する
と、ＡＳＩＣチップを製造する再プロセスに入る（Ｓ
６）。ＡＳＩＣチップが出来上がると、この改版サンプ
ルを入手し（Ｓ７）、サンプル評価を行なう（Ｓ８）。
再設計を行なう（Ｓ５）。ＲＡＭの再設計が終了する
と、ＡＳＩＣチップを製造する再プロセスに入る（Ｓ
６）。ＡＳＩＣチップが出来上がると、この改版サンプ
ルを入手し（Ｓ７）、サンプル評価を行なう（Ｓ８）。
【０００５】サンプル評価の結果、再び不具合が発生し
たら、ステップＳ４に戻り、同様のプロセスを繰り返
す。サンプル評価の結果、問題がなかった場合、ＡＳＩ
Ｃサンプルを装置内に組み込んで装置試験を行なう（Ｓ
９）。装置試験の結果、動作ＯＫであった場合には、装
置の出荷を行なう（Ｓ１０）。
たら、ステップＳ４に戻り、同様のプロセスを繰り返
す。サンプル評価の結果、問題がなかった場合、ＡＳＩ
Ｃサンプルを装置内に組み込んで装置試験を行なう（Ｓ
９）。装置試験の結果、動作ＯＫであった場合には、装
置の出荷を行なう（Ｓ１０）。
【０００６】ここで、ＡＳＩＣサンプル入手（Ｓ１）か
らＲＡＭ不具合発覚（Ｓ３）までの期間が約１カ月、製
造／設計側調査（Ｓ４）から改版サンプル入手（Ｓ７）
までの期間が約２〜３カ月、サンプル評価（Ｓ８）から
装置出荷（Ｓ１０）までの期間が約１〜２カ月である。
らＲＡＭ不具合発覚（Ｓ３）までの期間が約１カ月、製
造／設計側調査（Ｓ４）から改版サンプル入手（Ｓ７）
までの期間が約２〜３カ月、サンプル評価（Ｓ８）から
装置出荷（Ｓ１０）までの期間が約１〜２カ月である。
【０００７】
【発明が解決しようとする課題】前述した従来のオンチ
ップＲＡＭ開発工程では、オンチップＲＡＭが動作不具
合であった場合、再度設計しなおす必要がある。従っ
て、その間装置試験はできないことになり、システム開
発に多大の時間がかかってしまうという問題があった。
ップＲＡＭ開発工程では、オンチップＲＡＭが動作不具
合であった場合、再度設計しなおす必要がある。従っ
て、その間装置試験はできないことになり、システム開
発に多大の時間がかかってしまうという問題があった。
【０００８】本発明はこのような課題に鑑みてなされた
ものであって、システム開発時間を短縮することができ
るオンチップＲＡＭ試験システムを提供することを目的
としている。
ものであって、システム開発時間を短縮することができ
るオンチップＲＡＭ試験システムを提供することを目的
としている。
【０００９】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図において、１０はＡＳＩＣである。該
ＡＳＩＣ１０において、１はＡＳＩＣとして動作する各
種回路、２はＡＳＩＣ１０内に搭載されるオンチップＲ
ＡＭである。各種回路１はオンチップＲＡＭ２と接続さ
れ、各種回路１はオンチップＲＡＭを例えばデータ一時
保存用或いはワークＲＡＭとして用いて、ＡＳＩＣとし
て動作する。
ック図である。図において、１０はＡＳＩＣである。該
ＡＳＩＣ１０において、１はＡＳＩＣとして動作する各
種回路、２はＡＳＩＣ１０内に搭載されるオンチップＲ
ＡＭである。各種回路１はオンチップＲＡＭ２と接続さ
れ、各種回路１はオンチップＲＡＭを例えばデータ一時
保存用或いはワークＲＡＭとして用いて、ＡＳＩＣとし
て動作する。
【００１０】３は外部ＲＡＭ４と接続するためにＡＳＩ
Ｃ１０内に設けられた端子である。この端子は、オンチ
ップＲＡＭ２の端子と１対１に対応している。つまり、
オンチップＲＡＭ２の端子をそのまま引っ張り出してき
たものが、端子３である。
Ｃ１０内に設けられた端子である。この端子は、オンチ
ップＲＡＭ２の端子と１対１に対応している。つまり、
オンチップＲＡＭ２の端子をそのまま引っ張り出してき
たものが、端子３である。
【００１１】この場合において、前記オンチップＲＡＭ
２に不具合が見つかった時には、ＡＳＩＣチップをオン
チップＲＡＭ２を含まないＡＳＩＣチップに取り替え、
前記端子３を介してＡＳＩＣ内の各種回路１と外部ＲＡ
Ｍ４とを接続し、装置試験を行なうことがシステム開発
工程を短縮する上で好ましい。
２に不具合が見つかった時には、ＡＳＩＣチップをオン
チップＲＡＭ２を含まないＡＳＩＣチップに取り替え、
前記端子３を介してＡＳＩＣ内の各種回路１と外部ＲＡ
Ｍ４とを接続し、装置試験を行なうことがシステム開発
工程を短縮する上で好ましい。
【００１２】更に、前記装置試験と並行してオンチップ
ＲＡＭ２の再設計をやり直すことにより、システム開発
時間を短縮することが好ましい。
ＲＡＭ２の再設計をやり直すことにより、システム開発
時間を短縮することが好ましい。
【００１３】
【作用】ＡＳＩＣ１０に外部ＲＡＭ４と接続するための
端子３を設けておけば、オンチップＲＡＭ２に不具合が
発生した場合でも、端子３と外部ＲＡＭ４と接続するこ
とで、装置としての試験は続行することができる。従っ
て、システム開発時間を短縮することができる。
端子３を設けておけば、オンチップＲＡＭ２に不具合が
発生した場合でも、端子３と外部ＲＡＭ４と接続するこ
とで、装置としての試験は続行することができる。従っ
て、システム開発時間を短縮することができる。
【００１４】この場合において、前記オンチップＲＡＭ
２に不具合が見つかった時には、ＡＳＩＣチップをオン
チップＲＡＭ２を含まないＡＳＩＣチップに取り替え、
前記端子３を介してＡＳＩＣ内の各種回路１と外部ＲＡ
Ｍ４とを接続すれば、装置試験を行なうことができるの
で、システム開発時間を短縮することができる。
２に不具合が見つかった時には、ＡＳＩＣチップをオン
チップＲＡＭ２を含まないＡＳＩＣチップに取り替え、
前記端子３を介してＡＳＩＣ内の各種回路１と外部ＲＡ
Ｍ４とを接続すれば、装置試験を行なうことができるの
で、システム開発時間を短縮することができる。
【００１５】更に、前記装置試験と並行してオンチップ
ＲＡＭ２の再設計をやり直すことにより、システム開発
時間を短縮することができる。
ＲＡＭ２の再設計をやり直すことにより、システム開発
時間を短縮することができる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図２は本発明の一実施例を示す構成ブロッ
ク図である。図１と同一のものは、同一の符号を付して
示す。ＡＳＩＣ１０において、１ａはデータを受けてデ
ータ処理を行なうデータ処理回路、１ｂはオンチップＲ
ＡＭ２のアドレス端子ＡＤにアドレスを与えるアドレス
発生回路、１ｃは各種データを発生するデータ発生回
路、１ｄはオンチップＲＡＭ２の読み出し制御を行なう
読出制御回路で、オンチップＲＡＭ２のリードイネーブ
ル端子ＲＥに接続されている。１ｅはオンチップＲＡＭ
２の書き込み制御を行なう書込制御回路で、オンチップ
ＲＡＭ２のライトイネーブル端子ＷＥに接続されてい
る。これら、データ処理回路１ａ，アドレス発生回路１
ｂ，データ発生回路１ｃ，読出制御回路１ｄ及び書込制
御回路１ｅは図１の各種回路１を構成している。
に説明する。図２は本発明の一実施例を示す構成ブロッ
ク図である。図１と同一のものは、同一の符号を付して
示す。ＡＳＩＣ１０において、１ａはデータを受けてデ
ータ処理を行なうデータ処理回路、１ｂはオンチップＲ
ＡＭ２のアドレス端子ＡＤにアドレスを与えるアドレス
発生回路、１ｃは各種データを発生するデータ発生回
路、１ｄはオンチップＲＡＭ２の読み出し制御を行なう
読出制御回路で、オンチップＲＡＭ２のリードイネーブ
ル端子ＲＥに接続されている。１ｅはオンチップＲＡＭ
２の書き込み制御を行なう書込制御回路で、オンチップ
ＲＡＭ２のライトイネーブル端子ＷＥに接続されてい
る。これら、データ処理回路１ａ，アドレス発生回路１
ｂ，データ発生回路１ｃ，読出制御回路１ｄ及び書込制
御回路１ｅは図１の各種回路１を構成している。
【００１７】Ａ〜Ｆは図１の端子３を構成しており、外
部ＲＡＭ４と接続する端子である。端子Ａには選択信号
が入力され、端子Ｂには外部ＲＡＭ４からの出力データ
が入力され、端子Ｃは外部ＲＡＭ４にアドレスを与え、
端子Ｄは外部ＲＡＭ４に入力データを与え、端子Ｅは外
部ＲＡＭ４に書き込み信号を与え、端子Ｆは外部ＲＡＭ
４に読み出し信号を与える。即ち、端子Ｃ〜Ｆには、オ
ンチップＲＡＭ２に与えるものと同じ信号がアドレス発
生回路１ａ，データ発生回路１ｃ読出制御回路１ｄ及び
書込制御回路１ｅからそれぞれ与えられている。
部ＲＡＭ４と接続する端子である。端子Ａには選択信号
が入力され、端子Ｂには外部ＲＡＭ４からの出力データ
が入力され、端子Ｃは外部ＲＡＭ４にアドレスを与え、
端子Ｄは外部ＲＡＭ４に入力データを与え、端子Ｅは外
部ＲＡＭ４に書き込み信号を与え、端子Ｆは外部ＲＡＭ
４に読み出し信号を与える。即ち、端子Ｃ〜Ｆには、オ
ンチップＲＡＭ２に与えるものと同じ信号がアドレス発
生回路１ａ，データ発生回路１ｃ読出制御回路１ｄ及び
書込制御回路１ｅからそれぞれ与えられている。
【００１８】５はオンチップＲＡＭ２の出力データ及び
外部ＲＡＭ４の出力データを受けて、いずれか一方を選
択する選択回路である。この選択回路５は、端子Ａから
の選択信号により切替え制御される。端子Ａにはプルア
ップ抵抗６が接続されている。そして、端子Ａに入る信
号が“１”レベルの時には、オンチップＲＡＭ２の出力
データが選択されてデータ処理回路１ａに入り、端子Ａ
に入る信号が“０”レベルの時には外部ＲＡＭ４の出力
データが選択されてデータ処理回路１ａに入るようにな
っている。このように構成されたシステムの動作を説明
すれば、以下のとおりである。
外部ＲＡＭ４の出力データを受けて、いずれか一方を選
択する選択回路である。この選択回路５は、端子Ａから
の選択信号により切替え制御される。端子Ａにはプルア
ップ抵抗６が接続されている。そして、端子Ａに入る信
号が“１”レベルの時には、オンチップＲＡＭ２の出力
データが選択されてデータ処理回路１ａに入り、端子Ａ
に入る信号が“０”レベルの時には外部ＲＡＭ４の出力
データが選択されてデータ処理回路１ａに入るようにな
っている。このように構成されたシステムの動作を説明
すれば、以下のとおりである。
【００１９】（オンチップＲＡＭを使用する場合）選択
信号Ａに“１”レベルを入力すると、選択回路５はオン
チップＲＡＭ２の出力データを選択するようになる。こ
の時、端子Ａ〜Ｆは外部ＲＡＭ４と接続されていない。
オンチップＲＡＭ２にデータを書き込む時には、書込制
御回路１ｅからオンチップＲＡＭ２のＷＥ端子に制御信
号を入力し、オンチップＲＡＭ２を書き込みモードに設
定する。この時、データ発生回路１ｃから発生されるデ
ータは、オンチップＲＡＭ２のデータ入力端子ＤＩに入
り、アドレス発生回路１ｂから出力されるアドレスで指
定される番地に書き込まれる。
信号Ａに“１”レベルを入力すると、選択回路５はオン
チップＲＡＭ２の出力データを選択するようになる。こ
の時、端子Ａ〜Ｆは外部ＲＡＭ４と接続されていない。
オンチップＲＡＭ２にデータを書き込む時には、書込制
御回路１ｅからオンチップＲＡＭ２のＷＥ端子に制御信
号を入力し、オンチップＲＡＭ２を書き込みモードに設
定する。この時、データ発生回路１ｃから発生されるデ
ータは、オンチップＲＡＭ２のデータ入力端子ＤＩに入
り、アドレス発生回路１ｂから出力されるアドレスで指
定される番地に書き込まれる。
【００２０】オンチップＲＡＭ２からデータを読み出す
時には、読出制御回路１ｄからオンチップＲＡＭ２のＲ
Ｅ端子に制御信号を入力し、オンチップＲＡＭ２を読み
出しモードに設定する。この時、オンチップＲＡＭ２に
記憶されているデータは、アドレス発生回路１ｂの出力
で指定される番地に記憶されているデータが、オンチッ
プＲＡＭ２のデータ出力端子ＤＯから出力され、選択回
路５に入る。選択回路５から出力されたデータは、デー
タ処理回路１ａに入り、所定のデータ処理が行われる。
時には、読出制御回路１ｄからオンチップＲＡＭ２のＲ
Ｅ端子に制御信号を入力し、オンチップＲＡＭ２を読み
出しモードに設定する。この時、オンチップＲＡＭ２に
記憶されているデータは、アドレス発生回路１ｂの出力
で指定される番地に記憶されているデータが、オンチッ
プＲＡＭ２のデータ出力端子ＤＯから出力され、選択回
路５に入る。選択回路５から出力されたデータは、デー
タ処理回路１ａに入り、所定のデータ処理が行われる。
【００２１】（外部ＲＡＭを使用する場合）選択信号Ａ
に“０”レベルを入力すると、選択回路５は外部ＲＡＭ
４の出力データを選択するようになる。この時、端子Ａ
〜Ｆは外部ＲＡＭ４と接続されている。また、オンチッ
プＲＡＭ２はＡＳＩＣ１０に搭載されていても、搭載さ
れていなくてもよい。外部ＲＡＭ４にデータを書き込む
時には、書込制御回路１ｅから外部ＲＡＭ４に制御信号
を入力し、外部ＲＡＭ４を書き込みモードに設定する。
この時、データ発生回路１ｃから発生されるデータは、
外部ＲＡＭ４のデータ入力端子に入り、アドレス発生回
路１ｂから出力されるアドレスで指定される番地に書き
込まれる。
に“０”レベルを入力すると、選択回路５は外部ＲＡＭ
４の出力データを選択するようになる。この時、端子Ａ
〜Ｆは外部ＲＡＭ４と接続されている。また、オンチッ
プＲＡＭ２はＡＳＩＣ１０に搭載されていても、搭載さ
れていなくてもよい。外部ＲＡＭ４にデータを書き込む
時には、書込制御回路１ｅから外部ＲＡＭ４に制御信号
を入力し、外部ＲＡＭ４を書き込みモードに設定する。
この時、データ発生回路１ｃから発生されるデータは、
外部ＲＡＭ４のデータ入力端子に入り、アドレス発生回
路１ｂから出力されるアドレスで指定される番地に書き
込まれる。
【００２２】外部ＲＡＭ４からデータを読み出す時に
は、読出制御回路１ｄから外部ＲＡＭ４に制御信号を入
力し、外部ＲＡＭ４を読み出しモードに設定する。この
時、外部ＲＡＭ４に記憶されているデータは、アドレス
発生回路１ｂの出力で指定される番地に記憶されている
データが、外部ＲＡＭ４のデータ出力端子から出力さ
れ、選択回路５に入る。選択回路５から出力されたデー
タは、データ処理回路１ａに入り、所定のデータ処理が
行われる。
は、読出制御回路１ｄから外部ＲＡＭ４に制御信号を入
力し、外部ＲＡＭ４を読み出しモードに設定する。この
時、外部ＲＡＭ４に記憶されているデータは、アドレス
発生回路１ｂの出力で指定される番地に記憶されている
データが、外部ＲＡＭ４のデータ出力端子から出力さ
れ、選択回路５に入る。選択回路５から出力されたデー
タは、データ処理回路１ａに入り、所定のデータ処理が
行われる。
【００２３】図３は通常時と試験時のパッケージ例を示
す図である。（ａ）が通常時、（ｂ）が試験時をそれぞ
れ示す。（ａ）に示す通常時には、ＡＳＩＣチップ１０
ａ内にはオンチップＲＡＭが搭載されており、各種回路
はオンチップＲＡＭで動作している。端子Ａ〜Ｆはボン
ディングパッドでできている。外部ＲＡＭと接続するた
めのワイヤボンディングはなされておらず、オープン
（解放）である。
す図である。（ａ）が通常時、（ｂ）が試験時をそれぞ
れ示す。（ａ）に示す通常時には、ＡＳＩＣチップ１０
ａ内にはオンチップＲＡＭが搭載されており、各種回路
はオンチップＲＡＭで動作している。端子Ａ〜Ｆはボン
ディングパッドでできている。外部ＲＡＭと接続するた
めのワイヤボンディングはなされておらず、オープン
（解放）である。
【００２４】（ｂ）に示す試験時には、ＡＳＩＣチップ
１０ａ内にはオンチップＲＡＭは搭載されておらず、例
え搭載されていてもその動作は正常ではない。従って、
この場合にはボンディングパッドからワイヤボンディン
グにより、外部ＲＡＭと接続するための信号線を接続す
る。
１０ａ内にはオンチップＲＡＭは搭載されておらず、例
え搭載されていてもその動作は正常ではない。従って、
この場合にはボンディングパッドからワイヤボンディン
グにより、外部ＲＡＭと接続するための信号線を接続す
る。
【００２５】図４は本発明の実施例の接続例を示すブロ
ック図である。図２と同一のものは、同一の符号を付し
て示す。図では、ＡＳＩＣ１０内の回路のうち、各種回
路１と選択回路５は図示されていないが、図２に示す回
路と同じである。オンチップＲＡＭ２と外部ＲＡＭ４は
同一の機能を持っている。従って、アドレス端子ＡＤ，
データ入力端子ＤＩ，データ出力端子ＤＯ，ライトイネ
ーブル端子ＷＥ及びリードイネーブル端子ＲＥは共通で
ある。これら端子の内、ＡＤ，ＤＩ，ＷＥ及びＲＥは共
通接続されている。しかしながら、出力データ端子ＤＯ
は共通接続すると双方の出力データがバス上で衝突して
しまうので、選択回路５（図２参照）を介していずれか
一方の出力データをデータ処理回路１ａ（図２参照）に
与えるようになっている。
ック図である。図２と同一のものは、同一の符号を付し
て示す。図では、ＡＳＩＣ１０内の回路のうち、各種回
路１と選択回路５は図示されていないが、図２に示す回
路と同じである。オンチップＲＡＭ２と外部ＲＡＭ４は
同一の機能を持っている。従って、アドレス端子ＡＤ，
データ入力端子ＤＩ，データ出力端子ＤＯ，ライトイネ
ーブル端子ＷＥ及びリードイネーブル端子ＲＥは共通で
ある。これら端子の内、ＡＤ，ＤＩ，ＷＥ及びＲＥは共
通接続されている。しかしながら、出力データ端子ＤＯ
は共通接続すると双方の出力データがバス上で衝突して
しまうので、選択回路５（図２参照）を介していずれか
一方の出力データをデータ処理回路１ａ（図２参照）に
与えるようになっている。
【００２６】外部ＲＡＭ４のＡＤ端子には、外部ＲＡＭ
アドレスが与えられ、データ入力端子ＤＩには外部ＲＡ
Ｍ入力データが与えられ、ライトイネーブル端子ＷＥに
は外部ＲＡＭ書込信号が与えられ、リードイネーブル端
子ＲＥには外部ＲＡＭ読出信号が与えられている。一
方、データ出力端子ＤＯからは、外部ＲＡＭ出力データ
が出力され、ＡＳＩＣ１０内に取り込まれ、選択回路５
（図２参照）に入力されている。
アドレスが与えられ、データ入力端子ＤＩには外部ＲＡ
Ｍ入力データが与えられ、ライトイネーブル端子ＷＥに
は外部ＲＡＭ書込信号が与えられ、リードイネーブル端
子ＲＥには外部ＲＡＭ読出信号が与えられている。一
方、データ出力端子ＤＯからは、外部ＲＡＭ出力データ
が出力され、ＡＳＩＣ１０内に取り込まれ、選択回路５
（図２参照）に入力されている。
【００２７】選択信号はグラウンド（ＧＮＤ）に接地さ
れており、選択信号は“０”レベルである。選択信号が
“０”レベルの場合は、前述したように、外部ＲＡＭ４
の出力データが選択回路５で選択され、データ処理回路
１ａ（図２参照）に与えられるようになっている。外部
ＲＡＭ４が選択されている状態では、オンチップＲＡＭ
２が搭載されていても、搭載されていなくてもかまわな
い。搭載されている場合、前述したように、出力データ
が衝突するので、選択回路５でオンチップＲＡＭ２及び
外部ＲＡＭ４のいずれか一方を選択するようになってい
る。
れており、選択信号は“０”レベルである。選択信号が
“０”レベルの場合は、前述したように、外部ＲＡＭ４
の出力データが選択回路５で選択され、データ処理回路
１ａ（図２参照）に与えられるようになっている。外部
ＲＡＭ４が選択されている状態では、オンチップＲＡＭ
２が搭載されていても、搭載されていなくてもかまわな
い。搭載されている場合、前述したように、出力データ
が衝突するので、選択回路５でオンチップＲＡＭ２及び
外部ＲＡＭ４のいずれか一方を選択するようになってい
る。
【００２８】なお、この場合において、オンチップＲＡ
Ｍ２及び／又は外部ＲＡＭ４はＩＣソケットを介して装
着できるようにしておけば、取り外しが自由であり、好
ましい。
Ｍ２及び／又は外部ＲＡＭ４はＩＣソケットを介して装
着できるようにしておけば、取り外しが自由であり、好
ましい。
【００２９】図５は本発明のオンチップＲＡＭ開発工程
例を示すフローチャートである。先ずＡＳＩＣサンプル
を入手すると（Ｓ１）、入手したサンプルを評価する
（Ｓ２）。サンプル評価の結果、オンチップＲＡＭの不
具合が発覚すると（Ｓ３）、工程は２つに分かれる。つ
まり、オンチップＲＡＭの再設計を行なう工程（工程
１）と、オンチップＲＡＭを外部ＲＡＭで置換して装置
としての試験を行なう工程（工程２）である。
例を示すフローチャートである。先ずＡＳＩＣサンプル
を入手すると（Ｓ１）、入手したサンプルを評価する
（Ｓ２）。サンプル評価の結果、オンチップＲＡＭの不
具合が発覚すると（Ｓ３）、工程は２つに分かれる。つ
まり、オンチップＲＡＭの再設計を行なう工程（工程
１）と、オンチップＲＡＭを外部ＲＡＭで置換して装置
としての試験を行なう工程（工程２）である。
【００３０】 工程１ オンチップＲＡＭに不具合があったので、該オンチップ
ＲＡＭを設計しなおす必要がある。先ず、製造／設計側
の双方で不具合ＲＡＭの不具合原因の調査を行なう（Ｓ
４）。不具合原因の調査結果に基づき、ＲＡＭの再設計
を行なう（Ｓ５）。ＲＡＭの再設計が終了すると、ＡＳ
ＩＣチップを製造する再プロセスに入る（Ｓ６）。ＡＳ
ＩＣチップが出来上がると、この改版サンプルを入手し
（Ｓ７）、サンプル評価を行なう。サンプル評価の結
果、不具合が見つかった場合はステップＳ４に戻り、プ
ロセス設計をやり直す必要がある。
ＲＡＭを設計しなおす必要がある。先ず、製造／設計側
の双方で不具合ＲＡＭの不具合原因の調査を行なう（Ｓ
４）。不具合原因の調査結果に基づき、ＲＡＭの再設計
を行なう（Ｓ５）。ＲＡＭの再設計が終了すると、ＡＳ
ＩＣチップを製造する再プロセスに入る（Ｓ６）。ＡＳ
ＩＣチップが出来上がると、この改版サンプルを入手し
（Ｓ７）、サンプル評価を行なう。サンプル評価の結
果、不具合が見つかった場合はステップＳ４に戻り、プ
ロセス設計をやり直す必要がある。
【００３１】 工程２ ここでは、オンチップＲＡＭの代わりに外部ＲＡＭを用
いて装置としての試験を行なう。先ず、外部ＲＡＭに切
替え（Ｓ８）、切替サンプル（オンチップＲＡＭを除い
たＡＳＩＣ）を入手する（Ｓ９）。そして、当該サンプ
ルを評価する（Ｓ１０）。サンプル評価試験の回路は、
図４に示す通りである。サンプル評価の結果、問題がな
かった時には、当該ＡＳＩＣサンプルを装置に組み込
み、装置試験を行なう（Ｓ１１）。
いて装置としての試験を行なう。先ず、外部ＲＡＭに切
替え（Ｓ８）、切替サンプル（オンチップＲＡＭを除い
たＡＳＩＣ）を入手する（Ｓ９）。そして、当該サンプ
ルを評価する（Ｓ１０）。サンプル評価試験の回路は、
図４に示す通りである。サンプル評価の結果、問題がな
かった時には、当該ＡＳＩＣサンプルを装置に組み込
み、装置試験を行なう（Ｓ１１）。
【００３２】ステップＳ７で入手した改版オンチップＲ
ＡＭが動作正常となり、一方、ステップＳ１１での装置
試験が動作正常であったら、オンチップＲＡＭを搭載す
るＡＳＩＣを装置に組み込んで装置を出荷する（Ｓ１
２）。
ＡＭが動作正常となり、一方、ステップＳ１１での装置
試験が動作正常であったら、オンチップＲＡＭを搭載す
るＡＳＩＣを装置に組み込んで装置を出荷する（Ｓ１
２）。
【００３３】前述した工程１と工程２は、図に示すよう
に並行して実行される。ここで、ＡＳＩＣサンプル入手
（Ｓ１）からＲＡＭ不具合発覚（Ｓ３）までの期間が約
１カ月、製造／設計側調査（Ｓ４）から改版サンプル入
手（Ｓ７）までの期間が約２カ月〜３カ月、外部ＲＡＭ
切替（Ｓ８）から装置試験（Ｓ１１）までの期間が約２
カ月である。工程１と工程２が並行して実行される結
果、図６に示す従来工程に比較してＡＳＩＣ開発工程が
約２カ月短縮されることになる。
に並行して実行される。ここで、ＡＳＩＣサンプル入手
（Ｓ１）からＲＡＭ不具合発覚（Ｓ３）までの期間が約
１カ月、製造／設計側調査（Ｓ４）から改版サンプル入
手（Ｓ７）までの期間が約２カ月〜３カ月、外部ＲＡＭ
切替（Ｓ８）から装置試験（Ｓ１１）までの期間が約２
カ月である。工程１と工程２が並行して実行される結
果、図６に示す従来工程に比較してＡＳＩＣ開発工程が
約２カ月短縮されることになる。
【００３４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、各種回路とオンチップＲＡＭを含むＡＳＩＣ内
に、外部ＲＡＭと接続するための端子を設けることによ
り、オンチップＲＡＭのプロセス再設計工程とは別に外
部ＲＡＭを用いてＡＳＩＣサンプルを評価試験できるの
で、システム開発時間を短縮することができる。
よれば、各種回路とオンチップＲＡＭを含むＡＳＩＣ内
に、外部ＲＡＭと接続するための端子を設けることによ
り、オンチップＲＡＭのプロセス再設計工程とは別に外
部ＲＡＭを用いてＡＳＩＣサンプルを評価試験できるの
で、システム開発時間を短縮することができる。
【００３５】この場合において、前記オンチップＲＡＭ
に不具合が見つかった時には、ＡＳＩＣチップをオンチ
ップＲＡＭを含まないＡＳＩＣチップに取り替え、前記
端子を介してＡＳＩＣ内の各種回路と外部ＲＡＭとを接
続し、装置試験を行なうことにより、オンチップＲＡＭ
を含まないＡＳＩＣチップの評価試験を行なうことがで
きる。
に不具合が見つかった時には、ＡＳＩＣチップをオンチ
ップＲＡＭを含まないＡＳＩＣチップに取り替え、前記
端子を介してＡＳＩＣ内の各種回路と外部ＲＡＭとを接
続し、装置試験を行なうことにより、オンチップＲＡＭ
を含まないＡＳＩＣチップの評価試験を行なうことがで
きる。
【００３６】更に、前記装置試験と並行してオンチップ
ＲＡＭの再設計をやり直すことにより、装置試験が終了
した装置に、再設計されたオンチップＲＡＭ搭載のＡＳ
ＩＣを組み込むことにより、システム開発工程を短縮す
ることができる。
ＲＡＭの再設計をやり直すことにより、装置試験が終了
した装置に、再設計されたオンチップＲＡＭ搭載のＡＳ
ＩＣを組み込むことにより、システム開発工程を短縮す
ることができる。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図３】通常時と試験時のパッケージ例を示す図であ
る。
る。
【図４】本発明の実施例の接続例を示すブロック図であ
る。
る。
【図５】本発明のオンチップＲＡＭ開発工程例を示すフ
ローチャートである。
ローチャートである。
【図６】従来のオンチップＲＡＭ開発工程例を示すフロ
ーチャートである。
ーチャートである。
１ 各種回路 ２ オンチップＲＡＭ ３ 端子 ４ 外部ＲＡＭ １０ ＡＳＩＣ
Claims (3)
- 【請求項１】 各種回路とオンチップＲＡＭを含むＡＳ
ＩＣ内に、外部ＲＡＭと接続するための端子を設けたこ
とを特徴とするオンチップＲＡＭ試験システム。 - 【請求項２】 前記オンチップＲＡＭに不具合が見つか
った時には、ＡＳＩＣチップをオンチップＲＡＭを含ま
ないＡＳＩＣチップに取り替え、前記端子を介してＡＳ
ＩＣ内の各種回路と外部ＲＡＭとを接続し、装置試験を
行なうことを特徴とする請求項１記載のオンチップＲＡ
Ｍ試験システム。 - 【請求項３】 前記装置試験と並行してオンチップＲＡ
Ｍの再設計をやり直すことにより、システム開発工程を
短縮することを特徴とする請求項２記載のオンチップＲ
ＡＭ試験システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25370894A JPH08125024A (ja) | 1994-10-19 | 1994-10-19 | オンチップｒａｍ試験システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25370894A JPH08125024A (ja) | 1994-10-19 | 1994-10-19 | オンチップｒａｍ試験システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125024A true JPH08125024A (ja) | 1996-05-17 |
Family
ID=17255050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25370894A Withdrawn JPH08125024A (ja) | 1994-10-19 | 1994-10-19 | オンチップｒａｍ試験システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125024A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000008479A1 (de) * | 1998-08-03 | 2000-02-17 | Siemens Aktiengesellschaft | Integrierte schaltung mit eingebautem baugruppentest |
| US7197731B2 (en) | 2001-03-26 | 2007-03-27 | Kabushiki Kaisha Toshiba | Virtual component having a detachable verification-supporting circuit, a method of verifying the same, and a method of manufacturing an integrated circuit |
| JPWO2021255930A1 (ja) * | 2020-06-19 | 2021-12-23 |
-
1994
- 1994-10-19 JP JP25370894A patent/JPH08125024A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000008479A1 (de) * | 1998-08-03 | 2000-02-17 | Siemens Aktiengesellschaft | Integrierte schaltung mit eingebautem baugruppentest |
| US7197731B2 (en) | 2001-03-26 | 2007-03-27 | Kabushiki Kaisha Toshiba | Virtual component having a detachable verification-supporting circuit, a method of verifying the same, and a method of manufacturing an integrated circuit |
| JPWO2021255930A1 (ja) * | 2020-06-19 | 2021-12-23 | ||
| WO2021255930A1 (ja) * | 2020-06-19 | 2021-12-23 | 日立Ａｓｔｅｍｏ阪神株式会社 | 内燃機関用点火装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |