JPH086863A - メモリ試験方法並びに試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 小さいデータ量でメモリＩＣ等のデータ信号
およびアドレス信号の故障検出および故障箇所の特定を
可能とし、試験時間や試験コストを減少させることを目
的とする。 【構成】 予めアドレスバスの全てのビットが同信号電
位レベルであるアドレスに任意のデータを書き込んでお
き、アドレスバスの１ビットのみの信号電位レベルを変
化したアドレスに前記任意のデータと異なるデータを書
き込んだ後、アドレスバスの全てのビットが同信号電位
レベルであるアドレスからデータを読み出し、この読み
出したデータとアドレスバスの全てのビットが同信号電
位レベルであるアドレスに書き込んだデータを比較す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子機器に用いられるメ
モリＩＣ等の試験装置および試験方法に関するものであ
り、特にアドレスバスの故障検出を可能とした試験装置
および試験方法に関するものである。

【０００２】

【従来の技術】従来、メモリＩＣ等の試験方法として
は、任意のアドレスに試験用のデータを書き込み、その
後そのアドレスからデータを読み出して、書き込みデー
タと読みだしデータを比較する方法が一般的であった。
また、全てのメモリ領域に対しデータを書き込み、その
後読み出し、書き込みデータと読みだしデータを比較す
るという方法が用いられてきた。

【０００３】従来の試験方法として以下に具体例として
特開平４−３０４５３０号公報に記載の技術を挙げて説
明する。図１６は従来技術の装置構成を示す図である。
同図において２１はＣＰＵ、２２はこのＣＰＵ２１に直
接接続されたＲＯＭ、２３はバッファ２４，２５を介し
てＣＰＵ２１に接続された周辺回路であるＲＡＭ２３、
２８はアドレスバス、２７，２９はデータバスである。
この例では図１７、１８に示すアルゴリズムの診断プロ
グラムをＲＯＭ２２に搭載し、実行する。図１６のＲＡ
Ｍ２３のアドレスはＡ０〜Ａ１５の１６ビットとする。

【０００４】図１７，図１８を用いて動作を説明する。
ＲＡＭ２３に最終アドレスをセットして（ステップ２０
１）、チェック用データ（０ＡＡｈ）を書き込み（ステ
ップ２０２）、以後アドレスをデクリメントとしながら
ＲＡＭ２３の開始アドレスまで、３個のチェック用デー
タ（ＡＡｈ，５５ｈ，３Ｃｈ）を５５ｈ→３Ｃｈ→ＡＡ
ｈ→と順番に繰り返し書き込む（ステップ２０３〜２１
０）。このようにしてＲＡＭ２３の全領域に対し書き込
みを行った後、今度は上記とは逆方向にＲＡＭ２３のア
ドレスをインクリメントしながら先の書き込みデータを
読みだし、この各データが先に書き込んだデータどおり
であることを確認する（ステップ２１１〜２２２）。そ
してこの確認の結果、書き込みデータと読みだしデータ
が全て一致した場合は、正常に終了し（ステップ２２
３）、ＲＡＭ２３は正常であると判定される。

【０００５】図１９はＲＡＭ２３内のデータの書き込み
状態の例を示す。前記ステップ２０１〜２１０の手順に
よって正常な場合には図１９（ａ）のように書き込まれ
る。

【０００６】しかし、例えばアドレス線Ａ１４がグラン
ドとショートしていた場合、アドレス００００ｈ〜３Ｆ
ＦＦｈ、８０００ｈ〜ＢＦＦＦｈでは正常なアドレスに
書き込めるが、Ａ１４が強制的にＬとなるため、アドレ
ス４０００ｈ〜７ＦＦＦｈへの書き込みデータはアドレ
ス００００ｈ〜３ＦＦＦｈに、アドレスＣ０００ｈ〜Ｆ
ＦＦＦｈへの書き込みデータはアドレス８０００ｈ〜Ｂ
ＦＦＦｈに書き込まれる。しかしアドレスが２進数であ
るのに対し、書き込みデータは３種類であるため、アド
レス００００ｈに書かれるべきデータとアドレス４００
０ｈに書かれるべきデータは同一ではない。ここでは最
終アドレスよりデータの書き込みを開始しているので先
に書かれたはずのデータ（図１９（ａ））は先ず図１９
（ｂ）のように８０００ｈ〜ＢＦＦＦｈに書き込まれ、
この書き込みデータはさらにアドレス８０００ｈ〜ＢＦ
ＦＦｈに本来書き込まれるデータによって上書きされ、
最終的に図１９（ｃ）に示すデータ配置になる。従っ
て、比較を行ったとき、アドレス４０００ｈのデータは
アドレス００００ｈより読み出され、そのデータは３Ｃ
ｈではなくＡＡｈである。このときＣＰＵから見たデー
タの配置は図１９（ｄ）となる。

【０００７】これにより異常と判断され、図１８のステ
ップ２２４〜２３１のフローに従い処理される。アドレ
ス４０００ｈで異常を発生したため、このアドレスをレ
ジスタに入れ（ステップ２２５）、このレジスタを左シ
フトして（ステップ２２６）、キャリイの有無を調べ
（ステップ２２７）、キャリイがなければ（分岐Ｎ
Ｏ）、カウンタＣをデクリメントし（ステップ２２
７）、カウンタＣの値が負かどうか調べ（ステップ２２
９）、再びステップ２２６に戻り、以上のシフト操作を
繰り返す。この場合２回目のシフトでキャリイが発生す
るので、このときのカウンタＣの内容は１４となる。こ
のようにしてアドレスビットＡ１４の故障を検出する。

【０００８】

【発明が解決しようとする課題】電子機器などに用いら
れるメモリＩＣは、通常半導体素子に信号入出力のため
のリード線等が接続された後でパッケージに封止され、
さらにプリント基板などの配線板に実装される。一般に
メモリ素子自体の機能については前工程での試験が行わ
れているので、パッケージ状態またはプリント基板実装
後の試験においてはメモリ素子そのものに対する試験の
ように全てのメモリアドレスに対して試験を行う必要は
必ずしもない。しかし、上述した従来の試験方法では全
てのアドレスに試験用のデータを書き込んで読み出すと
いう方法を取るので、試験データ量が大きく大容量のメ
モリを組み込んだ機器に対しては試験が困難であった。
さらにアドレス信号の故障は従来行われているような、
あるアドレスにデータを書き込んでそれを読み出すとい
う方法では、たとえ当該アドレスに故障があり正しいア
ドレスに書き込みが出来なくても、読みだし時にも同じ
誤ったアドレスからのデータを読むので、正常動作と区
別することが出来ない。アドレス信号の故障を検出する
ためには上述した従来技術の方法などがあるが、データ
量が大きくなり、試験時間や試験コストが大きいという
問題点があった。

【０００９】この発明は、以上のような問題点を解決す
るためになされたもので、小さいデータ量でメモリＩＣ
等のデータ信号およびアドレス信号の故障検出および故
障箇所の特定を可能とし、試験時間や試験コストを減少
させることを目的とする。

【００１０】

【課題を解決するための手段】請求項１のメモリ試験方
法は、予めアドレスバスの全てのビットが同信号電位レ
ベルであるアドレスに任意のデータを書き込んでおき、
アドレスバスの１ビットのみの信号電位レベルを変化し
たアドレスに前記任意のデータと異なるデータを書き込
んだ後、アドレスバスの全てのビットが同信号電位レベ
ルであるアドレスからデータを読み出し、この読み出し
たデータとアドレスバスの全てのビットが同信号電位レ
ベルであるアドレスに書き込んだデータを比較すること
を特徴とするものである。

【００１１】請求項２のメモリ試験方法は、予めアドレ
スバスの全てのビットが同信号電位レベルであるアドレ
スに任意のデータを書き込んでおき、アドレスバスの１
ビットのみの信号電位レベルを変化したアドレスに前記
任意のデータに対し各ビットの信号電位レベルを反転し
たデータを書き込んだ後、アドレスバスの全てのビット
が同信号電位レベルであるアドレスからデータを読み出
し、この読み出したデータとアドレスバスの全てのビッ
トが同信号電位レベルであるアドレスに書き込んだデー
タを比較することを特徴とするものである。

【００１２】請求項３のメモリ試験方法は、予めアドレ
スバスの全てのビットが同信号電位レベルであるアドレ
スに全てのデータビットが同信号電位レベルであるアド
レスバスの同信号電位レベルとは異なる信号電位レベル
であるデータを書き込んでおき、アドレスバスの１ビッ
トのみの信号電位レベルを変化したアドレスに前記デー
タと全てのデータビットが異なるデータを書き込んだ
後、アドレスバスの全てのビットが同信号電位レベルで
あるアドレスからデータを読み出し、この読み出したデ
ータとアドレスバスの全てのビットが同信号電位レベル
であるアドレスに書き込んだデータを比較することを特
徴とするものである。

【００１３】請求項４のメモリ試験方法は、請求項１記
載のメモリ試験方法において、アドレスバスの１ビット
のみの信号電位レベルを変化したアドレスに、信号電位
レベルを変化させたアドレスビットを変える毎に異なっ
たデータを書き込み、アドレス固有とすることを特徴と
する。

【００１４】請求項５のメモリ試験方法は、請求項１〜
４のいずれかに記載のメモリ試験方法において、データ
バスの１ビットのみを他の全てのデータビットと異なる
信号電位レベルとするデータを任意のアドレスに書き込
み、その後読み出して、書き込んだデータと読み出した
データを比較することを特徴とする。

【００１５】請求項６のメモリ試験装置は、アドレスバ
スの全てのビットが同信号電位レベルであるアドレスを
記憶する比較用アドレス記憶手段と、アドレスバスの全
てのビットが同信号電位レベルであるアドレスに書き込
む任意のデータを記憶する比較用データ記憶手段と、ア
ドレスバスの１ビットのみの信号電位レベルを変化した
アドレスを記憶する検査用アドレス記憶手段と、アドレ
スバスの１ビットのみの信号電位レベルを変化したアド
レスに前記任意のデータと異なるデータを記憶する検査
用データ記憶手段と、前記比較用データ記憶手段に記憶
された書き込みデータと被試験対象から読み出したデー
タを比較する比較手段と、を備えたことを特徴とする。

【００１６】請求項７のメモリ試験装置は、アドレスバ
スの全てのビットが同信号電位レベルであるアドレスを
記憶する比較用アドレス記憶手段と、アドレスバスの全
てのビットが同信号電位レベルであるアドレスに書き込
む任意のデータを記憶する比較用データ記憶手段と、ア
ドレスバスの１ビットのみの信号電位レベルを変化した
アドレスを記憶する検査用アドレス記憶手段と、アドレ
スバスの１ビットのみの信号電位レベルを変化したアド
レスに前記任意のデータに対し各ビットの信号電位レベ
ルを反転したデータを記憶する検査用データ記憶手段
と、前記比較用データ記憶手段に記憶された書き込みデ
ータと被試験対象から読み出したデータを比較する比較
手段と、を備えたことを特徴とする。

【００１７】請求項８のメモリ試験装置は、アドレスバ
スの全てのビットが同信号電位レベルであるアドレスを
記憶する比較用アドレス記憶手段と、アドレスバスの全
てのビットが同信号電位レベルであるアドレスに書き込
む全てのデータビットが同信号電位レベルであるアドレ
スバスの同信号電位レベルとは異なる信号電位レベルで
あるデータを記憶する比較用データ記憶手段と、アドレ
スバスの１ビットのみの信号電位レベルを変化したアド
レスを記憶する検査用アドレス記憶手段と、アドレスバ
スの１ビットのみの信号電位レベルを変化したアドレス
に前記データと全てのデータビットが異なるデータを記
憶する検査用データ記憶手段と、前記比較用データ記憶
手段に記憶された書き込みデータと被試験対象から読み
出したデータを比較する比較手段と、を備えたことを特
徴とする。

【００１８】請求項９のメモリ試験装置は、請求項６記
載のメモリ試験装置において、比較用データ記憶手段
は、アドレスバスの１ビットのみの信号電位レベルを変
化したアドレスに、信号電位レベルを変化させたアドレ
スビットを変える毎に書き込まれるアドレス固有のデー
タを記憶することを特徴とする。

【００１９】請求項１０のメモリ試験装置は、請求項６
〜９のいずれかに記載のメモリ試験装置において、デー
タバスの１ビットのみを他の全てのデータビットと異な
る信号電位レベルとするデータを任意のアドレスに書き
込む手段と、その後読み出して、書き込んだデータと読
み出したデータを比較する手段と、を備えたことを特徴
とする。

【００２０】

【作用】請求項１のメモリ試験方法及び請求項６のメモ
リ試験装置は、あらかじめアドレスバスの全てのビット
が同信号電位レベルであるアドレスに任意のデータを書
き込んでおき、アドレスバスの全てのビットが同信号電
位レベルであるアドレスに対してアドレスバスの１ビッ
トのみの信号電位レベルを変化したアドレスに、アドレ
スバスの全てのビットが同信号電位レベルであるアドレ
スに書き込んだデータと異なるデータを書き込んだ後、
全てのアドレスビットが同信号電位レベルであるアドレ
スからデータを読みだし、アドレスバスの全てのビット
が同信号電位レベルであるアドレスに書き込んだデータ
と読みだしデータを比較し、不一致があったときに当該
アドレスビットの故障を検出する。

【００２１】請求項２のメモリ試験方法及び請求項７の
メモリ試験装置は、あらかじめアドレスバスの全てのビ
ットが同信号電位レベルであるアドレスに書き込むデー
タと、アドレスバスの全てのビットが同信号電位レベル
であるアドレスに対してアドレスバスの１ビットのみの
信号電位レベルを変化したアドレスに書き込むデータ
を、各ビットの信号電位レベルを反転した値に設定する
ことで、アドレスバスの故障が原因で試験で異常が起こ
ったときに、データの全ビットが異常となることから故
障原因を特定する。

【００２２】請求項３のメモリ試験方法及び請求項８の
メモリ試験装置は、あらかじめアドレスバスの全てのビ
ットが同信号電位レベルであるアドレスに書き込むデー
タ信号の全てのビットを、全てのビットが同信号電位レ
ベルであるアドレスの信号電位レベルとは異なるレベル
とし、アドレスバスの全てのビットが同信号電位レベル
であるアドレスに対してアドレスバスの１ビットのみの
信号電位レベルを変化したアドレスに、アドレスバスの
全てのビットが同信号電位レベルであるアドレスに書き
込んだデータと全てのデータビットが異なるデータを書
き込むことにより、当該アドレスとデータバス信号との
間のショート故障をも検出する。

【００２３】請求項４のメモリの試験方法及び請求項９
のメモリ試験装置は、アドレスバスの全てのビットが同
信号電位レベルであるアドレスに対してアドレスバスの
１ビットのみの信号電位レベルを変化したアドレスに書
き込むデータを、アドレスを変える毎に変更してアドレ
ス固有とし、アドレスビットの故障を検出したときにそ
の時のデータのみを参照することで故障アドレスビット
を特定する。

【００２４】請求項５のメモリ試験方法及び請求項１０
のメモリ試験装置は、データバスの１ビットのみを他の
全てのデータビットと異なる信号電位レベルにして、こ
のデータを任意のアドレスに書き込み、その後読みだし
て、書き込んだデータと読み出したデータを比較し、異
なっていたときは当該データビットの故障を検出して試
験する方法を組み合わせ、データバスおよびアドレスバ
スの故障を検出する。

【００２５】

【実施例】

実施例１．以下図１にもとづいて本発明の実施例１を説
明する。図１は本発明の一実施例１の回路構成図であ
る。同図における回路構成は、試験対象のメモリＲＡＭ
２の実装されたプリント配線板１と試験装置３と端末装
置２０からなり、試験装置３は信号をＲＡＭ２に出力す
る信号出力部４、ＲＡＭ２から出力されたデータを受信
する信号入力部５、アドレス及び制御信号をＲＡＭ２に
与える制御部６、ＲＡＭ２に書き込んだデータと読み出
したデータを比較する信号比較部７、試験データを格納
する試験データ記憶部８、異常情報を端末装置に出力す
る出力部９からなり、さらに試験データ記憶部８は、制
御信号を制御部６に送る試験データ送出部１０、ＲＡＭ
２に読み出し動作をさせる制御信号記憶部１１、比較用
アドレスが入力部１９から入力される比較用アドレス記
憶部１２、検査用アドレスＴＡがアドレス１ビット反転
処理部１４により設定される検査用アドレス記憶部１
３、アドレスシフト処理部１５、比較用データが入力部
１９から入力される比較用データ記憶部１６、検査用デ
ータＴＤがデータ反転処理部１８などにより設定される
検査用データ記憶部１７からなる。

【００２６】ＲＡＭ２のアドレスバスはＡＤＲ０〜ＡＤ
Ｒ１５の１６ビット、データバスはＤＡＴ０〜ＤＡＴ７
の８ビットとする。以下では、アドレスバスの全てのビ
ットが同信号電位レベルであるアドレスを比較用アドレ
ス、ＲＡＭ２の比較用アドレスに書き込むデータを比較
用データ、アドレスバスの１ビットのみの信号電位レベ
ルを変化したアドレスを検査用アドレス、ＲＡＭ２の検
査用アドレスに書き込むデータを検査用データと呼ぶ。

【００２７】この実施例１では図２に示すフローチャー
トを実現する試験データを試験実行順に試験データ記憶
部８に格納しておき、ここから順に試験データを制御部
６に送ることにより、試験が実行される。図２のフロー
チャートに従い実施例１の動作を説明する。まず比較用
アドレス記憶部１２に比較用アドレスを、比較用データ
記憶部１６に比較用データを各々入力部１９から入力す
ると、アドレス１ビット反転処理部１４により、検査用
アドレスＴＡが検査用アドレス記憶部１３に設定され、
データ反転処理部１８などにより、検査用データＴＤが
検査用データ記憶部１７に設定される（ステップ１０
１）。つぎに比較用アドレス記憶部１２に記憶されてい
るアドレス信号および、比較用データ記憶部１６に記憶
されているデータ信号および、ＲＡＭ２に書き込み動作
をおこなわせる制御信号記憶部１１に記憶されている制
御信号を試験データ送出部１０より制御部６に送り、信
号出力部４から上記アドレス、データ、制御信号をＲＡ
Ｍ２に与え、全てのビットがＨレベルまたはＬレベルで
あるアドレスに検査用データＴＤとは異なる比較用のデ
ータを書き込む（ステップ１０２）。ステップ１０２と
同じようにして、ＲＡＭ２の検査用アドレスＴＡに検査
用データＴＤを書き込み（ステップ１０３）、比較用ア
ドレス記憶部１４に記憶されている全てのビットがＨレ
ベルまたはＬレベルであるアドレスとＲＡＭ２に読み出
し動作をさせる制御信号記憶部１１に記憶されている制
御信号を試験データ送出部１０から制御部６に送り、ア
ドレスおよび制御信号をＲＡＭ２に与え、ＲＡＭ２から
出力されたデータを信号入力部５にて受信し（ステップ
１０４）、比較用データ記憶部１６に記憶されている、
ステップ１０２でＲＡＭ２に書き込んだ比較用データと
ＲＡＭ２から読みだしたデータを信号比較部７により比
較する（ステップ１０５）。ここで２つの信号値が等し
い場合にはＲＡＭ２の機能は正常とし（ステップ１０５
で分岐＝）、信号値が異なる場合は（ステップ１０５で
分岐≠）、異常情報を出力部９より出力する（ステップ
１０６）。検査用アドレス記憶部１３に記憶されている
検査用アドレスＴＡが終了アドレスとなるまで（ステッ
プ１０７）、検査用アドレス記憶部１２に記憶されてい
る検査用アドレスをアドレスシフト処理部１５などによ
り変更し、必要なら検査用データ記憶部１７に記憶され
る検査用データも変更して（ステップ１０８）、ステッ
プ１０７にて検査アドレスが終了アドレスとなるまで同
様に試験を行う。

【００２８】図３は実施例１についてのより詳細なフロ
ーチャートである。以下同図に従い説明する。先ず始め
に比較用アドレスを００００ｈ、比較用データをＡＡｈ
＝１０１０ １０１０ｂ、検査用アドレスＴＡを０００
１ｈ＝００００ ００００００００ ０００１ｂ、検査
用データを５５ｈ＝０１０１ ０１０１ｂにセットし
（ステップ１０９）、ＲＡＭ２の比較用アドレス０００
０ｈに比較用データＡＡｈを書き込み（ステップ１１
０）、次に検査用アドレスＴＡに検査用データ５５ｈを
書き込んだのち（ステップ１１１）、検査用アドレスＴ
Ａからデータを読みだし（ステップ１１２）、読みだし
データが検査用データ５５ｈであることを確認し（ステ
ップ１１３）、比較用アドレス００００ｈからデータを
読み出し（ステップ１１５）、このデータが先にステッ
プ１１０で書き込んだ比較用データＡＡｈと等しいかど
うかを確認する（ステップ１１６）。検査用アドレスＴ
Ａが終了アドレス８０００ｈ＝１０００ ００００ ０
０００ ００００ｂでなければ（ステップ１１８で分岐
ＮＯ）、検査アドレスＴＡを左に１ビットシフトし（ス
テップ１１１）、ふたたびステップ１１０を実行する。
ステップ１１８で検査用アドレスＴＡが８０００ｈと等
しくなったところで試験は終了する。全ての検査用アド
レスＴＡにおいてステップ１１３、１１６で比較するデ
ータが等しければ、ＲＡＭ２は正常であると判定され
る。ステップ１１２、１１３は本発明のアドレスバス故
障検出に必ずしも必要でないが、データバス故障の検出
率を上げるために挿入してある。また検査用データと比
較用データはレベルを反転した関係としているが、これ
はあとで記述するように、故障検出時にアドレスバス故
障とデータバス故障のどちらが原因であるかの特定を容
易にするためのものである。

【００２９】上記の動作をおこなったときのＲＡＭ２の
信号動作例を図４および図５に示す。図４，図５共通し
て、アドレス入力は試験装置３の信号出力部４が出力す
るアドレス信号であり、実際に指定されるアドレス入力
は信号出力部４からプリント配線板やＩＣリード線など
を伝播して実際にメモリデバイスに与えられるアドレス
信号であり、書き込みデータは信号出力部４からＲＡＭ
２に対して書き込まれるデータであり、読みだしデータ
はＲＡＭ２が読みだし動作時に出力するデータ信号であ
り、ここでは検査用アドレスが０００４ｈである場合を
例にとって説明する。ＲＡＭ２が正常であるときには、
すべての検査用アドレスＴＡについて図４のようにＲＡ
Ｍ２の検査用アドレスＴＡおよび比較用アドレス０００
０ｈにデータが書き込まれ、読み出される。図４のステ
ップ１１２および１１５の読みだしデータが実施例１の
試験での期待値となる。ＲＡＭ２に故障があったときの
動作について、図５を用いて説明する。図５はＲＡＭ２
のアドレスバスの１ビットＡＤＲ２がグランドとショー
トしてる故障がある場合の動作を記述している。ステッ
プ１１１において、信号出力部４はＲＡＭ２対しアドレ
ス０００４ｈを与えるが、ＡＤＲ２がグランドとショー
トしているために、実際にメモリデバイスＲＡＭ２に与
えられるアドレスは００００ｈとなる。そのため図５に
記述されているようにステップ１１１の書き込み時に検
査用アドレスＴＡではなく、比較用アドレスと同じアド
レス００００ｈにデータが書き込まれる。そこでステッ
プ１１５でアドレス００００ｈのデータを読み出して、
このデータと図４で期待される比較用データとをステッ
プ１１６で比較し、２つのデータが全てのビットについ
て異なっていることにより、このＲＡＭ２のアドレス故
障が検出できる。

【００３０】ＲＡＭ２の故障原因には当該アドレスのメ
モリ故障のほかに、データバス故障、アドレスバス故障
の可能性がある。しかしながら、一般にプリント配線板
実装時等においては、メモリＩＣ出荷時の試験でメモリ
不良はスクリーニングされているはずであるのでメモリ
故障の可能性は他の２つに比べ非常に小さい。したがっ
て、図５および上記したように全てのデータビットがス
テップ１１６のデータ比較で不一致であるという現象が
起こったときは、全てのデータビットが不良である場合
と当該アドレスビットが不良である場合の２通りの原因
が考えられることになる。ここで、全てのデータビット
が不良である場合は他の検査用アドレス全てについてス
テップ１１６で図５と同じように異常になるはずであ
る。したがって、全てのデータビットが不良である場合
に複数の検査用アドレスについて試験をおこない、結果
を比較することにより、アドレスバスの故障かデータバ
スの故障かを特定することができる。

【００３１】ここではメモリＩＣのアドレスバスの故障
をグランドとのショートと仮定したが、これが電源との
ショートである場合はこれまでの試験の信号のＬとＨの
レベルを全て反転させて試験を行うことで同様にして検
出される。また、信号のオープンや信号間のショートに
関しても多くの場合この例と同じ信号電位レベルのＨま
たはＬ固定の現象に帰着できるので、そのような故障に
ついてもこの実施例１の方法で検出することができる。

【００３２】このように本実施例のような構成とするこ
とで、アドレスバスのそれぞれのビットに対して図５に
示すように０固定故障と１固定故障を考慮しても８ステ
ップのテストベクタ量で試験が出来るので、少ないテス
トデータ量でメモリＩＣのアドレスバスの故障を検出
し、またアドレスバス故障かデータバス故障かの故障原
因を容易に特定できる効果を有する。

【００３３】実施例２．実施例２のフローを図６に従い
説明する。先ず始めに検査用アドレスＴＡを０００１ｈ
＝００００ ００００ ００００ ０００１ｂにセット
し（ステップ１２０）、ＲＡＭ２のアドレス００００ｈ
にデータＦＦｈ＝１１１１ １１１１ｂを書き込み（ス
テップ１２１）、次にアドレスＴＡにデータ００ｈ＝０
０００００００ｂを書き込んだのち（ステップ１２
２）、アドレスＴＡからデータを読みだし（ステップ１
２３）、読みだしデータが００ｈであることを確認し
（ステップ１２４）、アドレス００００ｈからデータを
読み出し（ステップ１２６）、このデータが先にステッ
プ１２０で書き込んだデータＦＦｈと等しいかどうかを
確認する（ステップ１２７）。アドレスＴＡが８０００
ｈ＝１０００ ００００００００ ００００ｂでなけれ
ば（ステップ１２９で分岐ＮＯ）、ＴＡを左に１ビット
シフトし（ステップ１３０）、ふたたびステップ１２０
を実行する。ステップ１２９でアドレスＴＡが８０００
ｈと等しくなったところで試験は終了する。実施例１と
異なっている点は、ステップ１２１、１２２で書き込む
データであり、ステップ１２２でデータ００ｈを書き込
むことによりアドレス信号とデータ信号のショートによ
る故障も検出できる。

【００３４】上記の動作をおこなったときのＲＡＭ２の
信号動作例を図７および図８に示す。図の表記方法は図
４、図５と同様である。ここでも検査用アドレスが００
０４ｈである場合を例にとって説明する。ＲＡＭ２が正
常であるときには、すべての検査用アドレスＴＡについ
て図７のようにＲＡＭ２の検査用アドレスＴＡおよび比
較用アドレス００００ｈにデータが書き込まれ、読み出
される。図７のステップ１２３及び１２６の読みだしデ
ータが実施例２の試験での期待値となる。ＲＡＭ２に故
障があったときの動作について、図８を用いて説明す
る。図８はＲＡＭ２のアドレスバスの１ビットＡＤＲ２
がグランドとショートしてる故障がある場合の動作を記
述している。ステップ１２２において、信号出力部４は
ＲＡＭ２対しアドレス０００４ｈを与えるが、ＡＤＲ２
がグランドとショートしているために、実際にメモリデ
バイスＲＡＭ２に与えられるアドレスは００００ｈとな
る。そのため図８に記述されているようにステップ１２
２の書き込み時に検査用アドレスＴＡではなく、比較用
アドレスと同じアドレス００００ｈにデータが書き込ま
れる。そこでステップ１２３でアドレス００００ｈのデ
ータを読み出して、このデータと図７で期待される比較
用データとをステップ１２４で比較し、２つのデータが
全てのビットについて異なっていることにより、このＲ
ＡＭ２のアドレス故障が検出できる。また本実施例では
図７のステップ１２２で電位を変化させたアドレス１ビ
ット以外は、アドレス入力も書き込みデータも全て０で
あり、先の１ビットと異なっているので、このアドレス
ビットと他のアドレス信号間、データ信号間のショート
故障を確実に検出することができる。

【００３５】このように本実施例のような構成とするこ
とで、アドレスバスのそれぞれのビットに対して図８に
示すように０固定故障と１固定故障を考慮しても８ステ
ップのテストベクタ量で試験が出来るので、少ないテス
トデータ量でメモリＩＣのアドレスバスの故障を検出
し、またアドレスバス故障かデータバス故障かの故障原
因を容易に特定できる。さらに図７のステップ１２２で
のデータ書き込み時に電位を変化させたアドレス１ビッ
ト以外は、アドレス入力も書き込みデータも全て先のア
ドレス１ビットと異なる信号電位とすることにより、ア
ドレスビット間のショート故障のみでなく、アドレスビ
ットとデータビットとの間のショート故障をも検出でき
る効果を有する。

【００３６】実施例３．実施例３のフローを図７を用い
て説明する。先ず始めに検査用アドレスＴＡを０００１
ｈ＝００００ ００００ ００００ ０００１ｂにセッ
トし（ステップ１３１）、検査用データＴＤを００ｈ、
反転検査用データＴＤ１をＦＦｈにセットし（ステップ
１３２）、ＲＡＭ２のアドレス００００ｈにデータＴＤ
１を書き込み（ステップ１３３）、次にアドレスＴＡに
データＴＤを書き込んだのち（ステップ１３４）、アド
レスＴＡからデータを読みだし（ステップ１３５）、読
みだしデータがＴＤであることを確認し（ステップ１３
６）、アドレス００００ｈからデータを読み出し（ステ
ップ１３８）、このデータが先にステップ１３３で書き
込んだデータＴＤ１と等しいかどうかを確認する（ステ
ップ１３９）。アドレスＴＡが８０００ｈ＝１０００
００００ ００００ ００００ｂでなければ（ステップ
１４１で分岐ＮＯ）、ＴＡを左に１ビットシフトし（ス
テップ１４２）、データＴＤを１インクリメント、デー
タＴＤ１をデクリメントし（ステップ１４３）、ふたた
びステップ１３３を実行する。ステップ１４１でアドレ
スＴＡが８０００ｈと等しくなったところで試験は終了
する。実施例１と異なっている点はステップ１３４で書
き込むデータをアドレスＴＡごとに変えていることであ
り、そのためにステップ１３２，１４３が追加されてい
る。これによって故障検出したときステップ１４０で出
力されるフェイル情報がデータ信号のみでも、故障アド
レスを特定することが出来る。

【００３７】上記の動作をおこなったときのＲＡＭ２の
信号動作例を図１０および図１１に示す。図の表記方法
は図４，図５と同様である。ここでも検査用アドレスが
０００４ｈである場合を例にとって説明する。ＲＡＭ２
が正常であるときには、すべての検査用アドレスＴＡに
ついて図１０のようにＲＡＭ２の検査用アドレスＴＡお
よび比較用アドレス００００ｈにデータが書き込まれ、
読み出される。図１０のステップ１３５及び１３８の読
みだしデータが実施例３の試験での期待値となる。ＲＡ
Ｍ２に故障があったときの動作について、図１１を用い
て説明する。図１１はＲＡＭ２のアドレスバスの１ビッ
トＡＤＲ２がグランドとショートしてる故障がある場合
の動作を記述している。ステップ１３４において、信号
出力部４はＲＡＭ２対しアドレス０００４ｈを与える
が、ＡＤＲ２がグランドとショートしているために、実
際にメモリデバイスＲＡＭ２に与えられるアドレスは０
０００ｈとなる。そのため図１１に記述されているよう
にステップ１３４の書き込み時に検査用アドレスＴＡで
はなく、比較用アドレスと同じアドレス００００ｈにデ
ータが書き込まれる。そこでステップ１３８でアドレス
００００ｈのデータを読み出して、このデータと図１０
で期待される比較用データとをステップ１３９で比較
し、２つのデータが異なっていることにより、このＲＡ
Ｍ２のアドレス故障が検出できる。また本実施例では図
１１のステップ１３４で書き込むデータの値を、信号電
位を変化させたアドレスのビットのビット番号に１を足
した値としてアドレスを変化させる毎に変えるようにし
たことにより、ＲＡＭ２の故障時にはステップ１３５及
びステップ１３８で読み出すデータの値を読むことによ
り（本例では値は３）、フェイルとなったアドレスビッ
トが即座に分かる。

【００３８】このように本実施例のような構成とするこ
とで、アドレスバスのそれぞれのビットに対して図１１
に示すように０固定故障と１固定故障を考慮しても８ス
テップのテストベクタ量で試験が出来るので、少ないテ
ストデータ量でメモリＩＣのアドレスバスの故障を検出
し、またアドレスバス故障かデータバス故障かの故障原
因を容易に特定できる。さらに信号電位を変化させたア
ドレスのビット番号とそのアドレスに書き込むデータを
対応づけることにより、故障検出時のデータの値を読む
ことによって即座に故障アドレスが判定できる効果を有
する。

【００３９】実施例４．実施例４のフローを図１２、１
３を用いて説明する。図８のの処理はそれぞれ図１
３のに接続されている。本実施例は実施例２のフロ
ーチャート（図６）にステップ１４４〜１５０を追加し
たものである。一つの検査用アドレスＴＡについてステ
ップ１２１〜１２９の処理を行った後、検査用データＴ
Ｄを０１ｈ＝００００ ０００１ｂにセットし（ステッ
プ１４４）、アドレスＴＡにデータＴＤを書き込み（ス
テップ１４５）、アドレスＴＡからデータを読み出し
（ステップ１４６）、読み出したデータが、ＴＤと等し
いかどうか確認する（ステップ１４７）。つぎにデータ
ＴＤが８０ｈ＝１０００ ００００ｂでなければ（ステ
ップ１４９で分岐ＮＯ）、データＴＤを１ビット左にシ
フトし（ステップ１５０）、再びステップ１４５を実行
する。ステップ１４９でデータＴＤが８０ｈになったと
き処理は実施例２と同じステップ１３０に渡される。こ
のステップ１４４〜１５０の処理を追加することによ
り、データバスの故障がアドレスバスの故障検出を狙っ
たステップ１２７と独立した、ステップ１４７で検出す
ることが出来るので故障検出時の原因がアドレス故障か
データ故障であるかの判断が容易にできる。

【００４０】上記の動作をおこなったときのＲＡＭ２の
信号動作例を図１４および図１５に示す。図の表記方法
は図４，図５と同様である。ここでも検査用アドレスが
０００４ｈである場合を例にとって説明する。図中のス
テップ１２１から１２６までは実施例２と同様の動作で
あり、これに関しては図７及び図８を用いて説明した。
本実施例では実施例２の動作を行った後でデータ０１ｈ
を書き込み（ステップ１４５）、読み出す（ステップ１
４６）。このデータを一つずつ左シフトし、それぞれに
つき書き込み読み出しを行う。図１４のステップ１４６
での読みだしデータがステップ１４７での比較の期待値
となる。ＲＡＭ２に故障があったときの動作について、
図１５を用いて説明する。アドレスバスに故障が有る場
合は第２の実施例と同様であるのでここではＲＡＭ２の
データバスの１ビットＤＡＴ４にグランドとのショート
故障がある場合の動作を記述している。ステップ１４５
−５において、信号出力部４はＲＡＭ２対しデータ１０
ｈを与えるが、ＤＡＴ４がグランドとショートしている
ために、実際にメモリデバイスＲＡＭ２に与えられるデ
ータは００ｈとなる。そのため図１５に記述されている
ようにステップ１４６−５でデータを読み出して、この
データと図１４で期待される比較用データとをステップ
１４７で比較し、２つのデータが異なっていることによ
り、このＲＡＭ２のデータ故障が検出できる。

【００４１】このように本実施例のような構成とするこ
とで、アドレスバスのそれぞれのビットに対して図１５
に示すように少ないテストデータ量でメモリＩＣのアド
レスバスの故障を検出し、またアドレスバス故障かデー
タバス故障かの故障原因を容易に特定できる。さらにデ
ータ故障検出用の試験を追加することによってデータ故
障検出時にも容易に故障データビットの判別が可能であ
る効果を有する。

【００４２】以上の実施例において試験装置３のドライ
バ４、レシーバ５とＲＡＭ２の接続手段はインサーキッ
ト・テストプローブを用いてもよいし、可能であればバ
ウンダリ・スキャン（ＩＥＥＥ １１４９．１標準）を
用いて入出力を行ってもよい。またＲＡＭ２は１つのメ
モリＩＣであるとしたが、アドレスバスなどを共有する
複数のメモリＩＣ等としても、ほとんど同様の方法で試
験をおこなうことが可能である。さらに実施例ではＲＡ
Ｍ２はプリント配線板１上に実装されているものとした
が必ずしもその必要はなく、メモリＩＣ単体のパッケー
ジ封止後の試験や、マルチチップモジュール（ＭＣＭ）
などのモジュールの試験にも適用できる。

【００４３】

【発明の効果】請求項１のメモリの試験方法は、予めア
ドレスバスの全てのビットが同信号電位レベルであるア
ドレスに任意のデータを書き込んでおき、アドレスバス
の１ビットのみの信号電位レベルを変化したアドレスに
前記任意のデータと異なるデータを書き込んだ後、アド
レスバスの全てのビットが同信号電位レベルであるアド
レスからデータを読み出し、この読み出したデータとア
ドレスバスの全てのビットが同信号電位レベルであるア
ドレスに書き込んだデータを比較する構成にしたので、
小さい試験データ量でアドレスバスの信号電位レベルを
変化した１ビットの故障を検出できる。

【００４４】請求項２のメモリの試験方法は、予めアド
レスバスの全てのビットが同信号電位レベルであるアド
レスに任意のデータを書き込んでおき、アドレスバスの
１ビットのみの信号電位レベルを変化したアドレスに前
記任意のデータに対し各ビットの信号電位レベルを反転
したデータを書き込んだ後、アドレスバスの全てのビッ
トが同信号電位レベルであるアドレスからデータを読み
出し、この読み出したデータとアドレスバスの全てのビ
ットが同信号電位レベルであるアドレスに書き込んだデ
ータを比較する構成にしたので、試験で異常が起こった
ときにアドレスバスの故障が原因ならばデータの全ビッ
トが異常となり容易に故障原因を判定することができ
る。

【００４５】請求項３のメモリの試験方法は、予めアド
レスバスの全てのビットが同信号電位レベルであるアド
レスに全てのデータビットが同信号電位レベルであるア
ドレスバスの同信号電位レベルとは異なる信号電位レベ
ルであるデータを書き込んでおき、アドレスバスの１ビ
ットのみの信号電位レベルを変化したアドレスに前記デ
ータと全てのデータビットが異なるデータを書き込んだ
後、アドレスバスの全てのビットが同信号電位レベルで
あるアドレスからデータを読み出し、この読み出したデ
ータとアドレスバスの全てのビットが同信号電位レベル
であるアドレスに書き込んだデータを比較する構成にし
たので、当該アドレスとデータバス信号との間のショー
ト故障をも検出できる。

【００４６】請求項４のメモリの試験方法は、請求項１
記載のメモリの試験方法において、アドレスバスの１ビ
ットのみの信号電位レベルを変化したアドレスに、信号
電位レベルを変化させたアドレスビットを変える毎に異
なったデータを書き込み、アドレス固有とする構成にし
たので、アドレスビットの故障を検出したときにその時
のデータのみを参照することで容易に故障アドレスビッ
トを特定できる。

【００４７】請求項５のメモリの試験方法は、請求項１
〜４のいずれかに記載のメモリの試験方法において、デ
ータバスの１ビットのみを他の全てのデータビットと異
なる信号電位レベルとするデータを任意のアドレスに書
き込み、その後読み出して、書き込んだデータと読み出
したデータを比較する構成にしたので、データバスおよ
びアドレスバスの故障を検出できる。

【００４８】請求項６のメモリの試験装置は、アドレス
バスの全てのビットが同信号電位レベルであるアドレス
を記憶する比較用アドレス記憶手段と、アドレスバスの
全てのビットが同信号電位レベルであるアドレスに書き
込む任意のデータを記憶する比較用データ記憶手段と、
アドレスバスの１ビットのみの信号電位レベルを変化し
たアドレスを記憶する検査用アドレス記憶手段と、アド
レスバスの１ビットのみの信号電位レベルを変化したア
ドレスに前記任意のデータと異なるデータを記憶する検
査用データ記憶手段と、前記比較用データ記憶手段に記
憶された書き込みデータと被試験対象から読み出したデ
ータを比較する比較手段と、を備えた構成にしたので、
小さい試験データ量でアドレスバスの信号電位レベルを
変化した１ビットの故障を検出できる。

【００４９】請求項７のメモリの試験装置は、アドレス
バスの全てのビットが同信号電位レベルであるアドレス
を記憶する比較用アドレス記憶手段と、アドレスバスの
全てのビットが同信号電位レベルであるアドレスに書き
込む任意のデータを記憶する比較用データ記憶手段と、
アドレスバスの１ビットのみの信号電位レベルを変化し
たアドレスを記憶する検査用アドレス記憶手段と、アド
レスバスの１ビットのみの信号電位レベルを変化したア
ドレスに前記任意のデータに対し各ビットの信号電位レ
ベルを反転したデータを記憶する検査用データ記憶手段
と、前記比較用データ記憶手段に記憶された書き込みデ
ータと被試験対象から読み出したデータを比較する比較
手段と、を備えた構成にしたので、試験で異常が起こっ
たときにアドレスバスの故障が原因ならばデータの全ビ
ットが異常となり容易に故障原因を判定することができ
る。

【００５０】請求項８のメモリの試験装置は、アドレス
バスの全てのビットが同信号電位レベルであるアドレス
を記憶する比較用アドレス記憶手段と、アドレスバスの
全てのビットが同信号電位レベルであるアドレスに書き
込む全てのデータビットが同信号電位レベルであるアド
レスバスの同信号電位レベルとは異なる信号電位レベル
であるデータを記憶する比較用データ記憶手段と、アド
レスバスの１ビットのみの信号電位レベルを変化したア
ドレスを記憶する検査用アドレス記憶手段と、アドレス
バスの１ビットのみの信号電位レベルを変化したアドレ
スに前記データと全てのデータビットが異なるデータを
記憶する検査用データ記憶手段と、前記比較用データ記
憶手段に記憶された書き込みデータと被試験対象から読
み出したデータを比較する比較手段と、を備えた構成に
したので、当該アドレスとデータバス信号との間のショ
ート故障をも検出できる。

【００５１】請求項９のメモリの試験装置は、請求項６
記載のメモリの試験装置において、比較用データ記憶手
段は、アドレスバスの１ビットのみの信号電位レベルを
変化したアドレスに、信号電位レベルを変化させたアド
レスビットを変える毎に書き込まれるアドレス固有のデ
ータを記憶する構成にしたので、アドレスビットの故障
を検出したときにその時のデータのみを参照することで
容易に故障アドレスビットを特定できる。

【００５２】請求項１０のメモリの試験装置は、請求項
６〜９のいずれかに記載のメモリの試験装置において、
データバスの１ビットのみを他の全てのデータビットと
異なる信号電位レベルとするデータを任意のアドレスに
書き込む手段と、その後読み出して、書き込んだデータ
と読み出したデータを比較する手段と、を備えた構成に
したので、データバスおよびアドレスバスの故障を検出
できる。

【図面の簡単な説明】

【図１】 この発明の実施例１の回路構成を示す図であ
る。

【図２】 この発明の実施例１のフローチャート図であ
る。

【図３】 この発明の実施例１の動作を説明するフロー
チャート図である。

【図４】 この発明の実施例１におけるＲＡＭ正常時の
アドレス、データ信号の動作例を示す図である。

【図５】 この発明の実施例１におけるＲＡＭアドレス
故障時のアドレス、データ信号の動作例を示す図であ
る。

【図６】 この発明の実施例２の動作を説明するフロー
チャート図である。

【図７】 この発明の実施例２におけるＲＡＭ正常時の
アドレス、データ信号の動作例を示す図である。

【図８】 この発明の実施例２におけるＲＡＭアドレス
故障時のアドレス、データ信号の動作例を示す図であ
る。

【図９】 この発明の実施例３の動作を説明するフロー
チャート図である。

【図１０】 この発明の実施例３におけるＲＡＭ正常時
のアドレス、データ信号の動作例を示す図である。

【図１１】 この発明の実施例３におけるＲＡＭアドレ
ス故障時のアドレス、データ信号の動作例を示す図であ
る。

【図１２】 この発明の実施例４の動作を説明するフロ
ーチャート図である。

【図１３】 この発明の実施例４の動作のフローチャー
ト図である。

【図１４】 この発明の実施例４におけるＲＡＭ正常時
のアドレス、データ信号の動作例を示す図である。

【図１５】 この発明の実施例４におけるＲＡＭアドレ
ス故障時のアドレス、データ信号の動作例を示す図であ
る。

【図１６】 従来のメモリ試験装置の回路構成を示す図
である。

【図１７】 従来のメモリ試験装置の動作のフローチャ
ート図である。

【図１８】 従来のメモリ試験装置の動作のフローチャ
ート図である。

【図１９】 従来のメモリ試験装置におけるＲＡＭの内
容を示す図である。

【符号の説明】

１ プリント配線板，２ ＲＡＭ，３ 試験装置，４
信号出力部，５ 信号入力部，７ 信号比較部，８ 試
験データ記憶部，９ 出力部

Claims (10)

【特許請求の範囲】
1. 【請求項１】 予めアドレスバスの全てのビットが同信
   号電位レベルであるアドレスに任意のデータを書き込ん
   でおき、アドレスバスの１ビットのみの信号電位レベル
   を変化したアドレスに前記任意のデータと異なるデータ
   を書き込んだ後、アドレスバスの全てのビットが同信号
   電位レベルであるアドレスからデータを読み出し、この
   読み出したデータとアドレスバスの全てのビットが同信
   号電位レベルであるアドレスに書き込んだデータを比較
   することを特徴とするメモリ試験方法。
2. 【請求項２】 予めアドレスバスの全てのビットが同信
   号電位レベルであるアドレスに任意のデータを書き込ん
   でおき、アドレスバスの１ビットのみの信号電位レベル
   を変化したアドレスに前記任意のデータに対し各ビット
   の信号電位レベルを反転したデータを書き込んだ後、ア
   ドレスバスの全てのビットが同信号電位レベルであるア
   ドレスからデータを読み出し、この読み出したデータと
   アドレスバスの全てのビットが同信号電位レベルである
   アドレスに書き込んだデータを比較することを特徴とす
   るメモリ試験方法。
3. 【請求項３】 予めアドレスバスの全てのビットが同信
   号電位レベルであるアドレスに全てのデータビットが同
   信号電位レベルであるアドレスバスの同信号電位レベル
   とは異なる信号電位レベルであるデータを書き込んでお
   き、アドレスバスの１ビットのみの信号電位レベルを変
   化したアドレスに前記データと全てのデータビットが異
   なるデータを書き込んだ後、アドレスバスの全てのビッ
   トが同信号電位レベルであるアドレスからデータを読み
   出し、この読み出したデータとアドレスバスの全てのビ
   ットが同信号電位レベルであるアドレスに書き込んだデ
   ータを比較することを特徴とするメモリ試験方法。
4. 【請求項４】 アドレスバスの１ビットのみの信号電位
   レベルを変化したアドレスに、信号電位レベルを変化さ
   せたアドレスビットを変える毎に異なったデータを書き
   込み、アドレス固有とすることを特徴とする請求項１記
   載のメモリ試験方法。
5. 【請求項５】 データバスの１ビットのみを他の全ての
   データビットと異なる信号電位レベルとするデータを任
   意のアドレスに書き込み、その後読み出して、書き込ん
   だデータと読み出したデータを比較することを特徴とす
   る請求項１〜４のいずれかに記載のメモリ試験方法。
6. 【請求項６】 アドレスバスの全てのビットが同信号電
   位レベルであるアドレスを記憶する比較用アドレス記憶
   手段と、アドレスバスの全てのビットが同信号電位レベ
   ルであるアドレスに書き込む任意のデータを記憶する比
   較用データ記憶手段と、アドレスバスの１ビットのみの
   信号電位レベルを変化したアドレスを記憶する検査用ア
   ドレス記憶手段と、アドレスバスの１ビットのみの信号
   電位レベルを変化したアドレスに前記任意のデータと異
   なるデータを記憶する検査用データ記憶手段と、前記比
   較用データ記憶手段に記憶された書き込みデータと被試
   験対象から読み出したデータを比較する比較手段と、を
   備えたことを特徴とするメモリ試験装置。
7. 【請求項７】 アドレスバスの全てのビットが同信号電
   位レベルであるアドレスを記憶する比較用アドレス記憶
   手段と、アドレスバスの全てのビットが同信号電位レベ
   ルであるアドレスに書き込む任意のデータを記憶する比
   較用データ記憶手段と、アドレスバスの１ビットのみの
   信号電位レベルを変化したアドレスを記憶する検査用ア
   ドレス記憶手段と、アドレスバスの１ビットのみの信号
   電位レベルを変化したアドレスに前記任意のデータに対
   し各ビットの信号電位レベルを反転したデータを記憶す
   る検査用データ記憶手段と、前記比較用データ記憶手段
   に記憶された書き込みデータと被試験対象から読み出し
   たデータを比較する比較手段と、を備えたことを特徴と
   するメモリ試験装置。
8. 【請求項８】 アドレスバスの全てのビットが同信号電
   位レベルであるアドレスを記憶する比較用アドレス記憶
   手段と、アドレスバスの全てのビットが同信号電位レベ
   ルであるアドレスに書き込む全てのデータビットが同信
   号電位レベルであるアドレスバスの同信号電位レベルと
   は異なる信号電位レベルであるデータを記憶する比較用
   データ記憶手段と、アドレスバスの１ビットのみの信号
   電位レベルを変化したアドレスを記憶する検査用アドレ
   ス記憶手段と、アドレスバスの１ビットのみの信号電位
   レベルを変化したアドレスに前記データと全てのデータ
   ビットが異なるデータを記憶する検査用データ記憶手段
   と、前記比較用データ記憶手段に記憶された書き込みデ
   ータと被試験対象から読み出したデータを比較する比較
   手段と、を備えたことを特徴とするメモリ試験装置。
9. 【請求項９】 比較用データ記憶手段は、アドレスバス
   の１ビットのみの信号電位レベルを変化したアドレス
   に、信号電位レベルを変化させたアドレスビットを変え
   る毎に書き込まれるアドレス固有のデータを記憶するこ
   とを特徴とする請求項６記載のメモリ試験装置。
10. 【請求項１０】 データバスの１ビットのみを他の全て
    のデータビットと異なる信号電位レベルとするデータを
    任意のアドレスに書き込む手段と、その後読み出して、
    書き込んだデータと読み出したデータを比較する手段
    と、を備えたことを特徴とする請求項６〜９のいずれか
    に記載のメモリ試験装置。