JPH10161940A - メモリのチェック方法 - Google Patents

Abstract

(57)【要約】 【課題】 アドレスバスの不良に起因するメモリ不良を
効率良くチェックでき、しかも不良箇所が容易に判定で
きる形式でチェック結果を出力する。 【解決手段】 まず、メモリのアドレスのうち、１ビッ
トのみが“１”で他のビットが全て“０”となるアドレ
スのメモリ領域全てに、そのアドレス中の“１”のビッ
トの位置を示す期待値データを書き込む（ステップＳ
１）。次に、全ビットが“０”となるアドレスのメモリ
領域にオール０のデータを書き込む（ステップＳ２）。
次に、ステップＳ１で期待値データを書き込んだアドレ
スのメモリ領域全てからデータを読み出して、書き込ん
だ期待値データと比較する（ステップＳ３，Ｓ４）。そ
して、読み出されたデータと一致しなかった期待値デー
タを含むメモリチェック結果を出力する。この出力され
た期待値データが示す位置のアドレスビットが不良箇所
となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリのチェック方
法に関し、特にアドレスバスの不良に起因するメモリ不
良を効率良くチェックでき、しかも不良箇所が容易に判
定できる形式でチェック結果を出力することができるメ
モリのチェック方法に関する。

【０００２】

【従来の技術】プロセッサおよびメモリを含む電子機器
におけるメモリのチェック方法として、電子機器のシス
テム動作開始時におけるメモリチェックを対象とする技
術が、特開平６−１２３３９号公報および特開昭６４−
７６３４８号公報に記載されている。

【０００３】前者の特開平６−１２３３９号公報に記載
される技術（以下、従来技術１と称す）では、チェック
の対象となるメモリの全アドレスについて、各アドレス
毎に、オール１またはオール０といったデータを書き込
んだ後に読み出し、書き込んだ値と読み出した値とが不
一致であった場合、そのアドレスを外部に通知するよう
にしている。

【０００４】この従来技術１では、メモリ中に不良箇所
があると、書き込もうとした値と実際に読み出した値と
が相違するため、メモリ中の不良箇所を網羅することが
できる。しかしながら、メモリの全アドレスについての
書き込み，読み出しを必要とするため、チェック時間は
メモリ容量に比例して増大し、大容量メモリを有する機
器や複数のメモリを有する機器の場合には、チェックに
非常に長い時間を必要とする。また、この従来技術１の
方法では、アドレスバスの不良に起因するメモリ不良は
検出できない。即ち、例えば、アドレスバスの最下位ビ
ットに論理“１”の固定不良があったとすると、例えば
アドレス０番地にデータを書き込むとき、上記固定不良
により実際にはアドレス１番地にデータが書き込まれ
る。次いで、同じくアドレス０番地のデータを読み出す
が、固定不良により実際にはアドレス１番地からデータ
が読み出され、その読み出しデータは先に書き込んだデ
ータであるため、正常と判断されてしまう。

【０００５】他方、後者の特開昭６４−７６３４８号公
報に記載される技術（以下、従来技術２と称す）では、
メモリ不良の原因の殆どがアドレスバスかデータバスの
不良に起因している点に着目し、メモリ不良を効率良く
チェックし得るようにするために、メモリから読み出し
たデータを演算し、その演算結果を予め所定のアドレス
に記憶されている基準値と比較することによりメモリ不
良の有無を判定し、その際に、全アドレスからデータを
読み出すのではなく、データを読み出す対象アドレスを
２の累乗値に限定するようにしている。

【０００６】

【発明が解決しようとする課題】ところで、メモリの不
良判定は電子機器のシステム動作開始時点だけでなく、
その電子機器を組み立てる製造ラインにおける通電検査
の一つとしても行われている。この製造ライン上でのメ
モリチェックは、データのビット反転によるデータバス
チェックによってデータバスの正常性が確認された後に
実施される。

【０００７】このような製造ライン上での電子機器のメ
モリチェックに従来技術１を適用した場合、電子機器が
有するメモリの全アドレスに対するアクセスが必要とな
り、検査時間がメモリ容量に比例して増大する。従っ
て、大容量のメモリや複数のメモリを使用する機器の通
電検査には多大な時間を要し、生産効率の低下を招き、
また、検査設備と工数を増加しなければ検査工程に製造
品が滞り、生産ラインのバランスを保つことができなく
なる。さらに、メモリ不良の原因の殆どがアドレスバス
かデータバスの不良に起因しているにもかかわらず、ア
ドレスバスの不良に起因するメモリ不良は検出できな
い。

【０００８】他方、従来技術２を適用した場合、２の累
乗値のアドレスだけをアクセスするので、チェック時間
を大幅に短縮することができる。しかしながら、この従
来技術２の方法は、２の累乗値のアドレスから読み出し
たデータを演算し、その演算結果を所定のアドレスに記
憶されている基準値と比較するものであるため、アドレ
スバスの不良に起因するメモリ不良は検出できるが、そ
の不良箇所までは特定できない。出荷後の電子機器のシ
ステム動作開始時におけるメモリチェックではメモリ不
良の有無だけが検出できれば十分であるかも知れない
が、不良箇所を正常に修復することが必要となる製造ラ
イン上でのメモリチェックでは、不良箇所を特定するこ
とが是非とも必要となる。

【０００９】そこで本発明の目的は、アドレスバスの不
良に起因するメモリ不良を効率良くチェックでき、しか
も不良箇所が容易に判定できる形式でチェック結果を出
力することができるメモリのチェック方法を提供するこ
とにある。

【００１０】

【課題を解決するための手段】本発明は上記の目的を達
成するために、メモリにデータを書き込み、それを読み
出して書き込みデータと比較することによりメモリをチ
ェックする方法であって、メモリのアドレスのうち、１
ビットのみが第１の論理値で他のビットが全て第２の論
理値となるアドレスのメモリ領域全てに、そのアドレス
中の第１の論理値のビットの位置を示す期待値データ又
はそのアドレス中の第１の論理値のビットの信号が加わ
るメモリＩＣのピン番号を示す期待値データを書き込む
第１のステップと、メモリのアドレスのうち、全ビット
が第２の論理値となるアドレスのメモリ領域に前記期待
値データと相違するデータを書き込む第２のステップ
と、前記第１のステップで書き込み対象としたアドレス
のメモリ領域全てからデータを読み出し、そのアドレス
のメモリ領域に対して前記第１のステップで書き込んだ
期待値データと比較する第３のステップと、読み出され
たデータに一致しなかった期待値データを含むメモリチ
ェック結果を出力する第４のステップとを含むことを特
徴とする。

【００１１】前記第１の論理値および第２の論理値は互
いに異なる値であれば良い。即ち、第１の論理値が論理
“１”であれば、第２の論理値が論理“０”、第１の論
理値が論理“０”であれば、第２の論理値が論理“１”
であれば良い。

【００１２】また、前記第４のステップで出力するメモ
リチェック結果中に、期待値データに加えて、この期待
値データと一致しなかった読み出しデータと、読み出し
アドレスとを含ませるようにしても良い。

【００１３】上述のように構成された本発明のメモリの
チェック方法にあっては、まず、第１のステップにおい
て、メモリのアドレスのうち、１ビットのみが第１の論
理値で他のビットが全て第２の論理値となるアドレスの
メモリ領域全てに、期待値データを書き込む。

【００１４】例えば第１の論理値を論理“１”、第２の
論理値を論理“０”とすると、２の累乗値のメモリアド
レスが書き込み先となり、第１の論理値を論理“０”、
第２の論理値を論理“１”とすると、２^N −１−２
^M （Ｎはメモリアドレスの最大ビット数，Ｍは０，１，
…，Ｎ−１）のメモリアドレスが書き込み先となって、
何れの場合も、１つのアドレスビットのみが他のアドレ
スビットの信号状態と異なる組み合わせを網羅すること
になり、アドレスバスを構成する各アドレスビットが正
常に動作しているか否かの判定が可能となる。

【００１５】また、各アドレスに書き込む期待値データ
は、そのアドレス中の第１の論理値のビット位置を示す
データ又はそのアドレス中の第１の論理値のビットの信
号が加わるメモリＩＣのピン番号を示すデータとする。
例えば、メモリアドレスを１６ビット幅とし、例えば最
下位ビットのみが第１の論理値であるアドレスのメモリ
領域に期待値データを書き込む場合、その期待値データ
は、最下位ビットの位置を示す「１」か、その最下位ビ
ットの信号がメモリＩＣのピン番号αに加えられている
場合には「α」とする。

【００１６】次いで、第２のステップにおいて、メモリ
のアドレスのうち、全ビットが第２の論理値となるアド
レスのメモリ領域に前記期待値データと相違するデータ
を書き込む。例えば第２の論理値が論理“０”の場合は
メモリアドレス０番地にデータを書き、第２の論理値が
論理“１”の場合は最終番地にデータを書く。ここで書
き込むデータは第１のステップで書き込む期待値データ
と相違するデータであり、例えばオール０のデータが書
かれる。

【００１７】以上の第１および第２のステップの実行に
より、以下のような状態が生じる。アドレスバスが正常
であれば、書き込もうとしたメモリアドレスのメモリ領
域に、書き込もうとしたデータが書かれる。しかし、ア
ドレスバスの何れかのビットが“１”固定不良，“０”
固定不良を起こしていると、全データを所望のメモリア
ドレスに書き込むことができず、不良ビットの位置に応
じて異なるアドレスに書き込まれる。

【００１８】例えば、最下位ビットに“０”固定不良が
ある場合、第１のステップにおいて、最下位ビットのみ
“１”であり他が全て“０”のメモリアドレスに期待値
データ（例えば最下位ビットを示す「１」またはピン番
号を示す「α」）を書き込むと、実際には０番地に期待
値データ「１」または「α」が書き込まれる。そして、
第２のステップにおいて、全ビットが“０”のメモリア
ドレスである０番地に例えば０を書き込むと、第１のス
テップで０番地に書き込まれた「１」または「α」が
「０」に上書きされる。

【００１９】このような状態が生じるため、次の第３の
ステップにおいて、第１のステップで書き込み対象とし
たアドレスのメモリ領域全てからデータを読み出し、そ
のアドレスのメモリ領域に対して第１のステップで書き
込んだ期待値データと比較すると、アドレスバスに起因
するメモリ不良が存在しない場合には、読み出した全て
のメモリ領域について期待値と一致するが、何れかのア
ドレスビットに不良があると、そうはならない。

【００２０】例えば前述した例の場合、第３のステップ
において、最下位ビットのみ“１”であり他が全て
“０”のメモリアドレスの読み出しを行うと、最下位ビ
ットに“０”固定不良があるため、実際には０番地から
データが読み出され、その値は「０」となり、第１のス
テップにおいて書き込もうとした期待値データ「１」ま
たは「α」と相違する。

【００２１】このように読み出されたデータと一致しな
かった場合、第４のステップにおいて、期待値データを
含むメモリチェック結果が出力される。前述の例では、
期待値データ「１」または「α」が出力され、アドレス
バスの１番目のビット、メモリＩＣのピン番号αのアド
レスビットが不良であることが示される。

【００２２】

【発明の実施の形態】次に本発明の実施の形態の例につ
いて図面を参照して詳細に説明する。

【００２３】図１は本発明のメモリのチェック方法によ
ってメモリ不良を検査する対象となる電子機器の一例を
示すブロック図である。この例の電子機器は、マイクロ
プロセッサ等のプロセッサ１と、そのアドレスバス２，
データバス３およびコントロールバス４と、これらのバ
スに接続されたメモリ５およびＩ／Ｏインタフェース６
と、Ｉ／Ｏインタフェース６に接続された表示装置７と
から構成されている。ここで、メモリ５がチェック対象
のメモリである。なお、このような電子機器の例として
は、例えばＴＶゲーム機がある。

【００２４】図１に示す電子機器の製造ラインにおいて
は、組み立てられた電子機器に対して通電検査が行われ
る。そして、その一環として、データのビット反転によ
るデータバスチェックの後に、所定メモリアドレスに対
してデータを書き込み、次にそのデータを読み出して期
待値と比較することにより、メモリチェックが実施され
る。

【００２５】データのビット反転によるデータバスチェ
ックは、例えば、以下のような手順で行われる。

【００２６】（１）プロセッサ１からメモリ５の或るア
ドレス（Ａとする）にオール１のデータを書き込む。こ
れは、具体的にはメモリ５のアドレスＡのメモリ領域に
オール１のデータをストアする命令を実行することによ
り行う。このとき、アドレスバス２にアドレスＡが、デ
ータバス３にオール１のデータが、コントロールバス４
にライト信号が出力されて書き込みが行われる。 （２）アドレスＡのメモリ領域の内容に１を加算する。
これは、具体的にはメモリ５のアドレスＡのメモリ領域
の内容を＋１する加算命令を実行することにより行う。
このとき、アドレスバス２にアドレスＡが、コントロー
ルバス４にリード信号が出力されて、アドレスＡのメモ
リ領域の内容であるオール１がプロセッサ１のレジスタ
に読み込まれ、次いで、そのレジスタの内容が＋１され
て、結果としてレジスタの内容がオール０となり、それ
がデータバス３を介してメモリ５のアドレスＡのメモリ
領域に書き戻される。 （３）プロセッサ１からメモリ５のアドレスＡの内容を
読み出し、オール０と比較する。オール０であれば、デ
ータバス３は正常と判断し、オール０でなければ不良と
判断してその修復を行う。

【００２７】さて、データバスチェックによってデータ
バス３の正常性が確認された後に、アドレスバス２の不
良に起因するメモリ不良のチェックが実施される。

【００２８】図２は本発明の一実施例におけるメモリチ
ェック方法の処理例を示すフローチャートである。先
ず、プロセッサ１は、メモリ５のアドレスのうち、１ビ
ットのみが“１”で他のビットが全て“０”となるアド
レスのメモリ領域全てに、各々対応する期待値データを
書き込む（Ｓ１）。次いで、プロセッサ１は、全ビット
が“０”のメモリアドレスにオール０のデータを書き込
む（Ｓ２）。次いで、プロセッサ１は、期待値データを
書き込んだメモリアドレス全て、すなわち、メモリ５の
アドレスのうち、１ビットのみが“１”で他のビットが
“０”となるアドレスのメモリ領域全てからデータを読
み出す（Ｓ３）。次いで、読み出した個々のデータを、
対応する期待値データと比較する（Ｓ４）。そして、読
み出した個々のデータ全てが、対応する期待値データと
一致していれば（Ｓ５でＹＥＳ）、プロセッサ１はＩ／
Ｏインタフェース６を介して表示装置７に不良なしを示
すＯＫ表示を行う（Ｓ６）。他方、何れかの読み出しデ
ータが、対応する期待値データと一致しなかった場合
は、不一致であったもの全てについて、その期待値デー
タと、読み出したデータと、読み出したアドレスとを、
Ｉ／Ｏインタフェース６を介して表示装置７に表示する
（Ｓ７）。

【００２９】図３は、メモリ５のメモリアドレスのビッ
ト幅が１６ビット、１つのメモリアドレスに対応するメ
モリ領域に書き込まれるデータ幅が１６ビットとした場
合の、図２のステップＳ１，Ｓ２で書き込みが行われる
メモリ５のアドレス（チェックアドレス）および書き込
まれる期待値データ、ステップＳ３で読み出しが行われ
るメモリ５のアドレス（チェックアドレス）および読み
出しデータと比較される期待値データ（ステップＳ１で
書き込んだデータと同じ）の具体例を示す。なお、チェ
ックアドレスおよび期待値データは１６進数で表記して
いる。また、参考までに、各チェックアドレスに対応す
るアドレスビットの状態と、リード／ライトの区別とを
付記してある。

【００３０】図３を参照すると、ステップＳ１では、チ
ェックアドレス０００１Ｈに対して期待値データ０００
１Ｈ、チェックアドレス０００２Ｈに対して期待値デー
タ０００２Ｈ、チェックアドレス０００４Ｈに対して期
待値データ０００３Ｈ、チェックアドレス０００８Ｈに
対して期待値データ０００４Ｈ、…、チェックアドレス
８０００Ｈに対して期待値データ００１６Ｈを、それぞ
れ書き込んでいる。ここで、本実施例における各期待値
データは、そのチェックアドレス中の論理“１”のビッ
トの位置を示すデータとなっている。例えば、期待値デ
ータ０００３Ｈはアドレスビットの下位から３番目のビ
ットが“１”であることを示し、期待値データ０００９
Ｈはアドレスビットの下位から９番目のビットが“１”
であることを示す。なお、アドレスビットの下位から１
０番目〜１６番目のビットが“１”であることの１６進
数表示では、０００ＡＨ〜００１０Ｈとなるが、本実施
例では、故意に００１０Ｈ〜００１６Ｈにしてある。そ
の理由は、後述する表示の際に誰もが日頃慣れている１
０進数で恰も表示されているように見せるためである。

【００３１】以下、具体例を上げて本実施例の動作を説
明する。

【００３２】具体例１ この例では、アドレスビット１（最下位ビット）に
“０”固定不良があった場合を想定する。ステップＳ１
における期待値データの書き込みは実際は以下のように
行われる。チェックアドレス０００１Ｈに期待値０００
１Ｈを書き込もうとするが、最下位ビットに“０”固定
不良があるため、実際には、アドレス００００Ｈに期待
値０００１Ｈが書き込まれる。以下、チェックアドレス
０００２Ｈ〜８０００Ｈに対する期待値データの書き込
みでは、チェックアドレス通りの箇所に各々の期待値デ
ータが書き込まれる。

【００３３】次に、ステップＳ２におけるアドレス００
００Ｈに対するデータ００００Ｈの書き込みでは、その
通りに書き込みが行われる。このとき、アドレス０００
０Ｈにはチェックアドレス０００１Ｈの書き込みによっ
て期待値データ０００１Ｈが既に書き込まれているた
め、それが上書きされる。即ち、ステップＳ２を終了し
た時点で、アドレス００００Ｈの内容は００００Ｈとな
る。

【００３４】次に、ステップＳ３を実行し、各チェック
アドレスからデータを読み出す。このとき、チェックア
ドレス０００１Ｈからの読み出しは、最下位ビットに
“０”固定不良があるため、実際にはチェックアドレス
００００Ｈから読み出され、その読み出しデータの値は
００００Ｈとなる。従って、期待値である０００１Ｈと
一致しないため、期待値０００１Ｈ，チェックアドレス
０００１Ｈ，読み出しデータ００００Ｈが表示装置７に
表示される。なお、他のチェックアドレスから読み出さ
れたデータは全て期待値データと一致する。

【００３５】結局、図２の処理によって表示装置７に
は、 期待値＝０００１ チェックアドレス＝０００１ 読み出しデータ＝００００ が表示され、期待値０００１の内容からアドレスの最下
位ビットに不良があることが一目で判断可能となる。

【００３６】具体例２ この例では、アドレスビット１（最下位ビット）に
“１”固定不良があった場合を想定する。ステップＳ１
における期待値データの書き込みは実際は以下のように
行われる。チェックアドレス０００１Ｈに期待値０００
１Ｈを書き込む動作はその通りに行われる。チェックア
ドレス０００２Ｈに期待値データ０００２Ｈを書き込む
場合、最下位ビットに“１”固定不良があるため、実際
にはアドレス０００３Ｈに期待値データ０００２Ｈが書
き込まれる。以下、チェックアドレス０００４Ｈ〜８０
００Ｈにそれぞれ期待値データを書き込もうとするが、
実際には別のアドレスに書き込みが行われる。

【００３７】次にステップＳ２において、チェックアド
レス００００Ｈにデータ００００Ｈを書き込もうとする
が、実際にはアドレス０００１Ｈにデータ００００Ｈが
書き込まれる。このとき、アドレス０００１Ｈにはチェ
ックアドレス０００１Ｈの書き込みによって既に０００
１Ｈが書き込まれているので、それが上書きされる。即
ち、ステップＳ２の終了時点では、アドレス０００１Ｈ
の内容は００００Ｈとなる。

【００３８】次に、ステップＳ３を実行し、各チェック
アドレスからデータを読み出す。このとき、チェックア
ドレス０００１Ｈからの読み出しは、その通りのチェッ
クアドレス０００１Ｈから読み出しが行われ、その読み
出しデータは００００Ｈとなる。従って、期待値である
０００１Ｈと一致しないため、期待値０００１Ｈ，チェ
ックアドレス０００１Ｈ，読み出しデータ００００Ｈが
表示装置７に表示される。なお、他のチェックアドレス
に対する読み出しは実は別のアドレスから読み出される
が、結果として期待データと同じデータが読み出され
る。例えば、チェックアドレス０００２Ｈからの読み出
しは、実際にはアドレス０００３Ｈから読み出される
が、このアドレス０００３Ｈには期待値データ０００２
Ｈが書き込まれているので一致する。

【００３９】結局、図２の処理によって表示装置７に
は、 期待値＝０００１ チェックアドレス＝０００１ 読み出しデータ＝００００ が表示され、期待値０００１の内容からアドレスの最下
位ビットに不良があることが一目で判断可能となる。

【００４０】なお、以上の具体例では、アドレスの最下
位ビットに不良があった場合を採り上げたが、その他の
ビットに不良がある場合も同様である。また、複数のビ
ットに不良がある場合、不良箇所分の期待値データが出
力される。

【００４１】図４は本発明の別の実施例におけるメモリ
チェック方法の処理例を示すフローチャートである。

【００４２】先の図２の実施例の処理では、ステップＳ
１において、メモリのアドレスのうち、１ビットのみが
“１”で他のビットが全て“０”となるアドレスのメモ
リ領域全てに、対応する期待値データを書き込んだが、
図４の実施例の処理では、ステップＳ１において、メモ
リアドレスのうち、１ビットのみが“０”で他のビット
が全て“１”となるアドレスのメモリ領域全てに、対応
する期待値データを書き込むようにしている。また、ス
テップＳ２では、全ビットが“１”のメモリアドレスに
オール０のデータを書き込むようにしている。その他の
処理は図２と同じである。

【００４３】図５は、メモリ５のメモリアドレスのビッ
ト幅が１６ビット、１つのメモリアドレスに対応するメ
モリ領域に書き込まれるデータ幅が１６ビットとした場
合の、図４のステップＳ１，Ｓ２で書き込みが行われる
メモリ５のアドレス（チェックアドレス）および書き込
まれる期待値データ、ステップＳ３で読み出しが行われ
るメモリ５のアドレス（チェックアドレス）および読み
出しデータと比較される期待値データ（ステップＳ１で
書き込んだデータと同じ）の具体例を示す。なお、チェ
ックアドレスおよび期待値データは１６進数で表記して
いる。また、参考までに、各チェックアドレスに対応す
るアドレスビットの状態と、リード／ライトの区別とを
付記してある。

【００４４】図５を参照すると、ステップＳ１では、チ
ェックアドレスＦＦＦＥＨに対して期待値データ０００
１Ｈ、チェックアドレスＦＦＦＤＨに対して期待値デー
タ０００２Ｈ、チェックアドレスＦＦＦＢＨに対して期
待値データ０００３Ｈ、チェックアドレスＦＦＦ７Ｈに
対して期待値データ０００４Ｈ、…、チェックアドレス
７ＦＦＦＨに対して期待値データ００１６Ｈを、それぞ
れ書き込んでいる。ここで、本実施例における各期待値
データは、そのチェックアドレス中の論理“０”のビッ
トの位置を示すデータとなっている。例えば、期待値デ
ータ０００３Ｈはアドレスビットの下位から３番目のビ
ットが“０”であることを示し、期待値データ０００９
Ｈはアドレスビットの下位から９番目のビットが“０”
であることを示す。なお、アドレスビットの下位から１
０番目〜１６番目のビットが“１”であることの１６進
数表示では、０００ＡＨ〜００１０Ｈとなるが、本実施
例では、故意に００１０Ｈ〜００１６Ｈにしてある。そ
の理由は、後述する表示の際に誰もが日頃慣れている１
０進数で恰も表示されているように見せるためである。

【００４５】以下、具体例を上げて本実施例の動作を説
明する。

【００４６】具体例１ この例では、アドレスビット１（最下位ビット）に
“１”固定不良があった場合を想定する。ステップＳ１
における期待値データの書き込みは実際は以下のように
行われる。チェックアドレスＦＦＦＥＨに期待値０００
１Ｈを書き込もうとするが、最下位ビットに“１”固定
不良があるため、実際には、アドレスＦＦＦＦＨに期待
値０００１Ｈが書き込まれる。以下、チェックアドレス
ＦＦＦＤＨ〜７ＦＦＦＨに対する期待値データの書き込
みでは、チェックアドレス通りの箇所に各々の期待値デ
ータが書き込まれる。

【００４７】次に、ステップＳ２におけるアドレスＦＦ
ＦＦＨに対するデータ００００Ｈの書き込みでは、その
通りに書き込みが行われる。このとき、アドレスＦＦＦ
ＦＨにはチェックアドレスＦＦＦＥＨに対する書き込み
処理時に期待値データ０００１Ｈが既に書き込まれてい
るため、それが上書きされる。即ち、ステップＳ２を終
了した時点で、アドレスＦＦＦＦＨの内容は００００Ｈ
となる。

【００４８】次に、ステップＳ３を実行し、各チェック
アドレスからデータを読み出す。このとき、チェックア
ドレスＦＦＦＥＨからの読み出しは、最下位ビットに
“１”固定不良があるため、実際にはアドレスＦＦＦＦ
Ｈから読み出され、その読み出しデータの値は００００
Ｈとなる。従って、期待値である０００１Ｈと一致しな
いため、期待値０００１Ｈ，チェックアドレスＦＦＦＥ
Ｈ，読み出しデータ００００Ｈが表示装置７に表示され
る。なお、他のチェックアドレスから読み出されたデー
タは全て期待値データと一致する。

【００４９】結局、図４の処理によって表示装置７に
は、 期待値＝０００１ チェックアドレス＝ＦＦＦＥ 読み出しデータ＝００００ が表示され、期待値０００１の内容からアドレスの最下
位ビットに不良があることが一目で判断可能となる。

【００５０】具体例２ この例では、アドレスビット１（最下位ビット）に
“０”固定不良があった場合を想定する。ステップＳ１
における期待値データの書き込みは実際は以下のように
行われる。チェックアドレスＦＦＦＥＨに期待値０００
１Ｈを書き込む動作はその通りに行われる。チェックア
ドレスＦＦＦＤＨに期待値データ０００２Ｈを書き込む
場合、最下位ビットに“０”固定不良があるため、実際
にはアドレスＦＦＦＣＨに期待値データ０００２Ｈが書
き込まれる。以下、チェックアドレスＦＦＦＢＨ〜７Ｆ
ＦＦＨにそれぞれ期待値データを書き込もうとするが、
実際には別のアドレスに書き込みが行われる。

【００５１】次にステップＳ２において、アドレスＦＦ
ＦＦＨにデータ００００Ｈを書き込もうとするが、実際
にはアドレスＦＦＦＥＨにデータ００００Ｈが書き込ま
れる。このとき、アドレスＦＦＦＥＨにはチェックアド
レスＦＦＦＥＨの書き込みによって既に０００１Ｈが書
き込まれているので、それが上書きされる。即ち、ステ
ップＳ２の終了時点では、アドレスＦＦＦＥＨの内容は
００００Ｈとなる。

【００５２】次に、ステップＳ３を実行し、各チェック
アドレスからデータを読み出す。このとき、チェックア
ドレスＦＦＦＥＨからの読み出しは、その通りのチェッ
クアドレスＦＦＦＥＨから読み出しが行われ、その読み
出しデータは００００Ｈとなる。従って、期待値である
０００１Ｈと一致しないため、期待値０００１Ｈ，チェ
ックアドレスＦＦＦＥＨ，読み出しデータ００００Ｈが
表示装置７に表示される。なお、他のチェックアドレス
に対する読み出しは実は別のアドレスから読み出される
が、結果として期待値データと同じデータが読み出され
る。例えば、チェックアドレスＦＦＦＤＨからの読み出
しは、実際にはアドレスＦＦＦＣＨから読み出される
が、このアドレスＦＦＦＣＨには期待値データ０００２
Ｈが書き込まれているので一致する。

【００５３】結局、図２の処理によって表示装置７に
は、 期待値＝０００１ チェックアドレス＝ＦＦＦＥ 読み出しデータ＝００００ が表示され、期待値０００１の内容からアドレスの最下
位ビットに不良があることが一目で判断可能となる。

【００５４】なお、以上の具体例では、アドレスの最下
位ビットに不良があった場合を採り上げたが、その他の
ビットに不良がある場合も同様である。また、複数のビ
ットに不良がある場合、不良箇所分の期待値データが出
力される。

【００５５】以上の各実施例においては、期待値データ
としてアドレスビットのうちの“１”（図３の場合）、
“０”（図５の場合）のアドレスビットの位置を示すデ
ータを用いたが、そのアドレスビットに割り当てられて
いるメモリ５のＩＣのピン番号を示すデータを期待値デ
ータとして用いるようにしても良い。

【００５６】また、表示装置７に表示するチェック結果
中に、期待値データ，チェックアドレスおよび読み出し
データを含めたが、期待値データのみ出力するようにし
ても良い。

【００５７】さらに、図２または図４の処理を電子機器
中のプロセッサ１が行うようにしたが、検査のために外
部のプロセッサをアドレスバス２，データバス３および
コントロールバス４に接続して検査する場合、この外部
のプロセッサで実行するようにしても良い。

【００５８】

【発明の効果】以上説明したように本発明によれば以下
のような効果を得ることができる。

【００５９】アドレスバスの不良に起因するメモリ不良
を効率良くチェックすることができる。その理由は、各
アドレスビットが正常かどうかをチェックできる最小限
のメモリアドレスのみを対象としてアクセスを行うため
である。

【００６０】チェック結果の内容から不良のあった箇所
を一目で判定することができる。その理由は、チェック
結果に含まれるデータ期待値が不良箇所となったアドレ
スビットの位置またはそのアドレスビットが加わるメモ
リＩＣのピン番号を示しているからである。

【図面の簡単な説明】

【図１】本発明のメモリのチェック方法によってメモリ
不良を検査する対象となる電子機器の一例を示すブロッ
ク図である。

【図２】本発明の一実施例におけるメモリチェック方法
の処理例を示すフローチャートである。

【図３】本発明の一実施例におけるチェックアドレス，
期待値データ等の例を示す図である。

【図４】本発明の別の実施例におけるメモリチェック方
法の処理例を示すフローチャートである。

【図５】本発明の別の実施例におけるチェックアドレ
ス，期待値データ等の例を示す図である。

【符号の説明】

１…プロセッサ ２…アドレスバス ３…データバス ４…コントロールバス ５…メモリ ６…Ｉ／Ｏインタフェース ７…表示装置

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリにデータを書き込み、それを読み
   出して書き込みデータと比較することによりメモリをチ
   ェックする方法であって、 メモリのアドレスのうち、１ビットのみが第１の論理値
   で他のビットが全て第２の論理値となるアドレスのメモ
   リ領域全てに、そのアドレス中の第１の論理値のビット
   の位置を示す期待値データを書き込む第１のステップ
   と、 メモリのアドレスのうち、全ビットが第２の論理値とな
   るアドレスのメモリ領域に前記期待値データと相違する
   データを書き込む第２のステップと、 前記第１のステップで書き込み対象としたアドレスのメ
   モリ領域全てからデータを読み出し、そのアドレスのメ
   モリ領域に対して前記第１のステップで書き込んだ期待
   値データと比較する第３のステップと、 読み出されたデータに一致しなかった期待値データを含
   むメモリチェック結果を出力する第４のステップとを含
   むことを特徴とするメモリのチェック方法。
2. 【請求項２】 メモリにデータを書き込み、それを読み
   出して書き込みデータと比較することによりメモリをチ
   ェックする方法であって、 メモリのアドレスのうち、１ビットのみが第１の論理値
   で他のビットが全て第２の論理値となるアドレスのメモ
   リ領域全てに、そのアドレス中の第１の論理値のビット
   の信号が加わるメモリＩＣのピン番号を示す期待値デー
   タを書き込む第１のステップと、 メモリのアドレスのうち、全ビットが第２の論理値とな
   るアドレスのメモリ領域に前記期待値データと相違する
   データを書き込む第２のステップと、 前記第１のステップで書き込み対象としたアドレスのメ
   モリ領域全てからデータを読み出し、そのアドレスのメ
   モリ領域に対して前記第１のステップで書き込んだ期待
   値データと比較する第３のステップと、 読み出されたデータと一致しなかった期待値データを含
   むメモリチェック結果を出力する第４のステップとを含
   むことを特徴とするメモリのチェック方法。
3. 【請求項３】 前記第１の論理値が論理“１”、前記第
   ２の論理値が論理“０”であることを特徴とする請求項
   １または２記載のメモリのチェック方法。
4. 【請求項４】 前記第１の論理値が論理“０”、前記第
   ２の論理値が論理“１”であることを特徴とする請求項
   １または２記載のメモリのチェック方法。
5. 【請求項５】 前記第４のステップで出力するメモリチ
   ェック結果が、期待値データに加えて、この期待値デー
   タと一致しなかった読み出しデータと、読み出しアドレ
   スとを含むことを特徴とする請求項３または４記載のメ
   モリのチェック方法。