JPH09198274A - プロセッサとｒａｍを有する装置のテスト方法 - Google Patents
プロセッサとｒａｍを有する装置のテスト方法Info
- Publication number
- JPH09198274A JPH09198274A JP8027277A JP2727796A JPH09198274A JP H09198274 A JPH09198274 A JP H09198274A JP 8027277 A JP8027277 A JP 8027277A JP 2727796 A JP2727796 A JP 2727796A JP H09198274 A JPH09198274 A JP H09198274A
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- Japan
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- address
- data
- ram
- different
- bit
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 プロセッサとＲＡＭ間のアドレスバスの信号
線（アドレス線）の正常または異常を検出する。 【解決手段】 ＲＡＭの任意のアドレスへ任意のデータ
を書き込む第１の書き込み処理（ステップＳ２）を行
い、第１の書き込み処理のアドレスと１ｂｉｔだけビッ
トパターンの異なるＲＡＭのアドレスへ、第１の書き込
み処理のデータと異なるデータを書き込む第２の書き込
み処理（ステップＳ３）を行い、第１の書き込み処理の
アドレスからデータを読み出し（ステップＳ４）、第１
の書き込み処理のデータと読み出したデータの比較を行
い（ステップＳ５）、異なっている場合は、第１の書き
込み処理のアドレスと、第２の書き込み処理のアドレス
の、ビットパターンの異なる１ビットに対応するアドレ
ス線の異常と判定する。
線（アドレス線）の正常または異常を検出する。 【解決手段】 ＲＡＭの任意のアドレスへ任意のデータ
を書き込む第１の書き込み処理（ステップＳ２）を行
い、第１の書き込み処理のアドレスと１ｂｉｔだけビッ
トパターンの異なるＲＡＭのアドレスへ、第１の書き込
み処理のデータと異なるデータを書き込む第２の書き込
み処理（ステップＳ３）を行い、第１の書き込み処理の
アドレスからデータを読み出し（ステップＳ４）、第１
の書き込み処理のデータと読み出したデータの比較を行
い（ステップＳ５）、異なっている場合は、第１の書き
込み処理のアドレスと、第２の書き込み処理のアドレス
の、ビットパターンの異なる１ビットに対応するアドレ
ス線の異常と判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサとＲＡ
Ｍを有する装置のテスト方法に関する。
Ｍを有する装置のテスト方法に関する。
【０００２】
【従来の技術】プロセッサとＲＡＭを有する装置として
は、パーソナルコンピュータ等、多種多様な装置が存在
する。例えばパーソナルコンピュータにおいては、電源
投入時のセルフテストでＲＡＭのテストを行う。従来の
ＲＡＭのテストは、ＲＡＭの任意のアドレスに対してテ
ストデータを書き込み、その後に読み出しを行い、書き
込んだ値と読み出した値を比較して、一致していれば正
常、異なっている場合は異常と判定する。このテストを
ＲＡＭの全アドレスに対して行うことにより、ＲＡＭ全
体のテストが行われる。
は、パーソナルコンピュータ等、多種多様な装置が存在
する。例えばパーソナルコンピュータにおいては、電源
投入時のセルフテストでＲＡＭのテストを行う。従来の
ＲＡＭのテストは、ＲＡＭの任意のアドレスに対してテ
ストデータを書き込み、その後に読み出しを行い、書き
込んだ値と読み出した値を比較して、一致していれば正
常、異なっている場合は異常と判定する。このテストを
ＲＡＭの全アドレスに対して行うことにより、ＲＡＭ全
体のテストが行われる。
【０００３】
【発明が解決しようとする課題】従来のテスト方法で
は、アドレス線が故障している場合は異常と判定されな
いという問題点がある。アドレス線に断線、はんだ不良
等の異常が発生している場合、アドレス線はＨｉｇｈレ
ベルまたはＬｏｗレベルに固定された状態になっている
と考えられる。したがって、故障したアドレス線だけが
異なるアドレスへのアクセスは、実際にはＲＡＭの同一
アドレスにアクセスを行うことになる。例えば、アドレ
スの最下位ビットに対応するアドレス線が故障してＨｉ
ｇｈ状態に固定されている場合に、アドレス００００ｈ
に対するテストは、アドレス０００１ｈをアクセスする
ことになり、ＲＡＭのテストとしては正常と判定してし
まう。即ち、アドレス線の故障は異常と判定できない点
で改善余地があった。
は、アドレス線が故障している場合は異常と判定されな
いという問題点がある。アドレス線に断線、はんだ不良
等の異常が発生している場合、アドレス線はＨｉｇｈレ
ベルまたはＬｏｗレベルに固定された状態になっている
と考えられる。したがって、故障したアドレス線だけが
異なるアドレスへのアクセスは、実際にはＲＡＭの同一
アドレスにアクセスを行うことになる。例えば、アドレ
スの最下位ビットに対応するアドレス線が故障してＨｉ
ｇｈ状態に固定されている場合に、アドレス００００ｈ
に対するテストは、アドレス０００１ｈをアクセスする
ことになり、ＲＡＭのテストとしては正常と判定してし
まう。即ち、アドレス線の故障は異常と判定できない点
で改善余地があった。
【０００４】本発明は、上記の問題点に鑑みてなされた
もので、プロセッサとＲＡＭ間のアドレスバスの信号線
（アドレス線）の正常または異常を検出することを目的
とする。
もので、プロセッサとＲＡＭ間のアドレスバスの信号線
（アドレス線）の正常または異常を検出することを目的
とする。
【０００５】
【課題を解決するための手段】この目的を達成するため
に、本発明のプロセッサとＲＡＭを有する装置のテスト
方法は、ＲＡＭの任意のアドレスへ任意のデータを書き
込む第１の書き込み処理（ステップＳ２）を行い、第１
の書き込み処理のアドレスと１ｂｉｔだけビットパター
ンの異なるＲＡＭのアドレスへ、第１の書き込み処理の
データと異なるデータを書き込む第２の書き込み処理
（ステップＳ３）を行い、第１の書き込み処理のアドレ
スからデータを読み出し（ステップＳ４）、第１の書き
込み処理のデータと読み出したデータの比較を行い（ス
テップＳ５）、異なっている場合は、第１の書き込み処
理のアドレスと、第２の書き込み処理のアドレスの、ビ
ットパターンの異なる１ビットに対応するアドレス線の
異常と判定するように構成されている。
に、本発明のプロセッサとＲＡＭを有する装置のテスト
方法は、ＲＡＭの任意のアドレスへ任意のデータを書き
込む第１の書き込み処理（ステップＳ２）を行い、第１
の書き込み処理のアドレスと１ｂｉｔだけビットパター
ンの異なるＲＡＭのアドレスへ、第１の書き込み処理の
データと異なるデータを書き込む第２の書き込み処理
（ステップＳ３）を行い、第１の書き込み処理のアドレ
スからデータを読み出し（ステップＳ４）、第１の書き
込み処理のデータと読み出したデータの比較を行い（ス
テップＳ５）、異なっている場合は、第１の書き込み処
理のアドレスと、第２の書き込み処理のアドレスの、ビ
ットパターンの異なる１ビットに対応するアドレス線の
異常と判定するように構成されている。
【０００６】
【発明の実施の形態】実施の形態を説明する前に、本発
明の概略について説明する。
明の概略について説明する。
【０００７】アドレス線に断線、はんだ不良等の異常が
発生していた場合、アドレス線はＨｉｇｈレベルまたは
Ｌｏｗレベルに固定された状態になっていると考えられ
る。従って、故障したアドレス線だけが異なるアドレス
へのアクセスは実際にはＲＡＭの同一アドレスヘアクセ
スが行われることになる。
発生していた場合、アドレス線はＨｉｇｈレベルまたは
Ｌｏｗレベルに固定された状態になっていると考えられ
る。従って、故障したアドレス線だけが異なるアドレス
へのアクセスは実際にはＲＡＭの同一アドレスヘアクセ
スが行われることになる。
【０００８】本発明では、最初にプロセッサは任意のア
ドレスへ任意のデータを書き込み、次にテストを行うア
ドレス線に対応するビットだけを反転させたアドレスへ
最初と異なるデータを書き込む。その後、最初の書き込
みを行ったアドレスから読み出しを行う。もし、反転さ
せたビットに対応するアドレス線が故障していた場合
は、最初に書き込んだアドレスのデータは次の書き込み
時に上書きされてしまい、最初に書き込んだアドレスを
読み出しても書き込んだデータと異なるデータが読み出
され、故障を検出できる。
ドレスへ任意のデータを書き込み、次にテストを行うア
ドレス線に対応するビットだけを反転させたアドレスへ
最初と異なるデータを書き込む。その後、最初の書き込
みを行ったアドレスから読み出しを行う。もし、反転さ
せたビットに対応するアドレス線が故障していた場合
は、最初に書き込んだアドレスのデータは次の書き込み
時に上書きされてしまい、最初に書き込んだアドレスを
読み出しても書き込んだデータと異なるデータが読み出
され、故障を検出できる。
【０００９】例えば、アドレスの最下位ビットに対応す
るアドレス線が故障している場合、アドレス００００ｈ
にデータ５５ｈを書き込んだ後、アドレスの最下位ビッ
トだけが異なるアドレスである０００１ｈにデータＡＡ
ｈを書き込み、その後にアドレス００００ｈを読み出し
た場合、アドレス００００ｈに書き込んだはずの５５ｈ
ではなく、上書きされたＡＡｈが読み出されることにな
り、異常が検出できる。このテストをＲＡＭのすべての
アドレス線に対して行うことにより、ＲＡＭの全アドレ
ス線の故障が検出できる。
るアドレス線が故障している場合、アドレス００００ｈ
にデータ５５ｈを書き込んだ後、アドレスの最下位ビッ
トだけが異なるアドレスである０００１ｈにデータＡＡ
ｈを書き込み、その後にアドレス００００ｈを読み出し
た場合、アドレス００００ｈに書き込んだはずの５５ｈ
ではなく、上書きされたＡＡｈが読み出されることにな
り、異常が検出できる。このテストをＲＡＭのすべての
アドレス線に対して行うことにより、ＲＡＭの全アドレ
ス線の故障が検出できる。
【００１０】以下、本発明の実施の形態を図面に基づい
て説明する。
て説明する。
【００１１】図１は、本発明によるプロセッサとＲＡＭ
を有する装置のテスト方法の一実施例を示すブロック結
線図である。
を有する装置のテスト方法の一実施例を示すブロック結
線図である。
【００１２】図１において、ＲＡＭ１は、１６本のアド
レス線Ａ０〜Ａ１５と、８本のデータ線Ｄ０〜Ｄ７を有
する６４ｋｂｙｔｅのＲＡＭである。プロセッサ２はＲ
ＡＭ１と接続され、ＲＡＭ１のアクセスを行う。ＲＡＭ
１はプロセッサ２のアドレス空間の００００ｈ番地から
ＦＦＦＦｈ番地にマッピングされている。
レス線Ａ０〜Ａ１５と、８本のデータ線Ｄ０〜Ｄ７を有
する６４ｋｂｙｔｅのＲＡＭである。プロセッサ２はＲ
ＡＭ１と接続され、ＲＡＭ１のアクセスを行う。ＲＡＭ
１はプロセッサ２のアドレス空間の００００ｈ番地から
ＦＦＦＦｈ番地にマッピングされている。
【００１３】図２に、本発明の一実施例のフローチャー
トを示す。本実施例では最下位のアドレス線から最上位
のアドレス線へ順番にテストを行う。以下、図２のフロ
ーチャートに従って説明を行う。
トを示す。本実施例では最下位のアドレス線から最上位
のアドレス線へ順番にテストを行う。以下、図２のフロ
ーチャートに従って説明を行う。
【００１４】ステップＳ１で、アドレス線番号を０に設
定する。ステップＳ２で、ＲＡＭ１の先頭アドレスへ基
準データを書き込む。図１の場合は、先頭アドレスは０
０００ｈ番地である。ステップＳ３で、ＲＡＭ１の先頭
アドレスのビットパターンと比較してアドレス線番号が
示すビットの値のみが異なるアドレスへ、テストデータ
を書き込む。図１の場合は、アドレス線番号が０の場
合、アドレスは０００１ｈ番地となる。テストデータは
基準データと異なるデータであれば何でもよい。ステッ
プＳ４で、ＲＡＭ１の先頭アドレスからデータを読み出
す。
定する。ステップＳ２で、ＲＡＭ１の先頭アドレスへ基
準データを書き込む。図１の場合は、先頭アドレスは０
０００ｈ番地である。ステップＳ３で、ＲＡＭ１の先頭
アドレスのビットパターンと比較してアドレス線番号が
示すビットの値のみが異なるアドレスへ、テストデータ
を書き込む。図１の場合は、アドレス線番号が０の場
合、アドレスは０００１ｈ番地となる。テストデータは
基準データと異なるデータであれば何でもよい。ステッ
プＳ４で、ＲＡＭ１の先頭アドレスからデータを読み出
す。
【００１５】ステップＳ５で、読み出したデータと基準
データの比較を行う。異なっている場合は、ステップＳ
６で異常と判定する。一致している場合は、ステップＳ
７でアドレス線番号を１インクリメントする。ステップ
Ｓ８で、アドレス線番号とアドレス線の本数を比較す
る。アドレス線番号がアドレス線の本数より小さい場合
は、ステップＳ２へ戻り、次のアドレス線のテストを行
う。図１の場合は、アドレス線番号がアドレス線の本数
である１６より小さい場合に、ステップＳ２へ戻る。ア
ドレス線番号がアドレス線の本数と等しいかまたは大き
い場合は、ステップＳ９で正常と判定してプログラムを
終了する。
データの比較を行う。異なっている場合は、ステップＳ
６で異常と判定する。一致している場合は、ステップＳ
７でアドレス線番号を１インクリメントする。ステップ
Ｓ８で、アドレス線番号とアドレス線の本数を比較す
る。アドレス線番号がアドレス線の本数より小さい場合
は、ステップＳ２へ戻り、次のアドレス線のテストを行
う。図１の場合は、アドレス線番号がアドレス線の本数
である１６より小さい場合に、ステップＳ２へ戻る。ア
ドレス線番号がアドレス線の本数と等しいかまたは大き
い場合は、ステップＳ９で正常と判定してプログラムを
終了する。
【００１６】
【発明の効果】以上のように、本発明のプロセッサとＲ
ＡＭを有する装置のテスト方法によれば、ＲＡＭの任意
のアドレスへ任意のデータを書き込む第１の書き込み処
理を行い、第１の書き込み処理のアドレスと１ｂｉｔだ
けビットパターンの異なるＲＡＭのアドレスへ、第１の
書き込み処理のデータと異なるデータを書き込む第２の
書き込み処理を行い、第１の書き込み処理のアドレスか
らデータを読み出し、第１の書き込み処理のデータと読
み出したデータの比較を行い、異なっている場合は、第
１の書き込み処理のアドレスと、第２の書き込み処理の
アドレスの、ビットパターンの異なる１ビットに対応す
るアドレス線の異常と判定するようにしたので、プロセ
ッサとＲＡＭ間のアドレスバスの信号線（アドレス線）
の正常または異常を検出することが可能となる。
ＡＭを有する装置のテスト方法によれば、ＲＡＭの任意
のアドレスへ任意のデータを書き込む第１の書き込み処
理を行い、第１の書き込み処理のアドレスと１ｂｉｔだ
けビットパターンの異なるＲＡＭのアドレスへ、第１の
書き込み処理のデータと異なるデータを書き込む第２の
書き込み処理を行い、第１の書き込み処理のアドレスか
らデータを読み出し、第１の書き込み処理のデータと読
み出したデータの比較を行い、異なっている場合は、第
１の書き込み処理のアドレスと、第２の書き込み処理の
アドレスの、ビットパターンの異なる１ビットに対応す
るアドレス線の異常と判定するようにしたので、プロセ
ッサとＲＡＭ間のアドレスバスの信号線（アドレス線）
の正常または異常を検出することが可能となる。
【図１】本発明によるプロセッサとＲＡＭを有する装置
のテスト方法の一実施例を示すブロック結線図である。
のテスト方法の一実施例を示すブロック結線図である。
【図２】本発明によるプロセッサとＲＡＭを有する装置
のテスト方法の一実施例を示すフローチャートである。
のテスト方法の一実施例を示すフローチャートである。
１ ＲＡＭ ２ プロセッサ
Claims (2)
- 【請求項１】ＲＡＭの任意のアドレスへ任意のデータを
書き込む第１の書き込み処理を行い、 第１の書き込み処理のアドレスと１ｂｉｔだけビットパ
ターンの異なるＲＡＭのアドレスへ、第１の書き込み処
理のデータと異なるデータを書き込む第２の書き込み処
理を行い、 第１の書き込み処理のアドレスからデータを読み出し、 第１の書き込み処理のデータと読み出したデータの比較
を行い、異なっている場合は、第１の書き込み処理のア
ドレスと、第２の書き込み処理のアドレスの、ビットパ
ターンの異なる１ビットに対応するアドレス線の異常と
判定するプロセッサとＲＡＭを有する装置のテスト方
法。 - 【請求項２】前記任意のアドレスをインクリメントまた
はデクリメントすることにより、ＲＡＭのすべてのアド
レス線のテストを行うことを特徴とする請求項１に記載
のプロセッサとＲＡＭを有する装置のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8027277A JPH09198274A (ja) | 1996-01-22 | 1996-01-22 | プロセッサとｒａｍを有する装置のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8027277A JPH09198274A (ja) | 1996-01-22 | 1996-01-22 | プロセッサとｒａｍを有する装置のテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09198274A true JPH09198274A (ja) | 1997-07-31 |
Family
ID=12216586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8027277A Pending JPH09198274A (ja) | 1996-01-22 | 1996-01-22 | プロセッサとｒａｍを有する装置のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09198274A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7251766B2 (en) | 1999-02-02 | 2007-07-31 | Fujitsu Limited | Test method and test circuit for electronic device |
-
1996
- 1996-01-22 JP JP8027277A patent/JPH09198274A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7251766B2 (en) | 1999-02-02 | 2007-07-31 | Fujitsu Limited | Test method and test circuit for electronic device |
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