JPH04257030A - 読み出し専用メモリパッチ方式 - Google Patents
読み出し専用メモリパッチ方式Info
- Publication number
- JPH04257030A JPH04257030A JP3037853A JP3785391A JPH04257030A JP H04257030 A JPH04257030 A JP H04257030A JP 3037853 A JP3037853 A JP 3037853A JP 3785391 A JP3785391 A JP 3785391A JP H04257030 A JPH04257030 A JP H04257030A
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- JP
- Japan
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- 230000004048 modification Effects 0.000 claims description 7
- 238000012986 modification Methods 0.000 claims description 7
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- 101150065817 ROM2 gene Proteins 0.000 description 2
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- 230000008859 change Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に用いられ
る読み出し専用メモリのパッチ方式に関する。
る読み出し専用メモリのパッチ方式に関する。
【０００２】
【従来の技術】一般に、情報処理装置で用いられる読み
出し専用メモリ（以下単にＲＯＭという）に記述された
マイクロプログラムに不具合が発生し、マイクロプログ
ラムの修正が必要となった際には、マイクロプログラム
を修正してこの修正マイクロプログラムを他のＲＯＭ（
修正ＲＯＭ）に記述し、この修正ＲＯＭを上記不具合が
生じたＲＯＭと置き換えることが必要であり、このよう
な修正及び置き換えに当たってはハードウエア及びソフ
トウェアで対応する必要がある。
出し専用メモリ（以下単にＲＯＭという）に記述された
マイクロプログラムに不具合が発生し、マイクロプログ
ラムの修正が必要となった際には、マイクロプログラム
を修正してこの修正マイクロプログラムを他のＲＯＭ（
修正ＲＯＭ）に記述し、この修正ＲＯＭを上記不具合が
生じたＲＯＭと置き換えることが必要であり、このよう
な修正及び置き換えに当たってはハードウエア及びソフ
トウェアで対応する必要がある。
【０００３】
【発明が解決しようとする課題】上述のように、ＲＯＭ
においてマイクロプログラムに不具合が生じた際には修
正ＲＯＭを作成して不具合ＲＯＭと置き換える必要があ
る。つまり、ＲＯＭ内のソフトウェアで発生した不具合
に対してはソフトウェアとハードウェアとの両方を変更
して対処しなければならず、しかも修正ＲＯＭを作成す
る段階で複雑な手続き及び特殊な装置が必要となるとい
う問題点がある。本発明の目的は修正ＲＯＭを作成する
段階で複雑な手続き及び特殊な装置を必要としない読み
出し専用メモリパッチ方式を提供することにある。
においてマイクロプログラムに不具合が生じた際には修
正ＲＯＭを作成して不具合ＲＯＭと置き換える必要があ
る。つまり、ＲＯＭ内のソフトウェアで発生した不具合
に対してはソフトウェアとハードウェアとの両方を変更
して対処しなければならず、しかも修正ＲＯＭを作成す
る段階で複雑な手続き及び特殊な装置が必要となるとい
う問題点がある。本発明の目的は修正ＲＯＭを作成する
段階で複雑な手続き及び特殊な装置を必要としない読み
出し専用メモリパッチ方式を提供することにある。
【０００４】
【課題を解決するための手段】本発明によれば、マイク
ロプログラムが格納された読み出し専用メモリと、該読
み出し専用メモリに接続され前記マイクロプログラムに
基づいて動作するマイクロプロセッサとを有する情報処
理装置において、前記マイクロプログラムの修正データ
が修正アドレスに対応して格納されたバックアップメモ
リと、該マイクロプロセッサからのアドレス情報に基づ
いて前記読み出し専用メモリ及び前記バックアップメモ
リのいずれか一方を選択する第１の選択手段と、前記バ
ックアップメモリが選択された際、前記アドレス情報に
基づいて前記バックアップメモリをアクセスして前記修
正データを前記マイクロプロセッサに与える読み出し手
段とを有することを特徴とする読み出し専用メモリパッ
チ方式が得られ、前記読み出し手段は、前記アドレス情
報と前記修正アドレス情報とを比較する比較部と、該比
較手段によって一致が確認された際、前記修正アドレス
情報を読み出しアドレスとして該読み出しアドレスに対
応する前記修正データを前記バックアップメモリから読
み出す読み出し部とを有するとともに前記比較手段によ
って不一致が確認されると、カウントアップするアドレ
スカウンタをに備え、前記比較手段によって一致が確認
された際、前記アドレスカウンタの値を前記読み出しア
ドレスとするようにしたことを特徴としている。
ロプログラムが格納された読み出し専用メモリと、該読
み出し専用メモリに接続され前記マイクロプログラムに
基づいて動作するマイクロプロセッサとを有する情報処
理装置において、前記マイクロプログラムの修正データ
が修正アドレスに対応して格納されたバックアップメモ
リと、該マイクロプロセッサからのアドレス情報に基づ
いて前記読み出し専用メモリ及び前記バックアップメモ
リのいずれか一方を選択する第１の選択手段と、前記バ
ックアップメモリが選択された際、前記アドレス情報に
基づいて前記バックアップメモリをアクセスして前記修
正データを前記マイクロプロセッサに与える読み出し手
段とを有することを特徴とする読み出し専用メモリパッ
チ方式が得られ、前記読み出し手段は、前記アドレス情
報と前記修正アドレス情報とを比較する比較部と、該比
較手段によって一致が確認された際、前記修正アドレス
情報を読み出しアドレスとして該読み出しアドレスに対
応する前記修正データを前記バックアップメモリから読
み出す読み出し部とを有するとともに前記比較手段によ
って不一致が確認されると、カウントアップするアドレ
スカウンタをに備え、前記比較手段によって一致が確認
された際、前記アドレスカウンタの値を前記読み出しア
ドレスとするようにしたことを特徴としている。
【０００５】
【実施例】以下本発明について実施例によって説明する
。図１を参照して、通常モード（通常動作時）において
、読み出し専用メモリ（以下単にＲＯＭという）２をア
クセスする際、マイクロプロセッサー（以下単にＲＯＭ
という）１はアドレスバス９を介してＲＯＭアドレス（
以下単にアドレスという）を送出するこのアドレスに応
答してバリッドビットメモリ４はハイ（Ｈ）レベル信号
を送出する。選択回路５はハイレベル信号を受けると、
ＲＯＭ２を選択してＲＯＭ２に対して第１の読み出し許
可信号を与える。これによって、ＲＯＭ２からはアドレ
スに対応するＲＯＭデータが読み出され、このＲＯＭデ
ータはデータバス１０を介してＣＰＵ１に与えられる。 この際、第１の読み出し許可信号に応答してマルチプレ
クサ回路７はアドレスバス９を選択してアドレスをバッ
クアップメモリ（ＢＵＭ）３に与える。この結果、バッ
クアップメモリ３は書き込み可能状態となり、例えば、
ＲＡＭエリアとして通常動作を行う。
。図１を参照して、通常モード（通常動作時）において
、読み出し専用メモリ（以下単にＲＯＭという）２をア
クセスする際、マイクロプロセッサー（以下単にＲＯＭ
という）１はアドレスバス９を介してＲＯＭアドレス（
以下単にアドレスという）を送出するこのアドレスに応
答してバリッドビットメモリ４はハイ（Ｈ）レベル信号
を送出する。選択回路５はハイレベル信号を受けると、
ＲＯＭ２を選択してＲＯＭ２に対して第１の読み出し許
可信号を与える。これによって、ＲＯＭ２からはアドレ
スに対応するＲＯＭデータが読み出され、このＲＯＭデ
ータはデータバス１０を介してＣＰＵ１に与えられる。 この際、第１の読み出し許可信号に応答してマルチプレ
クサ回路７はアドレスバス９を選択してアドレスをバッ
クアップメモリ（ＢＵＭ）３に与える。この結果、バッ
クアップメモリ３は書き込み可能状態となり、例えば、
ＲＡＭエリアとして通常動作を行う。
【０００６】ここで、ＲＯＭ２のマイクロプログラムに
おいて不具合が生じると、つまり、マイクロプログラム
に対して修正の必要が生じると、ＣＰＵ１はアドレスバ
ス９及びデータバス１０を介して修正箇所を示すアドレ
ス（以下修正アドレスという）及び修正データをＢＵＭ
３に書き込む。その後、ＣＰＵ１は順次修正アドレスを
アドレスバス９に送出する。これによって、バリッドビ
ットメモリ４からロウ（Ｌ）レベル信号が送出される。 なお、修正データは電源オフ或いはリセット等によって
消去されることはなく、さらに、バリッドビットメモリ
４も電源オフ或いはリセット等によって状態が変化する
ことはない。
おいて不具合が生じると、つまり、マイクロプログラム
に対して修正の必要が生じると、ＣＰＵ１はアドレスバ
ス９及びデータバス１０を介して修正箇所を示すアドレ
ス（以下修正アドレスという）及び修正データをＢＵＭ
３に書き込む。その後、ＣＰＵ１は順次修正アドレスを
アドレスバス９に送出する。これによって、バリッドビ
ットメモリ４からロウ（Ｌ）レベル信号が送出される。 なお、修正データは電源オフ或いはリセット等によって
消去されることはなく、さらに、バリッドビットメモリ
４も電源オフ或いはリセット等によって状態が変化する
ことはない。
【０００７】選択回路５はロウレベル信号を受けると、
検索回路６を選択し、検索回路６に対して動作信号を出
力する。検索回路６は動作信号に応答してＢＵＭ３に対
して第２の読み出し許可信号を与える。これによって、
バックアップメモリ３は読み出し可能状態となる。一方
、マルチプレクサ回路７は選択回路５から信号を受けな
い場合には、つまり、第１の読み出し許可信号を受信し
ない場合には、アドレスカウンタ８を選択し、アドレス
カウンタ８の値を読み出しアドレスとしてＢＵＭ３に与
える。これによって、ＢＵＭ３の修正アドレスデータが
読み出され、アドレス検索回路６に与えられる。一方、
検索回路６にはアドレスバス９を介してアドレスが与え
られ、検索回路６は修正アドレスデータとアドレスとを
比較して、不一致の際には、アドレスカウンタの値をカ
ウントアップする。そして、検索回路６は次の修正アド
レスデータとアドレスとを比較する。このようにして順
次修正アドレスデータとアドレスとを比較する。
検索回路６を選択し、検索回路６に対して動作信号を出
力する。検索回路６は動作信号に応答してＢＵＭ３に対
して第２の読み出し許可信号を与える。これによって、
バックアップメモリ３は読み出し可能状態となる。一方
、マルチプレクサ回路７は選択回路５から信号を受けな
い場合には、つまり、第１の読み出し許可信号を受信し
ない場合には、アドレスカウンタ８を選択し、アドレス
カウンタ８の値を読み出しアドレスとしてＢＵＭ３に与
える。これによって、ＢＵＭ３の修正アドレスデータが
読み出され、アドレス検索回路６に与えられる。一方、
検索回路６にはアドレスバス９を介してアドレスが与え
られ、検索回路６は修正アドレスデータとアドレスとを
比較して、不一致の際には、アドレスカウンタの値をカ
ウントアップする。そして、検索回路６は次の修正アド
レスデータとアドレスとを比較する。このようにして順
次修正アドレスデータとアドレスとを比較する。
【０００８】修正アドレスデータとアドレスとが一致す
ると、検索回路６はＢＵＭ３に対してデータ読み出し信
号を与える。そして、アドレスカウンタ８が示す値を読
み出しアドレスとしてＢＵＭ３からデータが読み出され
、データバス１０を介してＣＰＵ１に与えられる。この
ようにして、ＲＯＭ２中のマイクロプログラムの不正部
分が修正されることになる。なお、検索回路６がアドレ
スデータとして終了アドレスを読み込んだ際には、検索
回路６はアドレスカウンタ８の値をＢＵＭ３中の修正デ
ータの先頭アドレスとする。
ると、検索回路６はＢＵＭ３に対してデータ読み出し信
号を与える。そして、アドレスカウンタ８が示す値を読
み出しアドレスとしてＢＵＭ３からデータが読み出され
、データバス１０を介してＣＰＵ１に与えられる。この
ようにして、ＲＯＭ２中のマイクロプログラムの不正部
分が修正されることになる。なお、検索回路６がアドレ
スデータとして終了アドレスを読み込んだ際には、検索
回路６はアドレスカウンタ８の値をＢＵＭ３中の修正デ
ータの先頭アドレスとする。
【０００９】
【発明の効果】以上説明したように、本発明ではＲＯＭ
中のマイクロプログラムに修正が生じた場合に、修正デ
ータをバックアップメモリ中に備えて、修正が必要なア
ドレスあれば検索回路によってバックアップメモリから
対応するデータを読み出してマイクロプログラムを修正
するようにしたので、ハードウェアの変更が必要なく、
しかもマイクロプログラムの書き替えにあたって複雑な
手続き及び特殊な装置が必要ないという効果がある。
中のマイクロプログラムに修正が生じた場合に、修正デ
ータをバックアップメモリ中に備えて、修正が必要なア
ドレスあれば検索回路によってバックアップメモリから
対応するデータを読み出してマイクロプログラムを修正
するようにしたので、ハードウェアの変更が必要なく、
しかもマイクロプログラムの書き替えにあたって複雑な
手続き及び特殊な装置が必要ないという効果がある。
【図１】本発明による読み出し専用メモリパッチ方式が
適用された情報処理装置の一実施例を示すブロック図で
ある。
適用された情報処理装置の一実施例を示すブロック図で
ある。
１ マイクロプロセッサ（ＣＰＵ）
２ 読み出し専用メモリ（ＲＯＭ）
３ バックアップメモリ（ＢＵＭ）
４ バリッドビットメモリ
５ 選択回路
６ 検索回路
７ マルチプレクサ回路
８ アドレスカウンタ
９ アドレスバス
１０ データバス
Claims (3)
- 【請求項１】 マイクロプログラムが格納された読み
出し専用メモリと、該読み出し専用メモリに接続され前
記マイクロプログラムに基づいて動作するマイクロプロ
セッサとを有する情報処理装置において、前記マイクロ
プログラムの修正データが修正アドレスに対応して格納
されたバックアップメモリと、該マイクロプロセッサか
らのアドレス情報に基づいて前記読み出し専用メモリ及
び前記バックアップメモリのいずれか一方を選択する第
１の選択手段と、前記バックアップメモリが選択された
際、前記アドレス情報に基づいて前記バックアップメモ
リをアクセスして前記修正データを前記マイクロプロセ
ッサに与える読み出し手段とを有することを特徴とする
読み出し専用メモリパッチ方式。 - 【請求項２】 請求項１に記載された読み出し専用メ
モリパッチ方式において、前記読み出し手段は、前記ア
ドレス情報と前記修正アドレス情報とを比較する比較部
と、該比較手段によって一致が確認された際、前記修正
アドレス情報を読み出しアドレスとして該読み出しアド
レスに対応する前記修正データを前記バックアップメモ
リから読み出す読み出し部とを有することを特徴とする
読み出し専用メモリパッチ方式。 - 【請求項３】 請求項２に記載された読み出し専用メ
モリパッチ方式において、前記読み出し手段は、前記比
較手段によって不一致が確認されると、カウントアップ
するアドレスカウンタをさらに備え、前記比較手段によ
って一致が確認された際、前記アドレスカウンタの値を
前記読み出しアドレスとするようにしたことを特徴とす
る読み出し専用メモリパッチ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037853A JPH04257030A (ja) | 1991-02-08 | 1991-02-08 | 読み出し専用メモリパッチ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037853A JPH04257030A (ja) | 1991-02-08 | 1991-02-08 | 読み出し専用メモリパッチ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04257030A true JPH04257030A (ja) | 1992-09-11 |
Family
ID=12509103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3037853A Withdrawn JPH04257030A (ja) | 1991-02-08 | 1991-02-08 | 読み出し専用メモリパッチ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04257030A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141700A (en) * | 1995-02-07 | 2000-10-31 | Hitachi, Ltd. | Data processor which accesses a second memory while responding to an interrupt request during programming and erasing mode of first erasable and programmable non-volatile memory |
| US6738894B1 (en) | 1995-02-07 | 2004-05-18 | Hitachi, Ltd. | Data processor |
-
1991
- 1991-02-08 JP JP3037853A patent/JPH04257030A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141700A (en) * | 1995-02-07 | 2000-10-31 | Hitachi, Ltd. | Data processor which accesses a second memory while responding to an interrupt request during programming and erasing mode of first erasable and programmable non-volatile memory |
| US6738894B1 (en) | 1995-02-07 | 2004-05-18 | Hitachi, Ltd. | Data processor |
| US7111150B2 (en) | 1995-02-07 | 2006-09-19 | Renesas Technology Corp. | Data processor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |