JP2997370B2 - キャッシュメモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、キャッシュメモリに
関し、特に冗長回路を含むキャッシュメモリに関するも
のである。

【０００２】

【従来の技術】データ処理装置の高速アクセスを助ける
キャッシュメモリは、近年データ処理装置に内蔵され、
しかもその内蔵されたキャッシュメモリは大容量化の傾
向がある。一方、技術が進むにつれメモリセルの小面積
化が行われるため、同じ面積でより多くのメモリ容量が
得られ、上記傾向に合致するが、歩留りが低下するとい
う問題がある。

【０００３】ＬＳＩにおけるこのような歩留りの低下を
防ぐために、冗長なメモリ回路を予備回路としてキャッ
シュメモリに内蔵する技術が既に提案されている。これ
は、ポリシリコンフューズあるいはレーザによる配線の
切断によって故障回路を予備回路に置き換えるというも
のである。

【０００４】しかしこの場合には、製造過程で診断を行
い、故障と判断された回路を予備回路に置き換えるため
の工程が必要である。そのためには診断する時間と、診
断と置き換えのための装置が必要となる。キャッシュメ
モリのような少量品種の製品では、これらの時間と装置
がコストアップにつながるという問題があった。

【０００５】これを回避するため、例えば特開平３−１
６２７９８（発明の名称「不揮発性半導体記憶装置」）
において、予備回路のアドレスを他の不揮発性予備回路
に書き込み、予備回路を選択する場合には他の予備回路
に書かれたアドレスに従ってアクセスする不揮発性メモ
リの技術が提案されている。

【０００６】また、例えば未公開の特願平３−１９７６
８８（発明の名称「メモリ装置及びそれを使用したデー
タ処理装置」）において、ポリシリコンフューズあるい
はレーザによる切断は行わず、リセット期間でのセルフ
テスト後に故障回路を予備回路に置き換えるメモリ装置
を内蔵したデータ処理装置の技術が提案されている。

【０００７】かかる従来の技術を図面で説明する。図６
は従来の技術を使用した場合のキャッシュメモリの内部
構成図である。このキャッシュメモリのメモリマッピン
グ方式はダイレクトマッピングであり、主記憶更新方式
はライトスルーである。また、ブロックサイズは４ワー
ドで、リードミスしたとき、要求されたアドレスのデー
タを含む４ワードを主メモリから読み込む。

【０００８】外部から入力された３２ビットの外部アド
レス１は、タグアドレス１ａ、エントリアドレス１ｂ、
ワードアドレス１ｃに分割できる。タグアドレス１ａは
第１マルチプレクサ１８を介してタグメモリ２とタグア
ドレス比較器３に入力される。また、エントリアドレス
１ｂは第２マルチプレクサ１９を介してエントリデコー
ダ４とエントリアドレス比較器５に入力される。そし
て、ワードアドレス１ｃはワードセレクタ６に入力され
る。

【０００９】タグメモリ２は２０ビット×２５６エント
リの大きさであり、バリッドビット７はタグメモリ２の
各エントリに対して１ビットずつ割り当てられている。
よってその大きさは１ビット×２５６エントリである。
またデータメモリ１０には１エントリ当たり４ワード
（４×３２ビット）が記憶され、これも２５６エントリ
設けられている。よってその記憶容量は１２８ビット×
２５６エントリである。

【００１０】タグアドレス比較器３はヒット信号８を出
力する。第１マルチプレクサの出力と、タグメモリ２か
ら得られたタグアドレスとを比較し、両者が一致すれば
ヒット信号８をアクティブにする。一致しない場合はヒ
ット信号８をノンアクティブにする。

【００１１】ディスエーブルビット９はエントリデコー
ダ４の内部で各エントリに対して１ビットずつ割り当て
られている。よってその大きさは１ビット×２５６エン
トリである。

【００１２】エントリデコーダ４でデコードされた結果
から、タグメモリ２とデータメモリ１０のうち、特定の
エントリが選択される。バリッドビット７は、該当する
エントリのデータが有効かどうかを示し、“１”であれ
ば有効、“０”であれば無効を示す。データメモリ１０
で該当するエントリに記憶されていたデータのうち、ワ
ードアドレス１ｃによりワードセレクタ６において特定
のワードが選択される。

【００１３】１エントリは２０ビットのタグメモリ２、
１ビットのバリッドビット７、１２８ビットのデータメ
モリ１０で構成され、これらのメモリはまとめて冗長メ
モリに対して正規メモリと呼ばれる。

【００１４】冗長メモリは、キャッシュメモリの特徴を
生かしてライン方向のみに２エントリ（２ライン）分あ
る。その１エントリ（ライン）は２０ビットの冗長タグ
メモリ１１、１ビットの冗長バリッドビット１２、１２
８ビットの冗長データメモリ１３、８ビットのエントリ
レジスタ１４、１ビットの使用ビット１５で構成され
る。

【００１５】エントリレジスタ１４の各ラインには、冗
長タグメモリ１１と冗長データメモリ１３に記憶するデ
ータのエントリアドレスが記憶される。冗長バリッドビ
ット１２は、冗長メモリの該当するラインのデータが有
効かどうかを示し、“１”であれば有効、“０”であれ
ば無効を示す。

【００１６】エントリアドレス比較器５はエントリヒッ
ト信号１６を出力する。エントリアドレス比較器５は冗
長メモリのライン毎に設けられ、それぞれ第２マルチプ
レクサの出力と、エントリレジスタ１４から得られたエ
ントリアドレスとを比較する。比較した結果は、エント
リヒット信号１６として出力され、冗長タグメモリ１
１、冗長バリッドビット１２、冗長データメモリ１３の
特定のラインを指定する。

【００１７】また、このキャッシュメモリはリセット期
間にセルフテストを行なうためのセルフテスト回路１７
を備える。セルフテスト回路１７は第１乃至第３マルチ
プレクサ１８〜２０を介してタグアドレス、エントリア
ドレス、データ等を正規メモリに入力し、タグメモリ２
から出力されるデータとデータメモリ１０から出力され
るデータを診断する。

【００１８】このように構成されたキャッシュメモリ
は、以下のように動作する。

【００１９】（Ａ−１）冗長メモリへの登録 キャッシュメモリとＭＰＵを含むようなシステムは、電
源を投入したときに全ての装置をリセットする。このリ
セット期間が開始すると、バリッドビット７、ディスエ
ーブルビット９、冗長バリッドビット１２、使用ビット
１５がすべて“０”にリセットされる。そしてリセット
期間中にセルフテスト回路１７によりこのキャッシュメ
モリのセルフテストが行なわれる。

【００２０】リセット信号２１がアクティブになると、
セルフテスト回路１７は、第２マルチプレクサ１９を介
してエントリデコーダ４にエントリアドレスを入力す
る。そして、第１マルチプレクサ１８を介してタグメモ
リ２へ、また第３マルチプレクサ２０を介してデータメ
モリ１０へ、その各エントリにデータをライト／リード
してメモリテストを行なう。

【００２１】つまり、セルフテストにおいてタグメモリ
２とデータメモリ１０にライトするときは、エントリデ
コーダ４に入力されたエントリアドレスが特定するエン
トリに、それぞれタグアドレス、４ワードのデータを書
き込む。またリードするときは、エントリデコーダ４に
入力されたエントリアドレスが特定するエントリで、タ
グメモリ２からタグアドレスを、データメモリ１０から
４ワードのデータを、セルフテスト回路１７までリード
する。

【００２２】セルフテストを行なった結果、タグメモリ
２あるいはデータメモリ１０に欠陥を発見した場合に
は、欠陥あるエントリのエントリアドレスをエントリレ
ジスタ１４に書き込み、使用ビット１５を“１”にす
る。複数個の欠陥を発見した場合は、２ラインのどれか
を適宜選択してエントリアドレスを書き込む。一方、正
規メモリに関しては、欠陥あるエントリのディスエーブ
ルビット９を“１”にしておく。

【００２３】セルフテストが終了すると、キャッシュメ
モリは通常の動作（リードミス、リードヒット等）を開
始する。

【００２４】（Ａ−２）ヒット判定 外部アドレス１が入力されると、キャッシュメモリはリ
ード要求またはライト要求に関係なくヒット判定、即ち
外部から要求されるデータがキャッシュメモリ内に存在
しているかどうかの判定を行なう。

【００２５】外部アドレス１が入力されると、第２マル
チプレクサ１９を介してエントリアドレス１ｂがエント
リデコーダ４に与えられ、ここでデコードされて特定の
エントリが選択される。

【００２６】一方、エントリアドレス比較器５において
エントリレジスタ１４の各エントリアドレスとエントリ
アドレス１ｂとが比較される。そして、使用ビット１５
が“１”であり、２つのエントリアドレスが一致すれ
ば、エントリヒット信号１６をアクティブにする。その
他の場合、即ち使用ビット１５が“０”である場合を含
め、２つのエントリアドレスが一致しない場合はノンア
クティブにする。

【００２７】選択されたエントリのディスエーブルビッ
ト９が“０”である場合、リセット期間のセルフテスト
でフェイルしていないエントリに相当する。よって選択
されたエントリでメモリ２のデータが読み出される。

【００２８】この場合には、タグアドレス比較器３で
は、タグメモリ２から読み出されたタグアドレスと外部
から入力され第１マルチプレクサ１８を介して到達した
タグアドレス１ａとを比較する。選択されたエントリの
バリッドビット７が“１”であり、２つのタグアドレス
が一致した場合には、タグアドレス比較器３はヒット信
号８をアクティブにする。その他の場合、即ち選択され
たエントリのバリッドビット７が“０”である場合を含
め、２つのタグアドレスが一致しない場合には、ヒット
信号８をノンアクティブにする。

【００２９】選択されたエントリのディスエーブルビッ
ト９が“１”である場合、リセット期間のセルフテスト
でフェイルした不良エントリに相当する。この場合、エ
ントリヒット信号１６のうちいずれかは必ずアクティブ
となっている。そして冗長タグメモリ１１のうち、アク
ティブなエントリヒット信号１６に対応するエントリの
データが読み出される。

【００３０】この場合には、タグアドレス比較器３で
は、冗長タグメモリ１１からのタグアドレスと第１マル
チプレクサ１８を介して外部から入力されたタグアドレ
ス１ａとを比較する。該当するエントリの冗長バリッド
ビット１２が“１”であり、２つのタグアドレスが一致
した場合には、タグアドレス比較器３はヒット信号８を
アクティブにする。その他の場合、即ち該当するエント
リの冗長バリッドビット１２が“０”である場合を含
め、２つのタグアドレスが一致しない場合には、ヒット
信号８をノンアクティブにする。

【００３１】（Ａ−３）リードヒット 外部からリード要求があり、ヒット信号８がアクティブ
であるとき、即ち外部から要求されるデータがキャッシ
ュメモリ内に存在する場合、リードヒットと呼ばれ、外
部から要求されるデータをキャッシュメモリから出力す
る。

【００３２】第２マルチプレクサ１９を介して外部から
与えられるエントリアドレス１ｂで選択される、特定の
エントリのディスエーブルビット９が“０”である場
合、データメモリ１０のうち、選択されたエントリから
４ワードのデータが第３マルチプレクサ２０を介してワ
ードセレクタ６に読み出され、ワードアドレス１ｃによ
り選択された１ワードが外部に出力される。

【００３３】選択されたエントリのディスエーブルビッ
ト９が“１”である場合、２本のエントリヒット信号１
６の内の１本はアクティブである。そして冗長データメ
モリ１３のうち、エントリヒット信号１６で指定された
エントリから４ワードのデータが第３マルチプレクサ２
０を通してワードセレクタ６に出力される。ワードセレ
クタ６では、ワードアドレス１ｃにより選択されるワー
ドを外部に出力する。

【００３４】（Ａ−４）リードミス 外部からリード要求があり、ヒット信号８がアクティブ
でないとき、即ち外部から要求されるデータがキャッシ
ュメモリ内に存在しない場合、リードミスと呼ばれ、キ
ャッシュメモリは外部（主に主メモリ）から新たに４ワ
ードのデータを入力する。

【００３５】第２マルチプレクサ１９を介して外部から
与えられたエントリアドレス１ｂで選択される特定のエ
ントリのディスエーブルビット９が“０”である場合、
新たに読み込む４ワードのデータは、第３マルチプレク
サ２０を介してデータメモリ１０のうち、選択されたエ
ントリに記憶される。一方、第１マルチプレクサ１８を
介して外部から得られたタグアドレス１ａを、タグメモ
リ２のうち選択されたエントリに記憶し、選択されたエ
ントリのバリッドビット７を“１”にする。

【００３６】選択されたエントリのディスエーブルビッ
ト９が“１”であれば、２本のエントリヒット信号１６
の内の１本はアクティブである。そして冗長データメモ
リ１３のうち、エントリヒット信号１６がアクティブで
あるエントリに、新たに読み込む４ワードのデータが第
３マルチプレクサ２０を介して記憶される。一方、冗長
タグメモリ１１のうち、エントリヒット信号１６がアク
ティブであるエントリに、第２マルチプレクサ１８を介
して外部から得られるタグアドレス１ａを記憶し、冗長
バリッドビット１２を“１”にする。

【００３７】（Ａ−５）ライトヒット 外部からライト要求があり、ヒット信号８がアクティブ
であるとき、即ち要求されるデータがキャッシュメモリ
内に存在する場合、ライトヒットと呼ばれ、キャッシュ
メモリは外部から与えられるデータを用いてオーバーラ
イトされる。

【００３８】第２マルチプレクサ１９を介して外部から
得られるエントリアドレス１ｂで選択される、特定のエ
ントリのディスエーブルビット９が“０”である場合、
外部から入力される１ワードのデータは、ワードセレク
タ６と第３マルチプレクサ２０を介してデータメモリ１
０のうちの、選択されたエントリに書き込まれる。

【００３９】選択されたエントリのディスエーブルビッ
ト９が“１”である場合には２本のエントリヒット信号
１６の内の１本はアクティブである。そして冗長データ
メモリ１３のエントリヒット信号１６で指定されるエン
トリに、ワードセレクタ６と第３マルチプレクサ２０を
介して外部から入力された１ワードのデータが書き込ま
れる。

【００４０】（Ａ−６）ライトミス 外部からライト要求があり、ヒット信号８がアクティブ
でないとき、即ち要求されるデータがキャッシュメモリ
内に存在しない場合には、ライトミスと呼ばれる。ライ
トスルー方式が採用されているので、キャッシュメモリ
は何もしない。

【００４１】

【発明が解決しようとする課題】前述の技術のように、
リセット期間中にセルフテストをして故障回路を予備回
路に置き換える方法では、キャッシュメモリの容量の大
きさに比べてリセット期間が短く、全てのエントリに対
してセルフテストができないという問題があった。

【００４２】また、予備回路のアドレスを不揮発性メモ
リで記憶し、予備回路をアクセスする毎に不揮発性メモ
リを参照する方法は、キャッシュメモリの内部動作の速
度に比べて充分に速くするのが容易ではないという問題
があった。

【００４３】更に、複数の故障回路を救済するには少な
くとも故障回路の数と同じ数の予備回路が必要になり、
予備回路が不足する場合は良品として出荷できないとい
う問題も残る。

【００４４】本発明はこのような事情に鑑みてなされた
ものであり、ポリシリコンフューズやレーザによる回路
の切断をすることなく、故障回路を予備回路に置き換え
て製造歩留りを向上させ、製造コストを低下させ、かつ
その置き換えを十分に行えるキャッシュメモリの提供を
目的とする。

【００４５】

【課題を解決するための手段】この発明にかかるキャッ
シュメモリは、アドレスの一部であるタグアドレスを、
前記アドレスの他の一部であるエントリアドレスに対応
して記憶するタグメモリと、前記エントリアドレスに対
応したデータを記憶するデータメモリと、少なくとも１
つのエントリに対応した冗長タグメモリと、前記冗長タ
グメモリに対応した冗長データメモリと、前記エントリ
アドレスのうち、予め検査された結果、前記タグメモリ
又は前記データメモリにおいて不良であると判断された
不良エントリアドレスを記憶する不良エントリ記憶手段
と、を備える。

【００４６】そして、第１の発明においては、起動時に
前記不良エントリアドレスを前記不良エントリ記憶手段
から読み込む、前記冗長タグメモリに対応したエントリ
アドレス記憶手段と、外部から与えられたアドレスであ
る外部アドレスのうち前記エントリアドレスに対応する
外部エントリアドレスと、前記エントリアドレス記憶手
段から得られる前記不良エントリアドレスとを比較し、
両者が一致すると前記冗長タグメモリ及び前記冗長デー
タメモリをアクセスする、前記冗長タグメモリ及び前記
冗長データメモリに対応したエントリアドレス比較手段
と、を更に備えている。

【００４７】また、第２の発明においては、前記エント
リアドレスの各々に対応して設けられ、前記不良エント
リ記憶手段に記憶された前記不良エントリアドレスに対
応したエントリの前記タグメモリ及び前記データメモリ
をアクセス不能にする不良エントリ禁止手段と、を更に
備えている。

【００４８】また、第３の発明においては、前記エント
リアドレスの各々に対応して設けられ、前記不良エント
リ記憶手段に記憶された前記不良エントリアドレスに対
応したエントリの前記タグメモリ及び前記データメモリ
をクセス不能にする不良エントリ禁止手段と、外部から
与えられたアドレスである外部アドレスのうち前記エン
トリアドレスに対応する外部エントリアドレスが、前記
不良エントリアドレスである場合に、前記不良エントリ
禁止手段を参照して前記冗長タグメモリと共にアクセス
され、前記冗長タグメモリに対応して設けられた冗長エ
ントリメモリと、を更に備えている。

【００４９】

【作用】冗長タグメモリや冗長データメモリが予備回路
として、タグメモリやデータメモリの故障回路に代替さ
れる。

【００５０】第１の発明では、予め不良エントリ記憶手
段に記憶されていた不良エントリアドレスが、起動時に
エントリアドレス記憶手段に書き込まれる。その後、エ
ントリアドレス比較器の比較結果を参照し、冗長タグメ
モリや冗長データメモリがアクセスされる。

【００５１】第２の発明では、予め不良エントリ記憶手
段に記憶されていた不良エントリアドレスが、不良エン
トリ禁止手段に書き込まれる。その後、不良エントリ禁
止手段を参照し、エントリアドレスのデコード時にタグ
メモリやデータメモリへのアクセスを禁止する。

【００５２】第３の発明では、予め不良エントリ記憶手
段に記憶していた不良エントリアドレスが、不良エント
リ禁止手段に書き込む。その後、不良エントリ禁止手段
を参照して、エントリアドレスのデコード時にタグメモ
リやデータメモリへのアクセスを禁止し、また、冗長タ
グメモリと冗長エントリメモリにアクセスする。

【００５３】

【実施例】

（Ｂ）実施例１．図１に第１の発明と第２の発明の実施
例である、キャッシュメモリの内部構成図を示す。この
キャッシュメモリのメモリマッピング方式はダイレクト
マッピングであり、主記憶更新方式はライトスルーであ
る。また、ブロックサイズは４ワードであり、リードミ
スしたときには、要求されたアドレスのデータを含む４
ワードが主メモリから読み込まれる。

【００５４】外部から入力された３２ビットの外部アド
レス１は、タグアドレス１ａ、エントリアドレス１ｂ、
ワードアドレス１ｃに分割できる。タグアドレス１ａは
タグメモリ２とタグアドレス比較器３に入力される。ま
た、エントリアドレス１ｂはエントリデコーダ４とエン
トリアドレス比較器５に入力される。そして、ワードア
ドレス１ｃはワードセレクタ６に入力される。

【００５５】タグメモリ２は２０ビット×２５６エント
リの大きさであり、バリッドビット７はタグメモリ２の
各エントリに対して１ビットずつ割り当てられている。
よってその大きさは１ビット×２５６エントリである。
またデータメモリ１０には１エントリ当たり４ワード
（４×３２ビット）が記憶され、これも２５６エントリ
設けられている。よってその記憶容量は１２８ビット×
２５６エントリである。

【００５６】タグアドレス比較器３はヒット信号８を出
力する。外部から入力されたタグアドレス１ａと、タグ
メモリ２から得られたタグアドレスとを比較し、両者が
一致すればヒット信号８をアクティブにする。一致しな
い場合はヒット信号８をノンアクティブにする。

【００５７】ディスエーブルビット９はエントリデコー
ダ４の内部で各エントリに対して１ビットずつ割り当て
られている。よってその大きさは１ビット×２５６エン
トリである。

【００５８】エントリデコーダ４でデコードされた結果
からタグメモリ２とデータメモリ１０の特定のエントリ
が選択される。バリッドビット７は、該当するエントリ
のデータが有効かどうかを示し、“１”であれば有効、
“０”であれば無効を示す。

【００５９】データメモリ１０で該当するエントリに記
憶されていたデータのうち、ワードアドレス１ｃにより
ワードセレクタ６において特定のワードが選択される。

【００６０】１エントリ（ライン）は２０ビットのタグ
メモリ２、１ビットのバリッドビット７、１２８ビット
のデータメモリ１０で構成され、これらのメモリはまと
めて冗長メモリに対して正規メモリと呼ばれる。

【００６１】冗長メモリは、キャッシュメモリの特徴を
生かしてライン方向のみに２エントリ（２ライン）分あ
る。１エントリ（ライン）は２０ビットの冗長タグメモ
リ１１、１ビットの冗長バリッドビット１２、１２８ビ
ットの冗長データメモリ１３、８ビットのエントリレジ
スタ１４、１ビットの使用ビット１５で構成される。

【００６２】エントリレジスタ１４の各ラインには、冗
長タグメモリ１１と冗長データメモリ１３に記憶するデ
ータのエントリアドレスが記憶される。冗長バリッドビ
ット１２は、冗長メモリの該当するラインのデータが有
効かどうかを示し、“１”であれば有効、“０”であれ
ば無効を示す。

【００６３】使用ビット１５は、冗長メモリの該当する
ラインが冗長メモリとして使用されている場合は
“１”、使用されていない場合は“０”を記憶する。

【００６４】エントリアドレス比較器５はエントリヒッ
ト信号１６を出力する。エントリアドレス比較器５は、
エントリレジスタ１４のライン毎に設けられ、それぞれ
エントリアドレス１ｂとエントリレジスタ１４から得ら
れたエントリアドレスとを比較する。比較した結果は、
エントリヒット信号１６として出力され、冗長タグメモ
リ１１、冗長バリッドビット１２、冗長データメモリ１
３の特定のラインを指定する。

【００６５】また、このキャッシュメモリは冗長メモリ
制御回路２２を備え、製品出荷の際のテスト結果から冗
長メモリに切り換えるエントリ（不良エントリ）を冗長
メモリ制御回路２２内のプログラマブルＲＯＭ２３に記
憶している。

【００６６】このように構成されたキャッシュメモリ
は、冗長メモリへの切り換えの為のフューズ等を使用し
ない。不揮発性メモリであるプログラマブルＲＯＭ２３
にあらかじめ記憶した不良エントリを、リセット期間に
エントリレジスタ１４とエントリデコーダ４の内部のデ
ィスエーブルビット９に書き込む。そして、通常動作に
おいてそれらを参照して正規メモリと冗長メモリへのア
クセスを切り換える。このため、このキャッシュメモリ
は、外部からは冗長メモリを使用しているかどうかを判
断できないように（完全良品と同様に）動作する。具体
的には以下のように動作する。

【００６７】（Ｂ−１）冗長メモリへの登録 製品出荷の際のテストにおいて検出された、不良エント
リを、あらかじめプログラマブルＲＯＭ２３に記憶して
おく。

【００６８】リセット信号２１がアクティブになると、
キャッシュメモリはバリッドビット７、ディスエーブル
ビット９、冗長バリッドビット１２、使用ビット１５の
すべてを“０”にする。その後、冗長メモリ制御回路２
２の制御の下、プログラマブルＲＯＭ２３の内容がエン
トリレジスタ１４に書き込まれ、該当するエントリの使
用ビット１５及びディスエーブルビット９は“１”にな
る。リセット期間が終了すると、キャッシュメモリは通
常動作（リードミス、リードヒット等）を開始する。

【００６９】（Ｂ−２）ヒット判定 外部アドレス１が入力されると、キャッシュメモリはリ
ード要求またはライト要求に関係なくヒット判定を行な
う。

【００７０】外部アドレス１が入力されると、エントリ
アドレス１ｂがエントリデコーダ４に与えられ、ここで
デコードされて特定のエントリが選択される。

【００７１】一方、エントリアドレス比較器５において
エントリレジスタ１４の各エントリアドレスとエントリ
アドレス１ｂとが比較される。使用ビット１５が“１”
であり、２つのエントリアドレスが一致すれば、エント
リヒット信号１６をアクティブにする。その他の場合、
即ち使用ビット１５が“０”である場合も含め、２つの
エントリアドレスが一致しない場合にはノンアクティブ
にする。

【００７２】選択されたエントリのディスエーブルビッ
ト９が“０”である場合、製品出荷の際のテストでフェ
イルしていないエントリに相当する。よって選択された
エントリでメモリ２のデータが読み出される。

【００７３】この場合には、タグアドレス比較器３で
は、タグメモリ２から読み出されたタグアドレスと外部
から入力されたタグアドレス１ａとを比較する。選択さ
れたエントリのバリッドビット７が“１”であり、２つ
のタグアドレスが一致した場合には、タグアドレス比較
器３はヒット信号８をアクティブにする。その他の場
合、即ちバリッドビット７が“０”である場合も含め、
２つのタグアドレスが一致しない場合には、ヒット信号
８をノンアクティブにする。

【００７４】選択されたエントリのディスエーブルビッ
ト９が“１”である場合、製品出荷の際のテストでフェ
イルした不良エントリに相当する。この場合、エントリ
ヒット信号１６のうちいずれかは必ずアクティブとなっ
ている。そして冗長タグメモリ１１のうち、アクティブ
なエントリヒット信号１６に対応するエントリのデータ
が読み出される。

【００７５】この場合には、タグアドレス比較器３で
は、冗長タグメモリ１１からのタグアドレスと外部から
入力されたタグアドレス１ａとを比較する。該当するエ
ントリの冗長バリッドビット１２が“１”であり、２つ
のタグアドレスが一致した場合には、タグアドレス比較
器３はヒット信号８をアクティブにする。その他の場
合、即ち該当するエントリの冗長バリッドビット１２が
“０”である場合も含め、２つのタグアドレスが一致し
ない場合には、ヒット信号８をノンアクティブにする。

【００７６】（Ｂ−３）リードヒット 外部からリード要求があり、ヒット信号８がアクティブ
であるとき、即ち外部から要求されるデータがキャッシ
ュメモリ内に存在する場合、リードヒットと呼ばれ、外
部から要求されるデータをキャッシュメモリから出力す
る。

【００７７】外部から与えられるエントリアドレス１ｂ
で選択される特定のエントリのディスエーブルビット９
が“０”である場合、データメモリ１０のうち、選択さ
れたエントリから４ワードのデータがワードセレクタ６
に読みだされ、ワードアドレス１ｃにより選択された１
ワードが外部に出力される。

【００７８】選択されたエントリのディスエーブルビッ
ト９が“１”である場合、２本のエントリヒット信号１
６の内の１本はアクティブである。そして冗長データメ
モリ１３のうち、エントリヒット信号１６で指定された
エントリから４ワードのデータがワードセレクタ６に出
力される。ワードセレクタ６では、ワードアドレス１ｃ
により選択される１ワードを外部に出力する。

【００７９】（Ｂ−４）リードミス 外部からリード要求があり、ヒット信号８がアクティブ
でないとき、即ち外部から要求されるデータがキャッシ
ュメモリ内に存在しない場合、リードミスと呼ばれ、キ
ャッシュメモリは外部（主に主メモリ）から新たに４ワ
ードのデータを入力する。

【００８０】外部から与えられたエントリアドレス１ｂ
で選択される特定のエントリのディスエーブルビット９
が“０”である場合、新たに読み込む４ワードのデータ
は、データメモリ１０のうち、選択されたエントリに記
憶される。一方、外部から得られたタグアドレス１ａ
を、タグメモリ２のうち選択されたエントリに記憶し、
選択されたエントリのバリッドビット７を“１”にす
る。

【００８１】選択されたエントリのディスエーブルビッ
ト９が“１”であれば、２本のエントリヒット信号１６
の内の１本はアクティブである。そして冗長データメモ
リ１３のうち、エントリヒット信号１６がアクティブで
あるエントリに、新たに読み込む４ワードのデータがワ
ードセレクタ６を介して記憶される。一方、冗長タグメ
モリ１１のうち、エントリヒット信号１６がアクティブ
であるエントリに、第２マルチプレクサ１８を介して外
部から得られるタグアドレス１ａを記憶し、冗長バリッ
ドビット１２を“１”にする。

【００８２】（Ｂ−５）ライトヒット 外部からライト要求があり、ヒット信号８がアクティブ
であるとき、即ち要求されるデータがキャッシュメモリ
内に存在する場合、ライトヒットと呼ばれ、キャッシュ
メモリは外部から示されるデータを用いてオーバーライ
トされる。

【００８３】外部から得られるエントリアドレス１ｂで
選択される特定のエントリのディスエーブルビット９が
“０”である場合、外部から入力される１ワードのデー
タは、ワードセレクタ６を介してデータメモリ１０のう
ちの、選択されたエントリに書き込まれる。

【００８４】選択されたエントリのディスエーブルビッ
ト９が“１”である場合には２本のエントリヒット信号
１６の内の１本はアクティブである。そして冗長データ
メモリ１３のエントリヒット信号１６で指定されるエン
トリに、ワードセレクタ６を介して外部から入力された
１ワードのデータが書き込まれる。

【００８５】（Ｂ−６）ライトミス 外部からライト要求があり、ヒット信号８がアクティブ
でないとき、即ち要求されるデータがキャッシュメモリ
内に存在しない場合には、ライトミスと呼ばれる。ライ
トスルー方式が採用されているので、キャッシュメモリ
は何もしない。

【００８６】（Ｂ−７）以上のようにして実施例１のキ
ャッシュメモリが動作するので、ポリシリコンフューズ
やレーザによる回路の切断をすることはない。また予め
不良エントリが分かっているので、これを容易に冗長メ
モリに置き換えることができる。さらに、エントリアド
レスのデコード時において、正規メモリへのアクセスが
ディスエーブルビット９によって禁止されるので、余分
な電力が消費されることがない。

【００８７】（Ｃ）実施例２．図２に第１の発明及び第
２の発明の他の実施例である、キャッシュメモリの内部
構成図を示す。このキャッシュメモリのメモリマッピン
グ方式及び主記憶更新方式は実施例１と同様である。ま
た、ブロックサイズも実施例１と同様４ワードであり、
リードミスしたときには、要求されたアドレスのデータ
を含む４ワードが主メモリから読み込まれる。

【００８８】外部アドレス１は、実施例１と同様、タグ
アドレス１ａ、エントリアドレス１ｂ、ワードアドレス
１ｃに分割できる。これらのアドレスの入力先は実施例
１と同様である。また、タグメモリ２、バリッドビット
７、データメモリ１０の大きさも実施例１と同様であ
る。

【００８９】タグアドレス比較器３も実施例１と同様に
して、外部から入力されたタグアドレス１ａとタグメモ
リ２からのタグアドレスを比較し、ヒット信号８をアク
ティブ、ノンアクティブにして出力する。バリッドビッ
ト７の指示する意味も実施例１と同様である。

【００９０】エントリデコーダ４には実施例１で示され
たディスエーブルビット９の代わりに判定論理回路２４
が設けられている。判定論理回路２４は、第１ＯＲ回路
２５の出力である、２本のエントリヒット信号１６のＯ
Ｒ演算結果を判定し、特定のエントリ（不良エントリ）
を選択できないようにしている。具体的には、図３に示
されるように、インバータ及びＡＮＤ回路の対を各エン
トリに対応して設けた構成を有している。

【００９１】冗長メモリは、ライン方向のみに２ライン
（２エントリ分）ある。１エントリの構成は、実施例１
と同様である。また、実施例１と同様にして、エントリ
レジスタ１４の各ラインには、冗長タグメモリ１１と冗
長データメモリ１３に記憶するデータのエントリアドレ
スが記憶される。冗長バリッドビット１２、使用ビット
１５の意味するところは実施例１と同一である。

【００９２】エントリアドレス比較器５がエントリヒッ
ト信号１６を出力し、冗長タグメモリ１１、冗長バリッ
ドビット１２、冗長データメモリ１３の特定のラインを
指定するのも実施例１と同様である。

【００９３】また、このキャッシュメモリは実施例１と
同様に冗長メモリ制御回路２２、プログラマブルＲＯＭ
２３を備える。

【００９４】このように構成されたキャッシュメモリ
は、冗長メモリへの切り換えの為のフューズ等を使用し
ない。不揮発性メモリであるプログラマブルＲＯＭ２３
にあらかじめ記憶した不良エントリを、リセット期間に
エントリレジスタ１４に書き込む。そして、通常動作に
おいてエントリレジスタ１４の内容を参照し、正規メモ
リと冗長メモリへのアクセスを切り換える。このため、
このキャッシュメモリは、外部からは冗長メモリを使用
しているかどうかを判断できないように（完全良品と同
様に）動作する。具体的には以下のように動作する。

【００９５】（Ｃ−１）冗長メモリへの登録 あらかじめ製品出荷の際のテストにおいて、不良エント
リを冗長メモリ制御回路２２内のプログラマブルＲＯＭ
２３に記憶しておく。

【００９６】リセット信号２１がアクティブになると、
キャッシュメモリはバリッドビット７、冗長バリッドビ
ット１２、使用ビット１５をすべて“０”にする。その
後、冗長メモリ制御回路２２の制御の下、プログラマブ
ルＲＯＭ２３の内容はエントリレジスタ１４に書き込ま
れ、使用ビット１５は“１”になる。リセット期間が終
了すると、キャッシュメモリは通常動作（リードミス、
リードヒット等）を開始する。

【００９７】（Ｃ−２）ヒット判定 外部アドレス１が入力されると、キャッシュメモリはリ
ード要求またはライト要求に関係なくヒット判定を行な
う。

【００９８】外部アドレス１が入力されると、エントリ
アドレス１ｂがエントリデコーダ４に与えられ、ここで
デコードされて特定のエントリが選択される。

【００９９】一方、エントリアドレス比較器５において
エントリレジスタ１４の各エントリアドレスとエントリ
アドレス１ｂとが比較される。そして、使用ビット１５
が“１”であり、２つのエントリアドレスが一致した場
合には、エントリヒット信号１６をアクティブにする。
その他の場合、即ち使用ビット１５が“０”である場合
も含め、２つのエントリアドレスが一致しない場合に
は、ノンアクティブにする。

【０１００】選択されたエントリの判定論理回路２４が
アクティブである場合、即ち第１ＯＲ回路２５によるエ
ントリヒット信号１６の演算結果がアクティブでない場
合（つまりそのエントリが冗長メモリに登録されていな
い場合）、製品出荷の際のテストでフェイルしていない
エントリに相当する。よって選択されたエントリでメモ
リ２のデータが読み出される。

【０１０１】この場合には、タグアドレス比較器３で
は、タグメモリ２から読み出されたタグアドレスと外部
から入力されたタグアドレス１ａとを比較する。選択さ
れたエントリのバリッドビット７が“１”であり、２つ
のタグアドレスが一致した場合には、タグアドレス比較
器３はヒット信号８をアクティブにする。その他の場
合、即ち選択されたエントリのバリッドビット７が
“０”である場合も含め、２つのタグアドレスが一致し
ない場合には、ヒット信号８をノンアクティブにする。

【０１０２】選択されたエントリの判定論理回路２４が
ノンアクティブである場合、即ち第１ＯＲ回路２５によ
り演算されたエントリヒット信号１６のＯＲがアクティ
ブである場合（つまりそのエントリが冗長メモリに登録
されている場合）、製品出荷の際のテストでフェイルし
た不良エントリに相当する。この場合、タグメモリ２か
らデータは読み出されない。そして２本のエントリヒッ
ト信号１６のうちのいずれか１本は必ずアクティブとな
っている。よって冗長タグメモリ１１のうち、アクティ
ブなエントリヒット信号１６に対応するエントリのデー
タが読み出される。

【０１０３】この場合には、タグアドレス比較器３で
は、冗長タグメモリ１１からのタグアドレスと外部から
入力されたタグアドレス１ａとを比較する。該当するエ
ントリの冗長バリッドビット１２が“１”であり、２つ
のタグアドレスが一致した場合には、タグアドレス比較
器３はヒット信号８をアクティブにする。その他の場
合、即ち該当するエントリの冗長バリッドビット１２が
“０”である場合も含め、２つのタグアドレスが一致し
ない場合には、ヒット信号８をノンアクティブにする。

【０１０４】（Ｃ−３）リードヒット 外部からリード要求があり、ヒット信号８がアクティブ
であるとき、即ち外部から要求されるデータがキャッシ
ュメモリ内に存在する場合、リードヒットと呼ばれ、外
部から要求されるデータをキャッシュメモリから出力す
る。

【０１０５】外部から与えられるエントリアドレス１ｂ
で選択される、特定のエントリの判定論理回路２４の出
力がアクティブである場合、データメモリ１０のうち、
選択されたエントリから４ワードのデータがワードセレ
クタ６に読み出され、ワードアドレス１ｃにより選択さ
れた１ワードが外部に出力される。

【０１０６】選択されたエントリの判定論理回路２４の
出力がノンアクティブである場合、２本のエントリヒッ
ト信号１６の内の１本はアクティブである。そして冗長
データメモリ１３のうち、エントリヒット信号１６で指
定されたエントリから４ワードのデータがワードセレク
タ６に出力される。ワードセレクタ６では、ワードアド
レス１ｃにより選択される１ワードを外部に出力する。

【０１０７】（Ｃ−４）リードミス 外部からリード要求があり、ヒット信号８がアクティブ
でないとき、即ち外部から要求されるデータがキャッシ
ュメモリ内に存在しない場合、リードミスと呼ばれ、キ
ャッシュメモリは外部から新たに４ワードのデータを入
力する。

【０１０８】外部から与えられたエントリアドレス１ｂ
で選択される特定のエントリの判定論理回路２４の出力
がアクティブである場合、新たに読み込む４ワードのデ
ータは、データメモリ１０のうち、選択されたエントリ
に記憶される。一方、外部から得られたタグアドレス１
ａを、タグメモリ２のうち選択されたエントリに記憶
し、選択されたエントリのバリッドビット７を“１”に
する。

【０１０９】選択されたエントリの判定論理回路２４の
出力がノンアクティブであれば、２本のエントリヒット
信号１６の内の１本はアクティブである。そして冗長デ
ータメモリ１３のうち、エントリヒット信号１６がアク
ティブであるエントリに、新たに読み込む４ワードのデ
ータがワードセレクタ６を介して記憶される。一方、冗
長タグメモリ１１のうち、エントリヒット信号がアクテ
ィブであるエントリに、外部から得られるタグアドレス
１ａを記憶し、冗長バリッドビット１２を“１”にす
る。

【０１１０】（Ｃ−５）ライトヒット 外部からライト要求があり、ヒット信号８がアクティブ
であるとき、即ち要求されるデータがキャッシュメモリ
内に存在する場合、ライトヒットと呼ばれ、キャッシュ
メモリは外部から示されるデータを用いてオーバーライ
トされる。

【０１１１】外部から得られるエントリアドレス１ｂで
選択される特定のエントリの判定論理回路２４の出力が
アクティブである場合、外部から入力された１ワードの
データは、ワードセレクタ６を介してデータメモリ１０
のうちの、選択されたエントリに書き込まれる。

【０１１２】選択されたエントリの判定論理回路２４の
出力がノンアクティブである場合には、２本のエントリ
ヒット信号１６の内の１本はアクティブである。そして
冗長データメモリ１３のエントリヒット信号１６で指定
されるエントリに、ワードセレクタ６を介して外部から
入力された１ワードのデータが書き込まれる。

【０１１３】（Ｃ−６）ライトミス 外部からライト要求があり、ヒット信号８がアクティブ
でないとき、即ち要求されるデータがキャッシュメモリ
内に存在しない場合には、ライトミスと呼ばれる。ライ
トスルー方式が採用されているので、第１実施例と同様
に、キャッシュメモリは何もしない。

【０１１４】（Ｃ−７）以上のようにして実施例２のキ
ャッシュメモリが動作するので、ポリシリコンフューズ
やレーザによる回路の切断をすることはない。また予め
不良エントリが分かっているので、これを容易に冗長メ
モリに置き換えることができる。さらに、エントリアド
レスのデコード時において、正規メモリへのアクセスが
判定論理回路２４によって禁止されるので、余分な電力
が消費されることがない。

【０１１５】（Ｄ）実施例３．図４に第１の発明の更に
他の実施例である、キャッシュメモリの内部構成図を示
す。このキャッシュメモリのメモリマッピング方式及び
主記憶更新方式は実施例１と同様である。また、ブロッ
クサイズも実施例１と同様４ワードであり、リードミス
したときには、要求されたアドレスのデータを含む４ワ
ードが主メモリから読み込まれる。

【０１１６】外部アドレス１は、実施例１と同様、タグ
アドレス１ａ、エントリアドレス１ｂ、ワードアドレス
１ｃに分割できる。これらのアドレスの入力先は実施例
１と同様であるが、タグアドレス１ａは、更に冗長アド
レス比較器２８にも入力する。また、タグメモリ２、バ
リッドビット７、データメモリ１０の大きさも実施例１
と同様である。バリッドビット７の指示する意味も実施
例１と同様である。

【０１１７】タグアドレス比較器３も実施例１と同様に
して、外部から入力されたタグアドレス１ａとタグメモ
リ２からのタグアドレスを比較する。しかし、その出力
は実施例１とは異なり、タグヒット信号２６である。タ
グアドレス１ａとタグメモリ２からのタグアドレスが一
致すればタグヒット信号２６はアクティブに、一致しな
い場合はノンアクティブにされる。

【０１１８】実施例１及び実施例２と異なり、エントリ
デコーダ４はディスエーブルビット９も判定論理回路２
４も備えていない。エントリデコーダ４はエントリアド
レス１ｂをデコードし、その結果からタグメモリ２とデ
ータメモリ１０の特定のエントリが選択される。

【０１１９】データメモリ１０で選択されたエントリに
記憶されているデータのうち、ワードアドレス１ｃによ
りワードセレクタ６で特定されたワードが、第４マルチ
プレクサ２７を介して選択される。

【０１２０】冗長メモリは、ライン方向のみに１ライン
（１エントリ分）ある。１エントリの構成は、実施例１
と同様である。また、実施例１と同様にして、エントリ
レジスタ１４には、冗長タグメモリ１１と冗長データメ
モリ１３に記憶するデータのエントリアドレスが記憶さ
れる。冗長バリッドビット１２、使用ビット１５の意味
するところは実施例１と同一である。

【０１２１】冗長タグメモリ１１は冗長タグアドレス比
較器２８に接続される。冗長タグアドレス比較器２８は
外部からのタグアドレス１ａと冗長タグメモリ１１内の
タグアドレスとを比較して、冗長タグヒット信号２９を
出力する。

【０１２２】エントリアドレス比較器５は、エントリレ
ジスタ１４に接続され、外部からのエントリアドレス１
ｂとエントリレジスタ１４からのエントリアドレスを比
較する。比較した結果は、エントリヒット信号１６とし
て出力され、第４マルチプレクサ２７と第５マルチプレ
クサ３０に入力される。

【０１２３】第４マルチプレクサ２７は、エントリヒッ
ト信号１６に従ってデータメモリ１０及び冗長データメ
モリ１３の一方を選択する。

【０１２４】第５マルチプレクサ３０では、エントリヒ
ット信号１６に従ってタグヒット信号２６と冗長タグヒ
ット信号２９の一方を選択する。

【０１２５】また、このキャッシュメモリは実施例１と
同様に冗長メモリ制御回路２２、プログラマブルＲＯＭ
２３を備える。

【０１２６】このように構成されたキャッシュメモリ
は、冗長メモリへの切り換えの為のフューズ等を使用し
ない。不揮発性メモリであるプログラマブルＲＯＭ２３
にあらかじめ記憶した不良エントリを、リセット期間に
エントリレジスタ１４に書き込む。そして、通常動作に
おいてエントリレジスタ１４の内容を参照し、正規メモ
リと冗長メモリへのアクセスを切り換える。このため、
このキャッシュメモリは、外部からは冗長メモリを使用
しているかどうかを判断できないように（完全良品と同
様に）動作する。具体的には以下のように動作する。

【０１２７】（Ｄ−１）冗長メモリへの登録 実施例１と同様に、あらかじめ製品出荷の際のテストに
おいて、検出された、不良エントリが冗長メモリ制御回
路２２内のプログラマブルＲＯＭ２３に記憶される。

【０１２８】リセット信号２１がアクティブになると、
キャッシュメモリはバリッドビット７、冗長バリッドビ
ット１２、使用ビット１５をすべて“０”にする。その
後、冗長メモリ制御回路２２の制御の下、プログラマブ
ルＲＯＭ２３の内容はエントリレジスタ１４に書き込ま
れ、使用ビット１５は“１”になる。リセット期間が終
了すると、キャッシュメモリは通常動作（リードミス、
リードヒット等）を開始する。

【０１２９】（Ｄ−２）ヒット判定 外部アドレス１が入力されると、キャッシュメモリはリ
ード要求またはライト要求に関係なくヒット判定を行な
う。

【０１３０】入力された外部アドレス１のうち、エント
リアドレス１ｂはエントリデコーダ４によってデコード
され、特定のエントリが選択される。

【０１３１】実施例３においては、エントリヒット信号
１６の内容に関係なく、タグメモリ２のうち選択された
エントリのデータは読み出される。タグアドレス比較器
３では、選択されたエントリのバリッドビット７が
“１”で２つのタグアドレスが一致すればタグヒット信
号２６をアクティブにする。その他の場合、即ち選択さ
れたエントリのバリッドビット７が“０”である場合も
含めて２つのタグアドレスが一致しない場合は、タグヒ
ット信号２６をノンアクティブにする。

【０１３２】一方、エントリアドレス比較器５において
エントリレジスタ１４のエントリアドレスとエントリア
ドレス１ｂとが比較される。使用ビット１５が“１”で
あり、２つのエントリアドレスが一致すれば、エントリ
ヒット信号１６をアクティブにする。その他の場合、即
ち使用ビット１５が“０”である場合も含めて２つのエ
ントリアドレスが一致しない場合は、ノンアクティブに
する。

【０１３３】また、同時に冗長タグメモリ１１からのタ
グアドレスと外部から得られたタグアドレス１ａとが、
冗長タグアドレス比較器２８で比較される。冗長タグア
ドレス比較器２８は、冗長バリッドビット１２が“１”
であり、２つのタグアドレスが一致すれば、冗長タグヒ
ット信号２９をアクティブにする。その他の場合、即ち
冗長バリッドビット１２が“０”である場合も含めて２
つのタグアドレスが一致しない場合は、ノンアクティブ
にする。

【０１３４】第５マルチプレクサ３０では、エントリヒ
ット信号１６がノンアクティブであればタグヒット信号
２６、アクティブであれば冗長タグヒット信号２９をヒ
ット信号８として出力する。ヒット信号８がアクティブ
であれば「ヒット」に、ノンアクティブであれば「ミ
ス」に、それぞれ対応する。

【０１３５】（Ｄ−３）リードヒット 外部からリード要求があり、ヒット信号８がアクティブ
であるとき、即ち外部から要求されるデータがキャッシ
ュメモリ内に存在する場合、リードヒットと呼ばれ、外
部から要求されるデータをキャッシュメモリから出力す
る。

【０１３６】リード要求があると、データメモリ１０の
うち、外部から与えられるエントリアドレス１ｂで選択
される、特定のエントリの４ワードデータが読み出され
る。また冗長データメモリ１３の４ワードのデータも読
み出される。

【０１３７】エントリヒット信号１６がアクティブの場
合にはそのエントリが不良エントリに相当するので、第
４マルチプレクサ２７は冗長データメモリ１３から得ら
れるデータを出力する。一方、エントリヒット信号１６
がノンアクティブの場合には、そのエントリが不良エン
トリに相当しないので、第４マルチプレクサ２７はデー
タメモリ１０から得られるデータを出力する。

【０１３８】エントリヒット信号１６がノンアクティブ
であり、タグヒット信号２６がアクティブである場合、
ヒット信号８はアクティブである。そしてデータメモリ
１０からの４ワードのデータが第４マルチプレクサ２７
で選択され、ワードセレクタ６に出力される。ワードセ
レクタ６では、外部からのワードアドレス１ｃにより選
択されたデータが外部に出力される。

【０１３９】エントリヒット信号１６がアクティブであ
り、冗長タグヒット信号２９がアクティブである場
合、、ヒット信号８はアクティブである。そして冗長デ
ータメモリ１３からの４ワードのデータが第４マルチプ
レクサ２７で選択され、ワードセレクタ６に出力され
る。ワードセレクタ６では、外部からのワードアドレス
１ｃにより選択されたデータが外部に出力される。

【０１４０】（Ｄ−４）リードミス 外部からリード要求があり、ヒット信号８がアクティブ
でないとき、即ち外部から要求されるデータがキャッシ
ュメモリ内に存在しない場合、リードミスと呼ばれ、キ
ャッシュメモリは外部から新たに４ワードのデータを入
力する。

【０１４１】エントリヒット信号１６がノンアクティブ
である場合、第４マルチプレクサ２７はデータメモリ１
０を選択する。そしてタグヒット信号２６がノンアクテ
ィブである場合、ヒット信号８もノンアクティブであ
る。この場合、データメモリ１０のうち、エントリアド
レス１ｂで選択される特定のエントリに、新たに読み込
む４ワードのデータがワードセレクタ６、第４マルチプ
レクサ２７を介して記憶される。

【０１４２】この場合、不良エントリには相当しないの
で、外部から得られたタグアドレス１ａをタグメモリ２
の選択されるエントリに記憶し、選択されるエントリの
バリッドビット７を“１”にする。

【０１４３】エントリヒット信号１６がアクティブであ
る場合、第４マルチプレクサ２７は冗長データメモリ１
３を選択する。そして冗長タグヒット信号２９がノンア
クティブである場合、ヒット信号８もノンアクティブで
ある。冗長データメモリ１３に、新たに読み込む４ワー
ドのデータがワードセレクタ６、第４マルチプレクサ２
７を介して記憶される。

【０１４４】この場合、不良エントリに相当するので、
外部から得られたタグアドレス１ａを冗長タグメモリ１
１に記憶し、冗長バリッドビット１２を“１”にする。

【０１４５】（Ｄ−５）ライトヒット 外部からライト要求があり、ヒット信号８がアクティブ
であるとき、即ち要求されるデータがキャッシュメモリ
内に存在する場合、ライトヒットと呼ばれ、キャッシュ
メモリは外部から示されるデータを用いてオーバーライ
トされる。

【０１４６】エントリヒット信号１６がノンアクティブ
である場合、第４マルチプレクサ２７はデータメモリ１
０を選択する。タグヒット信号２６がアクティブである
場合、ヒット信号８もアクティブであり、外部から入力
される１ワードのデータは、ワードセレクタ６、第４マ
ルチプレクサ２７を介して、データメモリ１０のエント
リアドレス１ｂで選択される特定のエントリに書き込ま
れる。

【０１４７】エントリヒット信号１６がアクティブであ
る場合、第４マルチプレクサ２７は冗長データメモリ１
３を選択する。冗長タグヒット信号２９がアクティブで
ある場合、ヒット信号８もアクティブであり、外部から
入力される１ワードのデータは、ワードセレクタ６、第
４マルチプレクサ２７を介して冗長データメモリ１３に
書き込まれる。

【０１４８】（Ｄ−６）ライトミス 外部からライト要求があり、ヒット信号８がアクティブ
でないとき、即ち要求されるデータがキャッシュメモリ
内に存在しない場合には、ライトミスと呼ばれる。ライ
トスルー方式が採用されているので、第１実施例と同様
に、キャッシュメモリは何もしない。

【０１４９】（Ｄ−７）以上のようにして実施例３のキ
ャッシュメモリが動作するので、ポリシリコンフューズ
やレーザによる回路の切断をすることはない。また予め
不良エントリが分かっているので、これを容易に冗長メ
モリに置き換えることができる。

【０１５０】（Ｅ）実施例４．図５に第３の発明の実施
例である、キャッシュメモリの内部構成図を示す。この
キャッシュメモリのメモリマッピング方式及び主記憶更
新方式は実施例１と同様である。また、ブロックサイズ
も実施例１と同様４ワードであり、リードミスしたとき
には、要求されたアドレスのデータを含む４ワードが主
メモリから読み込まれる。

【０１５１】外部アドレス１は、実施例１と同様、タグ
アドレス１ａ、エントリアドレス１ｂ、ワードアドレス
１ｃに分割できる。タグアドレス１ａ及びワードアドレ
ス１ｃの入力先は実施例３と同様であるが、エントリア
ドレス１ｂは、冗長アドレス比較器３１、冗長エントリ
メモリ３２、エントリデコーダ４に入力する。タグメモ
リ２、バリッドビット７、データメモリ１０の大きさは
実施例１と同様である。バリッドビット７の指示する意
味も実施例１と同様である。

【０１５２】タグアドレス比較器３は実施例３と同様に
して、タグアドレス１ａとタグメモリ２からのタグアド
レスを比較し、タグヒット信号２６を出力する。タグア
ドレス１ａとタグメモリ２からのタグアドレスが一致す
れば、タグヒット信号２６はアクティブに、一致しない
場合はノンアクティブにされる。

【０１５３】エントリデコーダ４の内部にはチェックビ
ット３３が各エントリに対して１ビットずつある。よっ
てその大きさは１ビット×２５６エントリである。エン
トリデコーダ４でデコードされた結果から、タグメモリ
２とデータメモリ１０のうちの特定のエントリが選択さ
れる。

【０１５４】実施例１乃至実施例３とは異なり、エント
リレジスタ１４、使用ビット１５、エントリアドレス比
較器５は備えられていない。

【０１５５】冗長メモリは、ライン方向のみに１ライン
（１エントリ分）ある。冗長エントリメモリ３２（８ビ
ット）、冗長タグメモリ１１（２０ビット）、冗長バリ
ッドビット１２（１ビット）、冗長データメモリ１３
（１２８ビット）で１エントリを構成する。

【０１５６】冗長タグメモリ１１と冗長エントリメモリ
３２は、それぞれタグアドレス、エントリアドレスを記
憶する。冗長バリッドビット１２の意味するところは実
施例１と同一である。

【０１５７】冗長アドレス比較器３１は、冗長メモリに
接続され、一方に外部から得られたタグアドレス１ａ及
びエントリアドレス１ｂを入力し、他方に冗長タグメモ
リ１１からのタグアドレスと冗長エントリメモリ３２か
らのエントリアドレスを入力して比較し、冗長アドレス
ヒット信号３４を出力する。これらを比較した結果が一
致すれば冗長アドレスヒット信号３４をアクティブに、
不一致であればノンアクティブにして、冗長データメモ
リ１３にアクセスする。

【０１５８】タグヒット信号２６と冗長アドレスヒット
信号３４とは、第２ＯＲ回路３５に入力し、ここで論理
和をとってヒット信号８を生成する。ヒット信号８がア
クティブであればヒット（キャッシュメモリ内に要求さ
れたデータが存在する）を示し、ノンアクティブであれ
ばミス（キャッシュメモリ内に要求されたデータが存在
しない）を示す。

【０１５９】また、このキャッシュメモリは実施例１と
同様に冗長メモリ制御回路２２、プログラマブルＲＯＭ
２３を備える。

【０１６０】このように構成されたキャッシュメモリ
は、冗長メモリへの切り換えの為のフューズ等を使用し
ない。リセット期間に、エントリデコーダ４の内部のチ
ェックビット３３のうち、不揮発性メモリであるプログ
ラマブルＲＯＭ２３にあらかじめ記憶した不良エントリ
に対応したエントリにおいて“１”を書き込む。そし
て、通常動作においてチェックビット３３を参照して正
規メモリと冗長メモリへのアクセスを切り換える。

【０１６１】第４マルチプレクサ２７は、チェックビッ
ト３３に従ってデータメモリ１０及び冗長データメモリ
１３の一方を選択する。

【０１６２】不良エントリは常に同じ冗長メモリに対応
するわけではなく、不良アドレスの数が冗長メモリの数
を越えても、リードミスの際にオーバーライトして冗長
メモリに切り換えることができる。当然ながら、実施例
４のキャッシュメモリは、外部からは冗長メモリを使用
しているかどうかを判断できないように（完全良品と同
様に）動作する。具体的には以下のように動作する。

【０１６３】（Ｅ−１）冗長メモリへの登録 実施例１と同様に、あらかじめ製品出荷の際のテストに
おいて、不良エントリが冗長メモリ制御回路２２内のプ
ログラマブルＲＯＭ２３に記憶される。

【０１６４】リセット信号２１がアクティブになると、
キャッシュメモリはバリッドビット７、チェックビット
３３、冗長バリッドビット１２をすべて“０”にする。
その後、冗長メモリ制御回路２２はプログラマブルＲＯ
Ｍ２３の内容から不良エントリを判断し、そのエントリ
のチェックビット３３を“１”にする。リセット期間が
終了すると、キャッシュメモリは通常動作（リードミ
ス、リードヒット等）を開始する。

【０１６５】（Ｅ−２）ヒット判定 外部アドレス１が入力されると、キャッシュメモリはリ
ード要求またはライト要求に関係なくヒット判定を行な
う。

【０１６６】外部アドレス１が入力されると、エントリ
アドレス１ｂがエントリデコーダ４に与えられ、ここで
デコードされて特定のエントリが選択される。

【０１６７】選択されたエントリのチェックビット３３
が“０”である場合、製品出荷の際のテストでフェイル
していないエントリに相当する。よって選択されたエン
トリでメモリ２のデータが読み出される。

【０１６８】この場合には、タグアドレス比較器３で
は、タグメモリ２から読み出されたタグアドレスと外部
から入力されたタグアドレス１ａを比較する。選択され
たエントリのバリッドビット７が“１”であり、２つの
タグアドレスが一致した場合には、タグアドレス比較器
３はタグヒット信号２６をアクティブにする。その他の
場合、即ち選択されたエントリのバリッドビット７が
“０”である場合を含めて２つのタグアドレスが一致し
ない場合には、タグヒット信号２６をノンアクティブに
する。

【０１６９】選択されたエントリのチェックビット３３
が“０”である場合、冗長アドレス比較器３１には冗長
エントリメモリ３２、冗長タグメモリ１１の内容が入力
されない。よって冗長アドレスヒット信号３４はノンア
クティブとなる。従って、第２ＯＲ回路３５から出力さ
れるヒット信号８は、タグヒット信号２６がアクティブ
であればアクティブ、タグヒット信号２６がノンアクテ
ィブであればノンアクティブとなる。

【０１７０】選択されたエントリのチェックビット３３
が“１”である場合、製品出荷の際のテストでフェイル
した不良エントリに相当し、冗長メモリがアクティブに
なる。エントリデコーダ４はチェックビット３３によ
り、タグメモリ２のどのエントリもアクティブにしな
い。よってタグ比較器３にはタグメモリ２の内容が入力
されず、故にタグヒット信号２６はノンアクティブにな
る。

【０１７１】冗長アドレス比較器３１の出力である冗長
アドレスヒット信号３４がアクティブである場合には、
ヒット信号８はアクティブになる。冗長アドレスヒット
信号３４がアクティブでない場合には、ヒット信号８は
ノンアクティブになる。

【０１７２】（Ｅ−３）リードヒット 外部からリード要求があり、ヒット信号８がアクティブ
であるとき、即ち外部から要求されるデータがキャッシ
ュメモリ内に存在する場合、リードヒットと呼ばれ、外
部から要求されるデータをキャッシュメモリから出力す
る。

【０１７３】外部からのエントリアドレス１ｂで選択さ
れる、特定のエントリのチェックビット３３が“０”で
ある場合、第４マルチプレクサ２７はデータメモリ１０
を選択する。このため、データメモリ１０から４ワード
のデータが、第４マルチプレクサ２７を介してワードセ
レクタ６に読み出され、ワードアドレス１ｃにより選択
された１ワードが外部に出力される。

【０１７４】選択されたエントリのチェックビット３３
が“１”である場合、第４マルチプレクサ２７は冗長デ
ータメモリ１３を選択する。そして冗長アドレスヒット
信号３４がアクティブである場合、冗長データメモリ１
３から４ワードのデータが第４マルチプレクサ２７を介
してワードセレクタ６に出力される。ワードセレクタ６
では、ワードアドレス１ｃにより選択される１ワードを
外部に出力する。

【０１７５】（Ｅ−４）リードミス 外部からリード要求があり、ヒット信号８がアクティブ
でないとき、即ち外部から要求されるデータがキャッシ
ュメモリ内に存在しない場合、リードミスと呼ばれ、キ
ャッシュメモリは外部（主に主メモリ）から新たに４ワ
ードのデータを入力する。

【０１７６】外部から与えられたエントリアドレス１ｂ
で選択される特定のエントリのチェックビット３３が
“０”である場合、第４マルチプレクサ２７はデータメ
モリ１０を選択し、新たに読み込む４ワードのデータは
第４マルチプレクサ２７を介してデータメモリ１０の選
択されたエントリに記憶される。

【０１７７】この場合、不良エントリには相当しないの
で、外部から得られたタグアドレス１ａをタグメモリ２
の選択されるエントリに記憶し、選択されるエントリの
バリッドビット７を“１”にする。

【０１７８】選択されたエントリのチェックビット３３
が“１”である場合、不良エントリに相当し、第４マル
チプレクサ２７は冗長データメモリ１３を選択する。新
たに読み込む４ワードのデータは、第４マルチプレクサ
２７を介して冗長データメモリ１３に記憶される。そし
て冗長タグメモリ１１に外部からのタグアドレス１ａを
記憶し、冗長バリッドビット１２を“１”にする。

【０１７９】冗長メモリに既にデータが書かれている場
合でも、選択されたエントリのチェックビット３３が
“１”であれば、上述の様にして新たに外部から入力さ
れた４ワードのデータ、タグアドレス１ａ、エントリア
ドレス１ｂが冗長メモリに上書きされて、該当するエン
トリの予備回路として用いられる。

【０１８０】つまり、チェックビット３３において、リ
セット期間中にプログラマブルＲＯＭ２３の内容から
“１”とされたエントリが複数であっても、冗長メモリ
は少なくとも１エントリあれば足りる。

【０１８１】例えば、リセット期間中に、２５６個ある
エントリのうち、第１及び第２のエントリにおいて、チ
ェックビット３３が“１”であり、先ず第１のエントリ
にリードアクセスされたとする。この時点では、冗長メ
モリには何もデータは記憶されていない。そこで冗長メ
モリにおいてリードミスが生じ、冗長メモリには新たに
データが書き込まれる。

【０１８２】次にもう一度、第１のエントリにリードア
クセスされた場合には、冗長タグアドレス１１と冗長エ
ントリメモリ３２が、外部からのタグアドレス１ａとエ
ントリアドレス１ｂと一致した場合に冗長データメモリ
１３のデータが出力される。

【０１８３】この後、第２のエントリにリードアクセス
された場合、このエントリのチェックビット３３は
“１”であるので、冗長アドレス比較器３１において外
部アドレスと比較される。しかし、エントリアドレスが
異なるために、リードミスとなる。この場合には第２の
エントリのアドレスが冗長メモリに上書きされることに
なる。

【０１８４】（Ｅ−５）ライトヒット 外部からライト要求があり、ヒット信号８がアクティブ
であるとき、即ち要求されるデータがキャッシュメモリ
内に存在する場合、ライトヒットと呼ばれ、キャッシュ
メモリは外部から示されるデータを用いてオーバーライ
トされる。

【０１８５】エントリアドレス１ｂで選択される特定の
エントリのチェックビット３３が“０”である場合、第
４マルチプレクサ２７はデータメモリ１０を選択し、外
部から入力された１ワードのデータは、ワードセレクタ
６と第４マルチプレクサ２７を介してデータメモリ１０
の選択されたエントリに書き込まれる。

【０１８６】選択されたエントリのチェックビット３３
が“１”である場合、第４マルチプレクサ２７は冗長デ
ータメモリ１３を選択する。り、冗長アドレスヒット信
号３４がアクティブであれば、ワードセレクタ６と第４
マルチプレクサ２７を介して、外部から入力された１ワ
ードのデータが冗長データメモリ１３に書き込まれる。

【０１８７】（Ｅ−６）ライトミス 外部からライト要求があり、ヒット信号８がアクティブ
でないとき、即ち要求されるデータがキャッシュメモリ
内に存在しない場合には、ライトミスと呼ばれる。ライ
トスルー方式が採用されているので、第１実施例と同様
に、キャッシュメモリは何もしない。

【０１８８】（Ｅ−７）以上のようにして実施例４のキ
ャッシュメモリが動作するので、ポリシリコンフューズ
やレーザによる回路の切断をすることはない。また予め
不良エントリが分かっているので、これを容易に冗長メ
モリに置き換えることができる。

【０１８９】また、アドレスのデコード時において、正
規メモリへのアクセスがチェックビット３３によって禁
止されるので、余分な電力が消費されることがない。

【０１９０】更に、チェックビット３３を参照して冗長
メモリをアクセスするので、冗長メモリの数が不良エン
トリの数より少なくても、冗長メモリを上書きして使用
することができる。

【０１９１】なお、冗長メモリの数が不良エントリの数
より少ないことにより、キャッシュメモリの記憶容量が
等価的に減少したことになる。このため、キャッシュメ
モリのヒット率は若干低下するものの、通常は記憶容量
に比較すると不良エントリの数は非常に少ないので、実
際上問題にはならない。

【０１９２】

【発明の効果】第１の発明によれば、レーザトリミング
等の装置を使用する必要なく故障回路と予備回路を書き
換えることができる。また、充分なメモリテストを行
い、短いリセット期間中に故障回路と予備回路を置き換
えることができる。またアドレスのデコードと同時にレ
ジスタの内容を比較するので、予備回路をアクセスした
場合でも時間を無駄に使うことがない。

【０１９３】第２の発明によれば、レーザトリミング等
の装置を使用する必要なく故障回路と予備回路を置き換
えることができる。また、充分なメモリテストを行い、
短いリセット期間中に故障回路と予備回路を置き換える
ことができる。また、不良エントリ禁止手段により、エ
ントリアドレスのデコード時にタグメモリ、データメモ
リへのアクセスを禁止することができるので、余分な電
力が使用されることがない。またアドレスのデコードと
同時にレジスタの内容を比較するので、予備回路をアク
セスした場合でも時間を無駄に使うことがない。

【０１９４】第３の発明によれば、レーザトリミング等
の装置を使用する必要なく故障回路と予備回路を置き換
えることができる。また、充分なメモリテストを行い、
短いリセット期間中に故障回路と予備回路を置き換える
ことができる。また、不良エントリ禁止手段によりエン
トリアドレスのデコード時にタグメモリ、データメモリ
へのアクセスを禁止することができるので、余分な電力
が使用されることがない。また、不良エントリ禁止手段
を参照して予備回路をアクセスするので、予備回路の数
が故障回路の数より少なくても、キャッシュメモリの性
能（ヒット率）は若干低下するが、予備回路を上書きし
て使用できる。

【図面の簡単な説明】

【図１】本発明の実施例１のキャッシュメモリを示す内
部構成図である。

【図２】本発明の実施例２のキャッシュメモリを示す内
部構成図である。

【図３】判定論理回路２４の構成を示す回路図である。

【図４】本発明の実施例３のキャッシュメモリを示す内
部構成図である。

【図５】本発明の実施例４のキャッシュメモリを示す内
部構成図である。

【図６】従来の技術のキャッシュメモリを示す内部構成
図である。

【符号の説明】

１ アドレス １ａ タグアドレス １ｂ エントリアドレス ２ タグメモリ ５ エントリアドレス比較器 ９ ディスエーブルビット １０ データメモリ １１ 冗長タグメモリ １３ 冗長データメモリ １４ エントリレジスタ ２３ プログラマブルＲＯＭ ２４ 判定論理回路 ３２ 冗長エントリメモリ ３３ チェックビット

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−44799（ＪＰ，Ａ) 特開 平６−89598（ＪＰ，Ａ) 特開 平１−311344（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G06F 12/08 G06F 12/16

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 アドレスの一部であるタグアドレスを、
   前記アドレスの他の一部であるエントリアドレスに対応
   して記憶するタグメモリと、 前記エントリアドレスに対応したデータを記憶するデー
   タメモリと、 少なくとも１つのエントリに対応した冗長タグメモリ
   と、 前記冗長タグメモリに対応した冗長データメモリと、 前記エントリアドレスのうち、予め検査された結果、前
   記タグメモリ又は前記データメモリにおいて不良である
   と判断された不良エントリアドレスを記憶する不良エン
   トリ記憶手段と、 起動時に前記不良エントリアドレスを前記不良エントリ
   記憶手段から読み込む、前記冗長タグメモリに対応した
   エントリアドレス記憶手段と、 外部から与えられたアドレスである外部アドレスのうち
   前記エントリアドレスに対応する外部エントリアドレス
   と、前記エントリアドレス記憶手段から得られる前記不
   良エントリアドレスとを比較し、両者が一致すると前記
   冗長タグメモリ及び前記冗長データメモリをアクセスす
   る、前記冗長タグメモリ及び前記冗長データメモリに対
   応したエントリアドレス比較手段と、を備えるキャッシ
   ュメモリ。
2. 【請求項２】 アドレスの一部であるタグアドレスを、
   前記アドレスの他の一部であるエントリアドレスに対応
   して記憶するタグメモリと、 前記エントリアドレスに対応したデータを記憶するデー
   タメモリと、 少なくとも１つのエントリに対応した冗長タグメモリ
   と、 前記冗長タグメモリに対応した冗長データメモリと、 前記エントリアドレスのうち、予め検査された結果、前
   記タグメモリ又は前記データメモリにおいて不良である
   と判断された不良エントリアドレスを記憶する不良エン
   トリ記憶手段と、 前記エントリアドレスの各々に対応して設けられ、前記
   不良エントリ記憶手段に記憶された前記不良エントリア
   ドレスに対応したエントリの前記タグメモリ及び前記デ
   ータメモリをアクセス不能にする不良エントリ禁止手段
   と、を備えるキャッシュメモリ。
3. 【請求項３】 アドレスの一部であるタグアドレスを、
   前記アドレスの他の一部であるエントリアドレスに対応
   して記憶するタグメモリと、 前記エントリアドレスに対応したデータを記憶するデー
   タメモリと、 少なくとも１つのエントリに対応した冗長タグメモリ
   と、 前記冗長タグメモリに対応した冗長データメモリと、 前記エントリアドレスのうち、予め検査された結果、前
   記タグメモリ又は前記データメモリにおいて不良である
   と判断された不良エントリアドレスを記憶する不良エン
   トリ記憶手段と、 前記エントリアドレスの各々に対応して設けられ、前記
   不良エントリ記憶手段に記憶された前記不良エントリア
   ドレスに対応したエントリの前記タグメモリ及び前記デ
   ータメモリをアクセス不能にする不良エントリ禁止手段
   と、 外部から与えられたアドレスである外部アドレスのうち
   前記エントリアドレスに対応する外部エントリアドレス
   が、前記不良エントリアドレスである場合に、前記不良
   エントリ禁止手段を参照して前記冗長タグメモリと共に
   アクセスされ、前記冗長タグメモリに対応して設けられ
   た冗長エントリメモリと、を備えるキャッシュメモリ。