KR950002944B1

KR950002944B1 - 메모리 재맵핑 기능을 갖는 마이크로 컴퓨터 시스템

Info

Publication number: KR950002944B1
Application number: KR1019880001853A
Authority: KR
Inventors: 유안-창 로; 리 모엘러 데니스; 조셉 스라렉 죤
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션; 하워드 지. 피거로아
Priority date: 1987-03-23
Filing date: 1988-02-23
Publication date: 1995-03-28
Also published as: BE1001067A3; IT8819555A0; EP0283564A2; SG5592G; FR2613094A1; BR8801278A; EP0283564A3; GB2202656B; GB8725112D0; JPS63241649A; GB2202656A; KR880011664A; CN1010260B; FR2613094B1; HK33492A; IT1216770B; CN88100759A

Abstract

내용 없음.

Description

메모리 재맵핑 기능을 갖는 마이크로 컴퓨터 시스템

제1도는 마이크로 컴퓨터 시스템의 일반적인 블럭선도,

제2도는 제1도의 메모리의 코넥션에 대한 상세도,

제3도는 메모리 재맵핑 제어기의 논리선도.

* 도면의 주요부분에 대한 부호의 설명

22, 23 : 납땜 메모리 26, 27 : 소켓 메모리

30 : 어드레스 가능 레지스터 31 : 디코더

본 발명은 마이크로 컴퓨터 시스템에서 메모리 어드레스 지정장치에 관한 것으로서, 특히 메모리 재맵핑기능을 갖는 마이크로 컴퓨터 시스템에 관한 것이다.

컴퓨터 시스템내의 결함있는 메모리 소자들의 영향을 최소화시키는 많은 장치가 제안되어 왔다. 어떤 시스템에서는, 결함있는 소자들을 포함하고 있는 모듈을 예비 메모리 모듈로 대체하고, 다른 시스템에서는, 바이트, 워드, 행 또는 열 레벨로 이 대체를 실행하고, 또다른 시스템에서는 에러, 정정 기술까지 사용하고 있다.

이들 시스템의 제1실시예는, 미합중국 특허 제4,150,528호 (인리그 및 채프만)에 기재되어 있다. 이 시스템에서는 대체 메모리 모듈(a substitute memory module)이 지정되어 있어서, 어떤 메모리 모듈에서 결함이 검출되면 그 결함있는 메모리 모듈에 통상 전달되는 어드레스를 이 대체 메모리 모듈이 받아서 응답한다. 전(full) 모듈 레벨보다 적은 레벨에서 동작하는 시스템의 실시예가 미합중국 특허 제4,527,251호 (니비, 콜딘 및 앤드류)에 기재되어 있다. 이 시스템에서는, 정적(static memory) 메모리가 랜덤 억세스 메모리의 결함있는 영역을 나타내는 맵(map)을 기억하며, 이 맵은 메모리 테스트에 응답하여 발생된다. 동작시, 이 맵을 사용하여, 랜덤 억세스 메모리의 결함있는 영역을 회피한다. 결함있는 메모리 위치로부터 판독된 데이타를 정정하기 위한 에러 정정시스템이, 미합중국 특허 제3,436,734호(포머린 및 멜빌) 및 제4,251,863호 (로덴버거)에 기재되어 있다.

상기 종래 기술의 어느 시스템에서도, 최하위 값 어드레스에 의해 지정된 (defined) 메모리 블럭에서 결함이 검출되면, 이 블럭을 사용 금지하면서, 이들 어드레스(최하위 값 어드레스)로 이들 바로 위의 어드레스 세트에 의해 이전에 지정되었던 메모리 블럭을 억세스할 수 있게 하는 장치를 포함하고 있지 않기 때문에, 전체 메모리의 용량은 사용 금지된 (디스에이블된) 메모리 블럭의 메모리 용량만큼 감소된다.

이러한 장치는, 기본적인 코스트를 최소화하기 위하여 최하위 메모리 블럭이 마이크로 컴퓨터의 플레이너 회로판에 납땜되거나 그렇지 않으면 고정적으로 부착되어 있는 시스템에서는 상당히 유리하다. 그러나, 이들 하위 메모리 위치(Iocation)는, 제어 프로그램 데이타를 기억하는데 사용되어, 이들 하위 메모리 위치없이는, 상기 시스템은 작동할 수가 없다. 한편, 이 납땜된 메모리는 통상 교환 불가능하며, 플레이너 회로판에서 결함이 검출되면, 플레이너 회로판 전체를 교환하는 것이 통상적인 수리 방법이다. 따라서, 하위 메모리 위치를 플러그식(pluggable) 메모리에 재맵핑하면, 상기 시스템은 플레이너 회로판을 교환하지 않은 상태로도 동작할 수 있다.

본 발명에 따르면, 마이크로 컴퓨터 시스템의 메모리 재맵핑 회로가 제공된다. 마이크로 컴퓨터는, 프로세서용 플레이너 회로판, 플레이너 회로판에 영구적으로 부착되어 플레이너 회로판상의 회로에 연결된 제1메모리 수단과, 제2메모리 수단을 플레이너 회로판에 착탈 가능하게 연결시키는 플레이너 회로판상의 코넥터 수단과, 상기 제1메모리 수단 및 상기 코넥터 수단에 연결되어 재맵핑 회로에 설치된 메모리를 어드레스하는 어드레스 지정 수단을 포함하고 있다. 어드레스 지정 수단은, 상기 설치된 메모리의 블럭을 선택하는 논리 수단(logic means)을 포함하고, 또한 적어도 상기 제1메모리 수단을 테스트하는 수단과, 상기 제1메모리 수단에서 검출된 결함(fault)을 기록하는 (recording) 수단을 포함하고 있다. 상기 논리 수단은 상기 기록 수단에 연결되어, 상기 기록 수단내의 결함있는 레코드(record)에 응답하여 모든 메모리 어드레스를 상기 코넥터 수단으로 전달한다.

제1도는 마이크로 컴퓨터 시스템의 주 구성 성분을 나타내는 블럭선도이다. 상기 시스템은, 버스(2)에 의해 어드레스 버퍼(4), 데이타 버퍼(3) 및 버스 제어기(5)에 연결된 마이크로 프로세서(1)를 구비하고 있다. 어드레스 버퍼(4)는 어드레스 버스(6)를 통하여, 판독 전용 메모리용 어드레스 시스템(7), 주메모리 어드레스 지점 및 제어 시스템(16), 및 시스템 확장 코넥터(9)에 연결되어 있다. 데이타 버퍼(3)는 데이타 버스(12)를 통하여 메모리 데이타 버퍼(10), 판독 전용 메모리(11)의 데이타 출력, 및 코넥터(9)에 연결되어 있다. 버스 제어기(5)는 제어 버스(15)를 통하여, 어드레스 지정 및 제어 시스템(16)과 코넥터(9)에 연결되어 있다. 메모리용 어드레스 지정 및 제어 시스템(16)과 데이타 버퍼(10)는 두개의 랜덤 억세스 메모리 시스템(17 및 18)에 연결되어 있다. 메모리 시스템(17)은, 플레이너 회로판에 영구적으로 부착되어 있으므로,예를들어, 그것의 리드(lead)를 회로판상의 인쇄 회로 배선에 납땜하므로써 제1도의 모든 구성 성분을 지지하고 연결하고 있다. 메모리 시스템(18)은, 소켓수단(8)내로 플러그 가능한 교환식(replaceable) 메모리이며, 이 소켓 수단(8)은 자체가 납땜에 의해 플레이너 회로판의 리드에 영구적으로 부착되어 있다. 이러한 배치 구성을 하는 이유는, 마이크로 컴퓨터가 코스트를 절감시키기 위해 회로판에 직접 납땜되는 메모리의 양을 최소로 하는 것이 필요로 하기 때문이다.

여분의 메모리가 필요로 된다면, 부가 메모리 모듈을 소겟 수단(8)내에 플러깅(plugging)하므로써 시스템에 부가될 수 있다. 일례로서, 메모리 시스템(17)은 128K 바이트를 포함할 수 있고, 메모리 시스템(18)의 모듈은 최대 512K 바이트까지 포함할 수 있어, 합계 640K 바이트가 된다.

제2도는 각종 메모리용 어드레스 지정 및 제어 장치의 상세를 도시한다. 어드레스 멀티플렉서(20)는, 어드레스 비트 A0 내지 A15에 대응하는 16개 라인의 어드레스 버스를 수용하며, 라인(21)상의 어드레스 선택 신호의 값에 따라서, 비트 A0 내지 A7 또는 A8 내지 A15중 어느 것을 메모리(22 및 23)(제1도에서는 일반적으로 메모리 시스템(27)으로 도시되어 있음)와 소켓(24 및 25)(일반적으로 소켓 수단(8)으로 도시되어 있음)에 전달한다.

공지된 바와 같이, 동적 랜덤 억세스 메모리(dynamic random access memory) 시스템에서는, 부진행행 어드레스 스트로브(negative-going row address strobe)(-RAS) 신호와 함께 제1어드레스 비트 셋트와 이것에 후속하여 부진행 열(column) 어드레스 스트로브(-CAS) 신호와 함께 제2어드레스 비트 셋트를 인가시키므로써 어드레스 지점이 달성된다. 이들 -CAS 신호 및 -RAS 신호는 제1도의 제어 유닛(16)에 의해 발생된다. 멀티플렉서(20)는 -RAS 신호와 -CAS 신호에 의한 제1상태 및 제2상태 사이에서 절환되어, A0 내지 A7을 행 어드레스 신호로서 그리고 A8 내지 A15를 열 어드레스 신호로서, 각각 메모리 A0 내지 A7 어드레스 입력에 인가한다. 메모리(22 및 23)는 64K로 구성된 DRAM이므로, 8×2비트의 어드레스 입력을 필요로 한다. 그들의 데이타 입력/출력 단자는 각각 데이타 버스(12)에 연결되어 있다. 메모리(22 및 23)는 함께 공통의 -RAS신호를 수신하며, 메모리(22)는 -CASL 신호에 의해 선택되는 반면 메모리(23)는 -CASH신호에 의해 선택된다. 상이한 메모리를 선택하기 위해 이들 상이한 -CAS신호를 발생시키는 방식은 널리 공지되어 있으므로 이하 설명을 생략하기로 한다.

소켓(24 및 25)은, 플러그 가능한 256K 바이트 DRAM(26 및 27)을 각각 수용하도록 구성되어 있다. 이들 메모리(26 및 27)도 메모리(22 및 23)와 동일하게, 어드레스 비트 A0 내지 A15에 의해 어드레스 되며 -CASL 신호 및 -CASH 신호에 의해 제어된다.

이들의 데이타 라인은 데이타 버스(12)에 연결되어 있다.

그러나, 메모리(26 및 27)은 우선 이들이 큰 용량을 필요로 할때는 다른 어드레스 입력 MA8을 필요로 하며 또한 다른 행어드레스 스트로브 -RAS.S를 수신한다는 점에서 메모리(22 및 23)와 다르다. -RAS신호와 -RAS.S신호의 발생에 대해서는 이하 상세히 설명될 것이다.

일반적으로, 메모리는, 예를들어 CPU(1)로부터의 전체 20비트로 어드레스된다. 이들 비트중 최초의 16비트는 상위 비트치 없이 메모리(22)에 각각의 어드레스를 제공하여, -RAS 및 -CASL를 선택함으로써 이 메모리(22)를 선택한다. A16이 고레벨로 -CASH가 활성 상태일때 메모리(23)가 선택된다. 다음의 상위 3비트 A17 내지 A19에 응답하여, 메모리(26 및 27)가 선택된다.

편의상, 제3도의 설명에서는, 메모리(22 및 23)는 납땜된 메모리라 지칭하고, 메모리(26 및 27)는 소켓메모리라 지칭한다.

제3도는 제1도의 제어 유닛(16)의 일부에 대한 논리 회로선도이다. 이 회로는, 마이크로 컴퓨터 아키텍쳐(architecture)에 대해서는 새로운 것인 레지스터(30)를 포함한다.

이 레지스터(30)는 CPU에 의해 어드레스 가능하며 마이크로 컴퓨터의 전원 온 자기 테스트(POST) 동작동안 메모리 및 I/O테스트의 결과를 기록하는데 사용된다. 이들 POST 동작은, 예를들어 인터내셔널 비지네스 머신즈 코포레이션에 의해 발행된 기술 해설집 "퍼스널 컴퓨터", 자료 번호 6361453의 시스템 BIOS 섹션에 기재되어 있다. POST 동작은 물론, 시스템 ROM(11)(제1도)에 의해 제어된다. 상기 기술해설집의 페이지 5 내지 33에서는 임의 16K 바이트의 메모리 블럭에 대한 판독-기록 기억 테스트에 대해 기재되어 있다. 간략하게, POST 동작은 블럭이 각 메모리 위치내로 패턴 01010101을 다음에 패턴10101010을 기록한후 판독하는 단계와, 패리티 검사(parity checking)에 의해 에러의 유무를 판정하는 단계를 포함한다. 상기 해설집의 페이지 5 내지 37 및 5 내지 42에는, 플레이너 회로판상의 RAM 사이즈와 I/O 채널상의 메모리 사이즈를 판정하는 루틴이 기재되어 있다. 다시, POST 동작은, 순차적인 위치에 이전에 기록을 시도하는 데이타를 판독하므로써 이들 위치가 실제로 존재하는지를 판정하는 기록/판독 시퀀스(sequence)를 포함하고 있다. 페이지 5 내지 36에는, 베이스(최하위 어드레스) 메모리에 관한 판독/기록 기억 테스트에 대해 기재되어 있다. 이 예에서는, 16K 바이트에 대하여 테스트가 행해진다. 본 시스템에서는, 128K바이트의 납땜된 메모리 즉, 제2도의 메모리(22 및 23)에 대하여 동일의 테스트가 행해진다. 최종으로, 페이지 5 내지 43에는, 에러가 검출될때, 메모리의 결함 어드레스를 기록하는 루틴에 대해 기재되어 있다. 이들 루틴과, 메모리의 사이즈 및 메모리내의 에러 유무를 검사하는 다른 동일한 자기 테스트 루틴은 널리 공지되어 있으며 대부분의 마이크로 컴퓨터 시스템에서 사용되고 있다.

본 시스템에서, 일부의 테스트 결과가 제3도의 어드레스 가능 레지스터(30)에 기록된다. 이 레지스터는, Q0에서 고출력을 제공하기 위해 납땜된 메모리 모듈(22 및 23)(제2도)에서 발견된 에러를 입럭 D0에 기록한다. 이 레지스터는 POST 동작후 정확히 리세트될때까지 또는 시스템이 리세트 즉 오프로 절환될때까지(어느쪽의 상태이라도 동작의 속행전에 다시 POST 동작이 필요하다) 세트 상태로 유지되는 것에 유의된다. 레지스터(30)의 나머지 위치는 I/O 메모리 사이즈 테스트 결과인 데이타르 포함한다.

이들의 각 위치는, 입력 D1 내지 D6을 통하여 구동되어 출력 Q1 내지 Q6 상에 각각의 고레벨을 발생하지만, 연관된 64K 바이트의 입출력 메모리 블럭에 관련되어 있다. 이들 64K 바이트 블럭은 다음과 같이 시스템 어드레스에 관련되어 있다.

Q1은 어드레스 256K 내지 320K과 같고, Q2는 어드레스 320K 내지 384K와 같고, Q3는 어드레스 384K내지 448K와 같으며, Q4는 어드레스 448K 내지 512K와 같고, Q5는 어드레스 512K 내지 576와 같고, Q6은 어드레스 576K 내지 640K와 같다. 그러므로, POST 동작의 종료시에, 레지스터(30)는 베이스 메모리에서 발견된 에러의 표시와 I/O 카드상의 메모리의 64K 바이트 세그먼트의 수에 대한 표시를 포함하고 있다.

제3도를 참조해 보면, 디코더(31)는, 시스템 어드레스 비트 A16 내지 A19를 수신하는 4대 16 라인 디코더이며, 그 출력은, 간략화하기 위해 도면에서는 10개의 반전된 출력 -Q0 내지 -Q9만을 도시하고 있다. 어드레스 비트 A0 내지 A16 만이 제1도의 메모리 모듈(22 및 23)을 어드레스하기 위해 필요한 어드레스 비트인 것에 유의한다. 어드레스 비트 A17, A18 및 A19는 또한 소켓 RAM 내의 위치 즉 128 이상의 어드레스 즉 제2도의 시스템에서는 128K와 640K 사이의 어드레스를 지정하는데 사용된다. 어드레스비트 A19 내지 A16를 4개의 디지트 메모리 번호로 간주하면, 각각의 2진 증분은 64K의 메모리를 나타낸다.

디코더(31)의 기능은 다음과 같이 정의된다 :

상기로부터, 최대 128K까지의 어드레스에 대하여는, 즉, 통상의 조건하에서 납땜된 메모리에 대응하는 어드레스에서는, -Q0 또는 -Q1이 능동 상태(0)이고, 나머지 출력은 수동 상태(고)이다. 그후에, 각각의 증분이 즉, 인접한 -Q출력에서의 저출력이 소켓 메모리의 인접한 64K 바이트 블럭의 어드레스를 나타낸다.

NAND게이트(32)는 디코더(31)의 -Q0 출력 및 -Q1 출력에 각각 결합된 한쌍의 입력을 갖는다. NAND게이트(32)의 출력은 AND 게이트(33)에 한 입력으로서 인가되며, AND게이트(33)는 다른 한 입력에서 인버터(34)에 의해 반전된 레지스터(30)의 Q0출력을 수신한다. NAND게이트(33)의 출력은 NAND게이트(35)에 한 입력으로서 제공되며, NAND게이트(35)는 또한 시스템 행 어드레스 스트로브 신호 -RAS(활성 상태에서 저레벨)를 수신한다.

또다른 NAND게이트(37)도 또한 디코더(31)의 -G0 출력과 -Q1 출력에 결합되며, 이 NAND 게이트(37)의 출력은 다른 NAND 게이트(38)의 한 입력에 결합되어 있다. 레지스터(30)의 Q0 출력은 NAND게이트(38)에 또다른 입력으로서 제공되며, NAND 게이트(38)의 출력은 NAND 게이트(40)에 한 입력으로서 제공된다. NAND게이트(40)는 또한 NOR게이트(39)의 출력도 수신한다. NOR게이트(39)의 제입력은 디코더(31)의 -Q2 출력 및 -Q3 출력을 직접 수신하고, 이 디코더(31)의 출력 -Q4 및 -Q5를 OR게이트(44 및 45)를 각각 통하여 수신하도록 결합된 NAND게이트(42)로부터 제공된 것이다. 이들 OR게이트는 또한, 레지스터(30)의 Q1출력 및 Q2출력을 각각 수신한다. NOR게이트(39)의 제2입력은 NAND게이트(43)으로부터 제공된 것이며, 이 NAND게이트(43)는 각각의 OR게이트(46 내지 49)를 통하여 디코더(31)의 출력 -Q6 내지 -Q9을 수신한다. 이들 OR게이트는 또한 도시된 바와 같이 레지스터(30)의 출력 Q3 내지 Q6를 각각 수신한다. OR게이트(48 및 49)는 레지스토(30)의 Q0 출력에 결합된 제3입력을 각각 갖고 있다.

제3도 시스템의 동작은 우선, 레지스터(30)에 데이타가 없는 상태 환언하자면, 레지스터가 0만을 포함하는 상태로 설명되어진다. 이러한 것은 전원 온 자기 테스트중에 결함이 검출되지 않았으며 그때 I/0 카드메모리가 검출되지 않았음을 의미한다.

메모리의 하위 128 바이트 즉 납땜된 메모리의 각 어드레스에 대하여, 어드레스 비트 A16 내지 A19는 모두 0이든지 또는 이들 비트중 단지 A16 만이 1이다. 상기 디코더(31)로부터 알 수 있듯이, 이들 경우에는, 출력 -Q0 또는 -Q1의 어느 하나가 0이며, 디코더의 나머지 출력은 고레벨이다. 따라서, 게이트(32)의 출력은 고레벨로 되며, 인버터(34)로부터 고입력이 게이트(33)에 공급되면(레지스터(30)의 Q0가 저레벨일때) 게이트(33)의 출력은 고레벨로 된다. 게이트(33)로부터 게이트(35)에 공급되는 입력이 고레벨이면, 겡트(35)의 출력은 인버터(50) 출력의 역이 된다. 그러므로, 게이트(35)의 출력은 인버터(50)에 인가된 -RAS신호에 따른다. 이 출력 신호는 제1도를 참조로 알 수 있듯이, 하위 128K의 납땜된 메모리 소자를 선택하는 신호이다. 동시에, 게이트(37)에서 게이트(38)로의 출력이 고레벨로 되지만, 레지스터(30)의 출력 Q0에서 게이트(38)에 공급되는 저입력이, 게이트(38)의 출력을 고레벨로 유지시킨다. 게이트(42 및 43)에 대한 모든 입력이 고레벨이므로, 이들 게이트의 출력은 저레벨로 되어, 게이트(39)는 게이트(40)에 고출력을 공급한다. 게이트(40)에 대한 두 입력이 고레벨이므로, 게이트(40)은 저출력을 게이트(41)에 공급하며, 그러므로 상기 게이트(41)의 출력은 입력 반전된 -RAS신호의 레벨에 관계없이 고레벨로 유지된다. 따라서, -RAS.S신호는 존재하지 않으며, 소켓 RAM도 선택되지 않는다.

다음에, 소켓 메모리의 어드레스가 선택되며, 레지스터(30)내에 데이타가 없을때의 동작에 대해 설명된다. 이 경우에, 디코더 출력 -Q0 및 -Q1은 모두 고레벨로 유지되며, 어드레스 비트 A17 내지 A19중 적어도 하나가 고레벨이므로, 출력 -Q2 내지 -Q9중 하나는 저레벨이다. 게이트(32)에 대한 두 입력은 이때 고레벨이므로, 게이트(32)는 게이트(33)에 저입력을 인가하므로 게이트(33)는 게이트(35)에(저입력을 인가한다.

그러므로 -RAS 출력 라인은, 인버터(50)로부터 게이트(35)로의 입력에 관계없이 고레벨로 유지되므로, -RAS신호는 발생되지 않으며, 따라서 납땜된 메모리도 선택되지 않는다, 디코더(31)의 출력 -Q0및 -Q1에 응답하여, 게이트(37)의 출력은 저레밸로 되어, 게이트(38)의 출력은 고레벨로 된다. 이때 디코더(31)의 출력 -Q2 내지 -Q9 중 하나가 저레벨로 되어, 게이트(42) 또는 게이트(43)의 출력을 고레벨로된다. 따라서, 게이트(39)의 출력은 저레벨로 되어 게이트(38)에서 게이트(40)에 고입력이 공급되는 것에도 불구하고, 게이트(40)의 출력은 고레벨로 된다. 게이트(40)로부터의 고입력으로 인해, -RAS.S 라인의 출력은 인버터(50)의 출력의 역으로 되어 -RAS.S신호에 의해 소켓 메모리가 선택된다.

다음의 예로서, 전원 온 자기 테스트 시퀀스가 최하위 128K의 메모리 소자에서 에러를 검출하며, 이 검출에 응답하여 1비트가 레지스터(30)의 입력 D0에 입력되어 Q1 출력이 고레벨로 전환된다고 가정한다.

레지스터(30)의 Q0 출력이 고벨로 되는 것의 제1영향은 인버터(34)의 출력이 저레벨로 되어 게이트(33)출력이 항상 저레벨이 된다는 것이다. 따라서, 게이트(35)의 출력은 항상 고레벨이므로, -RAS신호는 발생되지 않는다. 이러한 것은 납땜된 l28K 바이트 메모리가 억세스되지 않음을 의미하며, 결함이 이 메모리에서 검출될때 그러할 필요가 있다.

다음에 최하위 128K 어드레스를 사용하여 소켓 메모리 모듐을 억세스하고자 한다. A16이 1 또는 0이고, A17 내지 A19가 모두 0인, 이를 어드레스는 디코더(31)의 -Q0 출력 또는 -Q1 출력중 어느 것인가에 저출력을 발생시킨다. 이들 출력은 게이트(37)의 출력을 고례벨로 되게 한다. 이 출력은, 레지스터(30)의 츨력 Q0로부터의 고출력과 함께 게이트(38)의 출력을 저레벨로 만든다, 게이트(38)의 출력이 저레벨로 되는 것에 의해 게이트(40)의 출력은, 게이트(40)의 다른 입력의 값에 관계없이 고레벨로 된다. 게이트(40)로부더 게이트(41)에 고입력이 공급되면, 게이트(41)는 인버터(50)로부터의 입력을 반전시켜, 입력 -RAS신호 다음에 -RAS.S신호를 발생한다.

그러므로, 최하위 128K 어드레스는 그때, 납땜된 메모리가 아닌 소켓 메모리를 억세스한다. 상술된 바와같이, 디코더(31)의 각 -Q 출력은 64K 바이트의 기억 블럭을 나타낸다. 이와 같이 -Q0가 저레벨일때, 최하위 64K 바이트가 억세스되고, 어드레스 64K 내지 128K가 사용될때는, -Q1이 저레벨로 되며, 어드레스 128K 내지 192K가 발생될때는 -Q2가 저레벨로 되며, 이하 동일하게 어드레스 512K 내지 576K에 대하여는 -Q8이 저레벨로 되며, 어드레스 576K 내지 640K에 대하여는 -Q9가 저레벨로 된다. 레지스터(30)로부터의 Q0신호가 고레벨일때, 납땜된 메모리는 억세스되지 않으며, 단지 소켓 메모리의 512K 바이트만이 사용된다.

최대 128K까지의 어드레스에 대한 -RAS.S신호의 발생에 대해서는 상기에서 설명하였다. 다음 384K의 기억 어드레스 즉 최대 어드레스 512K까지의 각각의 어드레스에 대하여는, 디코더(31)의 출력 -Q2 내지 -Q7 중 하나는 저레벨로 된다. 그러므로, 이러한 어드레스 범위에 대하여는, 게이트(42)와 게이트(43)중 어느 하나의 출력이 고레벨로 된다. 이 시점에서 (-Q0와 -Q1 고레벨이므로) 게이트(37)의 출력은 저레벨로 되며, 따라서 게이트(38)의 출력은 고레벨로 된다. 게이트(42) 또는 게이트(43)의 고출력은, 게이트(39)를 통과하여 반전되어 게이트(40)에 저입력을 공급하므로, 게이트(40)는 게이트(41)에 고입력을 계속 공급한다. 그러므로 게이트(41)는 소켓 메모리로의 억세스를 하기 위해 -RAS,S신호를 계속 발생시킨다. 납땜된 메모리가 없는 경우는 사용 가능한 메모리 어드레스가 512K 밖에 없다는 것을 상기 하면, 최상위128K 메모리 어드레스 즉 512K로부터 640K까지의 어드레스가 발생될 경우 무엇이 발생했는지를 조사할 수있다. 이러한 범위에 있는 어드레스의 각각에 대하여는, 디코더 출력 -Q8와 -Q9 중 하나는 저레벨이 된다. 이들 출력들은 통상 각각 게이트(48 및 49)를 통과하여 게이트(43)의 출력을 고레벨로 전환시켜, 게이트(39)를 통하여 저입력을 게이트(40)에 공급한다. 그러나, 레지스터(30)의 Q0 출력이 하이일때, 이 고출력이 게이트(48 및 49)를 통하여 통과하므로써, 디코더 출력(-Q8 및 Q9)으로부터의 입력을 무효화시킨다. 그러므로, 레지스터(30)의 Q0 출력이 고레벨일때, 어드레스 범위는 512L로 제한되고, 각각의 어드레스는 소켓메모리를 억세스하는데 사용된다.

레지스터(30)를 사용하여 위치 D0에 있는 납땜된 메모리 에러 디지트를 표시하는 이외에도 I/O 소켓(9)(제1도)에 결합된 장치의 64K 바이트의 메모리 블럭을 표시하는 것은 상기에서 설명하였다. 펀의상, 이 메모리를 I/O메모리라 칭한다. 이 I/O 메모리의 어드레스는 256K에서 시작되어 640K까지 확장된다.

이것은 64K 어드레스의 6개 블럭에 대응하며, 이들 6개 블럭 각각은, 시스템에 존재할때, 레지스터(30)의 Q1 내지 Q6출력중 대응하는 1개가 고출력으로 되는 것에 의해 표시된다. 제3도에서 알 수 있듯이, 레지스터(30)의 Q1 내지 Q6 출력의 각각은 OR게이트(44 내지 49)의 관련하는 하나의 입력에 결합되어 있다.

그러므로, 각 출력이 고레벨로 세트될때, 디코더(31)로부터 나온 대응하는 OR게이트의 저출력의 영향을 무효시킨다. 이 때문에, 대응하는 NAND 게이트(42 또는 43)가 디코더의 대응하는 출력으로부터의 저출력에 응답하여 고출력을 공급하는 것이 금지된다. 이러한 조건하에, OR게이트(39)의 출력은 고레벨이고, 레지스터(30)의 Q0 출력이 저레벨이라고 가정하면, 게이트(38)의 출력은 고레벨이다. 게이트(38 및 39)로부터의 두 고입력에 응답하여, 게이트(40)의 출력은 저레벨로 되어, 게이트(41)의 출력은 고레벨로 유지된다. 우리는 256K 보다 높은 값의 어드레스를 사용하는 상황에 있으므로, 게이트(35)도 연속 고출력을 공급한다. 그러므로,-RAS 또는 -RAS.S 신호도 발생되지 않는다. 이 때문에, 납땜된 메모리도 소켓 메모리도 억세스되지 않는다. 따라서 I/O 메모리만이 어드레스 될 수 있다. 레지스터 출력 Q1이 고레벨이므로, 어드레스 256K 내지 320K가 I/O 메모리내에 있고, Q2가 고레벨이므로, 어드레스 320K 내지 384K가 이 I/O 메모리내에 있다. 출력 Q3 내지 Q6는 각각 어드레스 384K 내지 448K, 448K 내지 512K, 512K 내지 576K 및 576K 내지 640K의 각각 64K 메모리 블럭에 대응한다. 레지스터(30)의 단 D0 내지 D6중 적당한 단, 또는 임의 한 단에 데이타를 입력함으로써 이들 어드레스 모두 또는 임의 하나를 I/O 메모리에 전송할수 있거나, 또는 어느 어드레스도 I/O 메모리에 전송하지 않도록 할 수 있다. 세트 레지스터의 단중 임의하나 또는 그 이상을 리세팅 또는 오버-라이팅(over-writing)하므로써, 리세트된 단에 대응하는 메모리블럭에 대하여 소켓 메모리에 어드레스 지정을 복귀시킬 수 있다.

이상 요약하면, 납땜된 메모리, 소켓 메모리 및 I/O 메모리를 어드레스하기 위한 장치 구성에 대해 설명하였다. 납땜된 메모리 억세스 및 소켓 메모리의 억세스에는 각각 상이한 부진행 행 어드레스 스트로브 -RAS와 -RAS.S를 사용한다.

디코더는 상위 어드레스 비트를 디코드하고, 논리 회로는 디코더 출력과, 납땜된 메모리내의 결함을 표시하는 (하위 어드레스에 대응하는) 레지스터 비트에 응답한다. 논리 회로는, 상기 레지스터 비트의 검출시에 -RAS 신호를 디스에이블시킨 다음 그대신 하위 어드레스용의 -RAS.S를 사용하여, 메모리 어드레스를 소켓 메모리로 절환시킨다. 또한, 레지스터는 다른 단을 포함하고, 이들 단 각각은 세트된 I/O 메모리의 블럭을 표시할 수 있다.

이들 단중 하나 또는 그 이상이 세트될때, 논리 회로는 이것에 응답하여 -RAS와 -RAS.S 출력을 디스에이블시킴으로써, 납땜된 메모리 또는 소켓 메모리 어느 것도 억세스되지 않지만 대신에, I/O 메모리 블럭이 억세스된다.

본 발명은 적합한 실시예를 참조로 상세히 설명되었으므로, 본 발명 분야에 숙련된 사람이면 본 발명의사상 및 영역을 벗어나지 않는 한은 변형할 수 있음은 명백하다.

Claims

제1메모리 수단(first memory means)과, 제2메모리 수단(second memory means)을 마이크로컴퓨터 시스템에 착탈가능하게 접속시키는(for removably coupling) 제1코넥터 수단(first connect means)과, 메모리 어드레싱을 위하여(for addressing memory) 상기 제1메모리 수단과 상기 제1코넥터 수단에 접속된 어드레스 및 제어수단(address and Control means)을 포함하되, 상기 어드레스 및 제어수단은 상기 제1혹은 제2메모리 수단의 선택을 위한 논리수단(logic means)과, 상기 제1메모리 수단에서 검출된 결함의 표시(an indication of a fault)를 저장하기 위한 제1저장 수단(first storing means)를 포함하고, 상기 논리수단은 상기 제1저장 수단에 접슥되어서, 상기 제1저장 수단에 저장된 결함의 표시에 응답하여 모든 메모리 어드레스들 (all memory address)을 상기 제1코넥터 수단으로 보냄으로써(by directing all address to said first connector means); 상기 제1메모리 수단을 비활성화(disabie)시키도록 되어 있는 마이크로컴퓨터 시스템에 있어서: 상기 제2메모리 수단을 위한 어드레스들과 중복되는 어드레스들(addresses that overlap the addresses for said second memory means)을 갖는 제3메모리 수단(third memory means)을 착탈 가능하게 접속시키는 제2코넥터 수단(second connector means)을 추가로 포함하고, 상기 어드레스 및 제어수단도 상기 제2코넥터 수단에 접속된 메모리의 적어도 한 블럭의 검출된 존재(the detecte dpresence of at least on block of momory coupled to said second connector means)를 저장하기 위하여, 상기 논리 수단에 접속되는, 제2저장 수단(second storing means)을 추가로 포함하되, 상기 논리수단은 상기 제1코넥터 수단에 접속되어 있는 메모리의 대응 블럭들에 중복되는 상기 제2코넥터 수단에 접속된 메모리의 블럭들(blocks of memory connected to said second connector means that overlap corre sponding blocks of memory connected to said first connectors)에게로 메모리 어드레스들을 재차보낼 수 있도록 (redirects memory addreses)되어 있는 것을 특징으로 하는 메모리 재맵핑 기능을 갖는 마이크로 컴퓨터 시스템.
제1항에 있어서, 상기 제1메모리 수단은 어드레스 범위(an address range)를 가지며, 상기 논리수단은, 상기 결함 표시에 응답하여(responsive to said fault indication), 상기 제1메모리 수단의 상기 어드레스 범위의 크기에 대응하는 (corresponding in size to the address range of said first memory means) 상기 제2메모리 수단의 최상위 메모리 어드레스 범위(a highest ordered memory address range of said second memory means)를 비활성화(disabling)시키는 수단(means)을·포함하는 것을 특징으로 하는 메모리 재맵핑 기능을 갖는 마이크로 컴퓨터 시스템.
제1항에 있어서, 상기 어드레스 및 제어 수단은 상기 제1메모리 수단을 위하여는 제1어드레스 스트로브 신호들(first address strobe signals)을, 상기 제2메모리 수단을 위하여는 제2어드레스 스트로브 신호들(second address strobe signals)을 발생하며 (generates), 상기 논리수단은 결함이 검출되었을때, 상기 제1메모리 수단에 대한 상기 제1어드레스 스트로브 신호들은 비활성화시키고 상기 제2메모리 수단에 대한 상기 제2어드레스 스트로브 신호들은 활성화(enabling)시키는 수단을 포함하되, 상기 제2어드레스 스트로브 신호들은 상기 결함 표시에 응답하여, 모든 메모리 어드레스들을 상기 제1코넥터 수단으로 보내기 위해 사용되도록 되어 있는 것에 특징으로 하는 메모리 재맵핑 기능을 갖는 마이크로 컴퓨터 시스템.
제3항에 있어서, 상기 어드레스 스트로브 신호들은 행 어드레스 스트로브 신호들(row address strobe signals)인 것을 특징으로 하는 메모리 재맵핑 기능을 갖는 마이크로 컴퓨터 시스템.
제3항에 있어서, 상기 논리수단이 메모리 어드레스들을 해독(decoding)하여, 메모리의 다른 블럭에 대응하는 개개 출력 신호를(individual output signals)을 발생하는 디코더 수단(decoder means)과, 결함표시기 없고(in absence of a fault indication) 상기 디코더 수단이 상기 제1메모리 수단의 블럭내의 어드레스를 해독한 때는 상기 제1메모리 수단에 대하여 상기 제1어드레스 스트로브 신호들을 활성화(enabling)시키고, 상기 디코더 수단이 상기 제2메모리 수단의 블럭내의 어드레스를 해독한때는 상기 제1코넥터 수단에 대하여 상기 제2어드레스 스트로브 신호들을 활성화시키는 수단(means)을 포함하는 것을 특징으로 하는 메모리 재맵핑 기능을 갖는 마이크로 컴퓨터 시스템.