JPH05241900A - コンピュータのプログラム動作確認方式 - Google Patents
コンピュータのプログラム動作確認方式Info
- Publication number
- JPH05241900A JPH05241900A JP4039848A JP3984892A JPH05241900A JP H05241900 A JPH05241900 A JP H05241900A JP 4039848 A JP4039848 A JP 4039848A JP 3984892 A JP3984892 A JP 3984892A JP H05241900 A JPH05241900 A JP H05241900A
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- address
- ram
- cpu
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- Pending
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Abstract
(57)【要約】
【目的】 プログラムの動作確認を確実かつ容易に行う
ことを可能とする。 【構成】 ＣＰＵ１は立ち上げ時にはゲート回路８にゲ
ート信号を出力し、従って、ゲート回路８はＣＰＵ１が
信号線５に出力する読み出し信号を信号線９に出力す
る。その状態で、ＣＰＵ１はアドレスおよび読み出し信
号をそれぞれアドレスバス３および信号線５，９を通じ
てＲＯＭ２に出力し、データバス４を通じてプログラム
データを読み込み、Ｉ／Ｏ制御などを試験として実施す
る。その際、ＲＡＭ１２にはゲート回路８より信号線９
を通じて書き込み信号が入力されるので、ＲＯＭ２が出
力するプログラムデータは、すべてＲＡＭ１２に書き込
まれる。このような試験動作の後、ＲＡＭ１２のデータ
とＲＯＭ２のデータとを比較することにより、ＲＯＭ２
のすべてのプログラムが動作したか否かを確認できる。
ことを可能とする。 【構成】 ＣＰＵ１は立ち上げ時にはゲート回路８にゲ
ート信号を出力し、従って、ゲート回路８はＣＰＵ１が
信号線５に出力する読み出し信号を信号線９に出力す
る。その状態で、ＣＰＵ１はアドレスおよび読み出し信
号をそれぞれアドレスバス３および信号線５，９を通じ
てＲＯＭ２に出力し、データバス４を通じてプログラム
データを読み込み、Ｉ／Ｏ制御などを試験として実施す
る。その際、ＲＡＭ１２にはゲート回路８より信号線９
を通じて書き込み信号が入力されるので、ＲＯＭ２が出
力するプログラムデータは、すべてＲＡＭ１２に書き込
まれる。このような試験動作の後、ＲＡＭ１２のデータ
とＲＯＭ２のデータとを比較することにより、ＲＯＭ２
のすべてのプログラムが動作したか否かを確認できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＯＭ（リード・オン
リー・メモリ）に格納されたプログラムにもとづいて動
作するコンピュータのプログラム動作確認方式に関する
ものである。
リー・メモリ）に格納されたプログラムにもとづいて動
作するコンピュータのプログラム動作確認方式に関する
ものである。
【０００２】
【従来の技術】図２に従来のマイクロコンピュータの一
例を示す。このマイクロコンピュータは、ＣＰＵ１と、
プログラムが格納されたＲＯＭ２とを備え、ＣＰＵ１と
ＲＯＭ２とはアドレスバス３、データバス４、ならびに
読み出し信号線５によって接続されている。そして、Ｃ
ＰＵ１はアドレスおよび読み出し信号をそれぞれアドレ
スバス３および読み出し信号線５を通じてＲＯＭ２に出
力し、データバス４を通じてＲＯＭ２よりプログラムデ
ータを読み込み、そのデータにもとづいて例えば種々の
Ｉ／Ｏ装置、すなわち入出力装置の制御などを行う。
例を示す。このマイクロコンピュータは、ＣＰＵ１と、
プログラムが格納されたＲＯＭ２とを備え、ＣＰＵ１と
ＲＯＭ２とはアドレスバス３、データバス４、ならびに
読み出し信号線５によって接続されている。そして、Ｃ
ＰＵ１はアドレスおよび読み出し信号をそれぞれアドレ
スバス３および読み出し信号線５を通じてＲＯＭ２に出
力し、データバス４を通じてＲＯＭ２よりプログラムデ
ータを読み込み、そのデータにもとづいて例えば種々の
Ｉ／Ｏ装置、すなわち入出力装置の制御などを行う。
【０００３】従来、このようなマイクロコンピュータに
おいて、ＲＯＭ２に格納されたプログラムの動作状態を
確認する場合には、種々の正常処理および異常処理の試
験を実施し、いずれの試験に対してもマイクロコンピュ
ータの動作が正常なときは合格とし、すべてのプログラ
ムが動作していると判定していた。
おいて、ＲＯＭ２に格納されたプログラムの動作状態を
確認する場合には、種々の正常処理および異常処理の試
験を実施し、いずれの試験に対してもマイクロコンピュ
ータの動作が正常なときは合格とし、すべてのプログラ
ムが動作していると判定していた。
【０００４】
【発明が解決しようとする課題】しかし、このような方
法では、プログラムの機能仕様と、実施する試験内容が
整合しておらず、機能仕様に対して試験内容が適切でな
い場合には、試験結果が合格となっても、必ずしもすべ
てのプログラムが動作しているとは判定できない。ま
た、完全な動作確認のためには、通常、種々の試験を組
み合せて実施する必要があり、従って一部の組み合せを
もらした場合には、すべてのプログラムが動作している
とは判定できなくなる。
法では、プログラムの機能仕様と、実施する試験内容が
整合しておらず、機能仕様に対して試験内容が適切でな
い場合には、試験結果が合格となっても、必ずしもすべ
てのプログラムが動作しているとは判定できない。ま
た、完全な動作確認のためには、通常、種々の試験を組
み合せて実施する必要があり、従って一部の組み合せを
もらした場合には、すべてのプログラムが動作している
とは判定できなくなる。
【０００５】本発明の目的は、このような問題を解決
し、すべてのプログラムが動作しているか否かを確実か
つ容易に確認できるようにするコンピュータのプログラ
ム動作確認方式を提供することにある。
し、すべてのプログラムが動作しているか否かを確実か
つ容易に確認できるようにするコンピュータのプログラ
ム動作確認方式を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、ＣＰＵと、プ
ログラムデータが格納されたＲＯＭとを備えたコンピュ
ータのプログラム動作確認方式において、アドレス端子
およびデータ端子が前記ＲＯＭと前記ＣＰＵとを接続す
るアドレスバスおよびデータバスにそれぞれ接続された
ＲＡＭと、前記ＣＰＵが出力する読み出し信号を入力と
し、前記ＣＰＵが出力するゲート信号にもとづいて、前
記読み出し信号を前記ＲＯＭに読み出し信号として出力
し、かつ前記ＲＡＭに書き込み信号として出力するか、
または前記ＲＡＭに読み出し信号として出力するゲート
回路と、所定の操作に従って所定の論理レベルの信号を
前記ＲＡＭのアドレス最上位ビットのアドレス端子に出
力するスイッチ回路とを設けることを特徴とする。
ログラムデータが格納されたＲＯＭとを備えたコンピュ
ータのプログラム動作確認方式において、アドレス端子
およびデータ端子が前記ＲＯＭと前記ＣＰＵとを接続す
るアドレスバスおよびデータバスにそれぞれ接続された
ＲＡＭと、前記ＣＰＵが出力する読み出し信号を入力と
し、前記ＣＰＵが出力するゲート信号にもとづいて、前
記読み出し信号を前記ＲＯＭに読み出し信号として出力
し、かつ前記ＲＡＭに書き込み信号として出力するか、
または前記ＲＡＭに読み出し信号として出力するゲート
回路と、所定の操作に従って所定の論理レベルの信号を
前記ＲＡＭのアドレス最上位ビットのアドレス端子に出
力するスイッチ回路とを設けることを特徴とする。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明によるプログラム動作確認方式
にもとづくマイクロコンピュータの一例を示す。このマ
イクロコンピュータは、ＣＰＵ１と、ＣＰＵ１を動作さ
せるためのプログラムデータが格納されたＲＯＭ２とを
備え、ＣＰＵ１とＲＯＭ２とはデータバス３およびアド
レスバス４によって接続されている。このマイクロコン
ピュータはさらに、アドレス端子およびデータ端子がア
ドレスバス３およびデータバス４にそれぞれ接続された
ＲＡＭ（ランダム・アクセス・メモリ）１２と、ＣＰＵ
１が出力する読み出し信号を読み出し信号線５を通じて
受け取り、ＣＰＵ１が信号線７に出力するゲート信号に
もとづいて、読み出し信号を信号線９を通じてＲＯＭ２
に読み出し信号として出力し、かつＲＡＭ１２に書き込
み信号として出力するか、またはＲＡＭ１２に信号線１
０を通じて読み出し信号として出力するゲート回路８
と、所定の操作に従ってハイレベルの信号をＲＡＭ１２
のアドレス最上位ビットのアドレス端子に出力するスイ
ッチ回路１１とを備えている。
説明する。図１に本発明によるプログラム動作確認方式
にもとづくマイクロコンピュータの一例を示す。このマ
イクロコンピュータは、ＣＰＵ１と、ＣＰＵ１を動作さ
せるためのプログラムデータが格納されたＲＯＭ２とを
備え、ＣＰＵ１とＲＯＭ２とはデータバス３およびアド
レスバス４によって接続されている。このマイクロコン
ピュータはさらに、アドレス端子およびデータ端子がア
ドレスバス３およびデータバス４にそれぞれ接続された
ＲＡＭ（ランダム・アクセス・メモリ）１２と、ＣＰＵ
１が出力する読み出し信号を読み出し信号線５を通じて
受け取り、ＣＰＵ１が信号線７に出力するゲート信号に
もとづいて、読み出し信号を信号線９を通じてＲＯＭ２
に読み出し信号として出力し、かつＲＡＭ１２に書き込
み信号として出力するか、またはＲＡＭ１２に信号線１
０を通じて読み出し信号として出力するゲート回路８
と、所定の操作に従ってハイレベルの信号をＲＡＭ１２
のアドレス最上位ビットのアドレス端子に出力するスイ
ッチ回路１１とを備えている。
【０００８】次に動作を説明する。まず、所定の操作に
よりスイッチ回路１１にハイレベルの信号を出力させ、
ＲＡＭ１２において、アドレスの最上位ビットが”１”
であるアドレスがアクセスされるようにしておく。ＣＰ
Ｕ１は立ち上げ時にはゲート回路８にゲート信号を出力
し、従って、ゲート回路８はＣＰＵ１が信号線５に出力
する読み出し信号を信号線９に出力する。その状態で、
ＣＰＵ１はアドレスおよび読み出し信号をそれぞれアド
レスバス３および信号線５，９を通じてＲＯＭ２に出力
し、データバス４を通じてＲＯＭ２よりプログラムデー
タを読み込み、そのデータにもとづいて例えば種々のＩ
／Ｏ装置の制御などを試験として実施する。その際、Ｒ
ＡＭ１２にはゲート回路８より信号線９を通じて書き込
み信号が入力されるので、ＲＯＭ２が出力するプログラ
ムデータは、すべてＲＡＭ１２に書き込まれ、かつ最上
位ビットを除いてＲＯＭ２と同一のアドレスに書き込ま
れる。
よりスイッチ回路１１にハイレベルの信号を出力させ、
ＲＡＭ１２において、アドレスの最上位ビットが”１”
であるアドレスがアクセスされるようにしておく。ＣＰ
Ｕ１は立ち上げ時にはゲート回路８にゲート信号を出力
し、従って、ゲート回路８はＣＰＵ１が信号線５に出力
する読み出し信号を信号線９に出力する。その状態で、
ＣＰＵ１はアドレスおよび読み出し信号をそれぞれアド
レスバス３および信号線５，９を通じてＲＯＭ２に出力
し、データバス４を通じてＲＯＭ２よりプログラムデー
タを読み込み、そのデータにもとづいて例えば種々のＩ
／Ｏ装置の制御などを試験として実施する。その際、Ｒ
ＡＭ１２にはゲート回路８より信号線９を通じて書き込
み信号が入力されるので、ＲＯＭ２が出力するプログラ
ムデータは、すべてＲＡＭ１２に書き込まれ、かつ最上
位ビットを除いてＲＯＭ２と同一のアドレスに書き込ま
れる。
【０００９】このような試験動作の後、ＣＰＵ１はゲー
ト信号の出力を停止し、その結果、ゲート回路８は信号
線５から入力される読み出し信号を、読み出し信号とし
て信号線１０を通じてＲＡＭ１２に供給する。また、こ
のときスイッチ回路１１を操作してＲＡＭ１２のアドレ
スがＲＯＭ２のアドレスと同一になるようにする。その
状態で、ＣＰＵ１はアドレスおよび読み出し信号をそれ
ぞれアドレスバス３および信号線５に出力し、ＲＡＭ１
２に格納されているプログラムデータをＲＡＭ１２より
データバス４を通じて順次読み出す。そして、読み出し
たプログラムデータを各アドレスごとに逐次、ＲＯＭ２
に格納された元のプログラムデータと比較する。比較し
た各アドレスにおいてプログラムデータがすべて一致し
た場合には、ＲＯＭ２に格納されたプログラムはすべて
動作したことになり、プログラム動作は正常と判定す
る。一方、プログラムデータが一致しないアドレスが存
在した場合にはＲＯＭのそのアドレスに格納されている
プログラムは動作しなかったことになり、プログラム動
作は異常と判定する。
ト信号の出力を停止し、その結果、ゲート回路８は信号
線５から入力される読み出し信号を、読み出し信号とし
て信号線１０を通じてＲＡＭ１２に供給する。また、こ
のときスイッチ回路１１を操作してＲＡＭ１２のアドレ
スがＲＯＭ２のアドレスと同一になるようにする。その
状態で、ＣＰＵ１はアドレスおよび読み出し信号をそれ
ぞれアドレスバス３および信号線５に出力し、ＲＡＭ１
２に格納されているプログラムデータをＲＡＭ１２より
データバス４を通じて順次読み出す。そして、読み出し
たプログラムデータを各アドレスごとに逐次、ＲＯＭ２
に格納された元のプログラムデータと比較する。比較し
た各アドレスにおいてプログラムデータがすべて一致し
た場合には、ＲＯＭ２に格納されたプログラムはすべて
動作したことになり、プログラム動作は正常と判定す
る。一方、プログラムデータが一致しないアドレスが存
在した場合にはＲＯＭのそのアドレスに格納されている
プログラムは動作しなかったことになり、プログラム動
作は異常と判定する。
【００１０】
【発明の効果】以上説明したように本発明は、ＣＰＵ
と、プログラムデータが格納されたＲＯＭとを備えたコ
ンピュータのプログラム動作確認方式において、アドレ
ス端子およびデータ端子がＲＯＭとＣＰＵとを接続する
アドレスバスおよびデータバスにそれぞれ接続されたＲ
ＡＭと、ＣＰＵが出力する読み出し信号を入力とし、Ｃ
ＰＵが出力するゲート信号にもとづいて、読み出し信号
をＲＯＭに読み出し信号として出力し、かつＲＡＭに書
き込み信号として出力するか、またはＲＡＭに読み出し
信号として出力するゲート回路と、所定の操作に従って
所定の論理レベルの信号をＲＡＭのアドレス最上位ビッ
トの端子に出力するスイッチ回路とを設けることを特徴
とする。
と、プログラムデータが格納されたＲＯＭとを備えたコ
ンピュータのプログラム動作確認方式において、アドレ
ス端子およびデータ端子がＲＯＭとＣＰＵとを接続する
アドレスバスおよびデータバスにそれぞれ接続されたＲ
ＡＭと、ＣＰＵが出力する読み出し信号を入力とし、Ｃ
ＰＵが出力するゲート信号にもとづいて、読み出し信号
をＲＯＭに読み出し信号として出力し、かつＲＡＭに書
き込み信号として出力するか、またはＲＡＭに読み出し
信号として出力するゲート回路と、所定の操作に従って
所定の論理レベルの信号をＲＡＭのアドレス最上位ビッ
トの端子に出力するスイッチ回路とを設けることを特徴
とする。
【００１１】従って、ゲート回路とスイッチ回路の設定
により、試験動作のときＣＰＵがＲＯＭより読み込んだ
プログラムデータをＲＡＭに書き込み、試験動作終了
後、ＲＡＭから書き込まれたプログラムデータを読み出
すようにできる。
により、試験動作のときＣＰＵがＲＯＭより読み込んだ
プログラムデータをＲＡＭに書き込み、試験動作終了
後、ＲＡＭから書き込まれたプログラムデータを読み出
すようにできる。
【００１２】そして、ＲＡＭの各アドレスに書き込まれ
たプログラムデータと、ＲＯＭの各アドレスに格納され
ているプログラムデータとを比較し、それらがすべて一
致した場合には、ＲＯＭに格納されているすべてのプロ
グラムが動作したことになり、プログラム動作は正常と
判定できる。一方、プログラムデータが一致しないアド
レスが存在した場合にはＲＯＭのそのアドレスに格納さ
れているプログラムは動作しなかったことになり、プロ
グラム動作は異常と判定できる。従って、本発明のプロ
グラム動作確認方式によれば、プログラム動作を確実か
つ容易に確認することが可能となる。
たプログラムデータと、ＲＯＭの各アドレスに格納され
ているプログラムデータとを比較し、それらがすべて一
致した場合には、ＲＯＭに格納されているすべてのプロ
グラムが動作したことになり、プログラム動作は正常と
判定できる。一方、プログラムデータが一致しないアド
レスが存在した場合にはＲＯＭのそのアドレスに格納さ
れているプログラムは動作しなかったことになり、プロ
グラム動作は異常と判定できる。従って、本発明のプロ
グラム動作確認方式によれば、プログラム動作を確実か
つ容易に確認することが可能となる。
【図１】本発明のプログラム動作確認方式にもとづくマ
イクロコンピュータの一例を示すブロック図である。
イクロコンピュータの一例を示すブロック図である。
【図２】従来のマイクロコンピュータの一例を示すブロ
ック図である。
ック図である。
１ ＣＰＵ ２ ＲＯＭ ３ アドレスバス ４ データバス ５ 読み出し信号線 ７，９，１０ 信号線 ８ ゲート回路 １１ スイッチ回路 １２ ＲＡＭ
Claims (1)
- 【請求項１】ＣＰＵと、プログラムデータが格納された
ＲＯＭとを備えたコンピュータのプログラム動作確認方
式において、 アドレス端子およびデータ端子が前記ＲＯＭと前記ＣＰ
Ｕとを接続するアドレスバスおよびデータバスにそれぞ
れ接続されたＲＡＭと、 前記ＣＰＵが出力する読み出し信号を入力とし、前記Ｃ
ＰＵが出力するゲート信号にもとづいて、前記読み出し
信号を前記ＲＯＭに読み出し信号として出力し、かつ前
記ＲＡＭに書き込み信号として出力するか、または前記
ＲＡＭに読み出し信号として出力するゲート回路と、 所定の操作に従って所定の論理レベルの信号を前記ＲＡ
Ｍのアドレス最上位ビットのアドレス端子に出力するス
イッチ回路とを設けることを特徴とするコンピュータの
プログラム動作確認方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039848A JPH05241900A (ja) | 1992-02-26 | 1992-02-26 | コンピュータのプログラム動作確認方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039848A JPH05241900A (ja) | 1992-02-26 | 1992-02-26 | コンピュータのプログラム動作確認方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241900A true JPH05241900A (ja) | 1993-09-21 |
Family
ID=12564386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039848A Pending JPH05241900A (ja) | 1992-02-26 | 1992-02-26 | コンピュータのプログラム動作確認方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241900A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008117050A (ja) * | 2006-11-01 | 2008-05-22 | Nec Corp | Ｃｐｕバスアクセス補助回路 |
-
1992
- 1992-02-26 JP JP4039848A patent/JPH05241900A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008117050A (ja) * | 2006-11-01 | 2008-05-22 | Nec Corp | Ｃｐｕバスアクセス補助回路 |
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