JPH06290062A - データメモリｉｃの実装不良検出方法 - Google Patents

Abstract

(57)【要約】 【目的】 データメモリＩＣのアドレスバス端子の浮き
を短時間で確実に検出できる方法を提供する。 【構成】 データメモリＩＣのｎビットのアドレスバス
に対して、ｎビットのうち特定の１ビットのみがＨ、他
は全てＬで示される全てのアドレスに格納されているデ
ータが、ｎビットが全てＬで示されるアドレスに格納さ
れているデータとそれぞれ異なるデータメモリＩＣを検
出対象とし、ｎビットのアドレスバスのうち特定の１ビ
ットのみがＨで示されるアドレスのデータを順次読み、
読んだデータが、ｎビットのアドレスが全てＬで示され
るアドレスのデータとそれぞれ異なるか否かを、ｎビッ
トのアドレスバス全てにおいて検知する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵと、このＣＰＵ
からアクセス可能なｎビット（ｎは２以上の整数）のア
ドレスバスを有するデータメモリ（ＲＯＭ）ＩＣとを備
える装置におけるデータメモリＩＣの実装不良検出方法
に関する。

【０００２】

【従来の技術】従来、部品実装後のプリント基板におい
て、実装不良による部品の端子ショートがある場合、例
えばインサーキットテスタを用いたチェック方法で容易
に検出可能であり、データメモリＩＣにおいてもその端
子のショートはこのチェック方法で検出可能である。し
かしながら、上記インサーキットテスタを用いたチェッ
ク方法では、端子の実装不良によるオープン状態（浮
き）を検出することは困難である。そこで、データメモ
リＩＣの端子の浮きを検出するチェック方法として用い
られてきた方法にサムチェックがある。サムチェック
は、データメモリＩＣに書き込まれているデータの全て
をＣＰＵにより順次リードし、そのリードしたデータを
全て加算し、得られたサム値をデータメモリＩＣの実装
に異常のない場合の既知の値と比較する方法である。例
えば、８ビットＣＰＵを使用している装置におけるサム
チェックでは、通常２バイト（１６ビット）分の値をサ
ム値とし、データメモリＩＣから順次読み込まれる１バ
イト単位のデータを加算して、２バイトを越えたデータ
は無視し、最終的に残った２バイト分の値をサム値とし
て用いている。

【０００３】なお、ここでいうデータメモリＩＣとは、
狭義のデータ以外に、実装不良検出に必要なチェックプ
ログラム以外のプログラムが格納されるメモリＩＣも含
む。また、本発明において実装チェックとは、データメ
モリＩＣのプリント基板へのはんだ付け不良等の装着不
良の検出であり、データメモリＩＣに書かれているデー
タのチェックではない。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来例のサムチェックでは、データメモリＩＣの全アドレ
スに書かれたデータの全てをＣＰＵが読み、そのデータ
を加算して行くため、データメモリ容量の大きなデータ
メモリＩＣでは、非常に時間を要する。装置の電源投入
時にこのサムチェックを行い、データメモリＩＣの端子
の浮きを自動的に検証するようなシステム構成において
は、チェック中は装置が動作不可能となるため、長時間
のチェックは非常に不利であった。例えば、８ビットＣ
ＰＵを使用した装置において、１６メガビットのデータ
メモリＩＣのサムチェックを行うためには、２００万ア
ドレス（１６メガビット÷８ビット）のリードと加算を
行う必要があり、一般的なＣＰＵで１回のリードと加算
に約４マイクロ秒要したとすると、サムチェックに要す
る時間は４マイクロ秒×２００万回＝８秒となり、１６
メガビットのデータメモリＩＣを３個使用するような装
置においては、８×３＝２４秒ものチェック時間を要す
ることになる。

【０００５】また、上記サムチェック方法では、データ
メモリＩＣのアドレスバス端子に浮きが合った場合、Ｃ
ＰＵがデータメモリＩＣをアクセスしたときに、データ
メモリＩＣが浮きのあるアドレスバス端子のレベルをＨ
と取るかＬと取るかは不定であるが、本来のＣＰＵから
出力されるアドレスと一致することが１／２の確率で考
えられる。データメモリＩＣのアドレス全てをアクセス
した場合、全てが本来のアドレス状態と一致して取り込
まれるケースはまれであるが、例えまれであってもサム
チェック方法は完全ではない。また、もしあるアドレス
が本来のアドレスと異なるアドレスとしてデータメモリ
ＩＣに読み込まれたとしても、全アドレスのデータを加
算した下位の２バイトの値が、偶然一致することも考え
られる。

【０００６】上記理由により、サムチェックでは、その
チェックに要する時間が非常に長くなる上、データメモ
リＩＣのアドレスバス端子の浮きを完全に検出できない
という欠点がある。

【０００７】本発明の目的は、データメモリＩＣのアド
レスバス端子の浮きを短時間で確実に検出できるデータ
メモリＩＣの実装不良検出方法を提供することにある。

【０００８】

【課題を解決するための手段】本発明のデータメモリＩ
Ｃの実装不良検出方法は、ＣＰＵと、該ＣＰＵからアク
セス可能なｎビット（ｎは２以上）のアドレスバスを有
するデータメモリＩＣとを備える装置におけるデータメ
モリＩＣの実装不良検出方法であって、前記データメモ
リＩＣのｎビットのアドレスバスに対して、ｎビットの
うち特定の１ビットのみがＨ、他は全てＬで示される全
てのアドレスに格納されているデータが、ｎビットが全
てＬで示されるアドレスに格納されているデータとそれ
ぞれ異なるデータメモリＩＣを検出対象とし、前記ｎビ
ットのアドレスバスのうち特定の１ビットのみがＨで示
されるアドレスのデータを順次読み、読んだデータが、
ｎビットのアドレスが全てＬで示されるアドレスのデー
タとそれぞれ異なるか否かを、ｎビットのアドレスバス
全てにおいて検知することにより、データメモリＩＣの
アドレスバスの実装不良を検出することを特徴とする。
この場合、前記データメモリＩＣはアドレスバスがそれ
ぞれプルダウンされているデータメモリＩＣであること
が好ましい。

【０００９】また、本発明のデータメモリＩＣの実装不
良検出方法は、ＣＰＵと、該ＣＰＵからアクセス可能な
ｎビット（ｎは２以上）のアドレスバスを有するデータ
メモリＩＣとを備える装置におけるデータメモリＩＣの
実装不良検出方法であって、前記データメモリＩＣのｎ
ビットのアドレスバスに対して、ｎビットのうち特定の
１ビットのみがＬ、他は全てＨで示される全てのアドレ
スに格納されているデータが、ｎビットが全てＨで示さ
れるアドレスに格納されているデータとそれぞれ異なる
データメモリＩＣを検出対象とし、前記ｎビットのアド
レスバスのうち特定の１ビットのみがＬで示されるアド
レスのデータを順次読み、読んだデータが、ｎビットの
アドレスが全てＨで示されるアドレスのデータとそれぞ
れ異なるか否かを、ｎビットのアドレスバス全てにおい
て検知することにより、データメモリＩＣのアドレスバ
スの実装不良を検出することを特徴とする。この場合、
前記データメモリＩＣはアドレスバスがそれぞれプルア
ップされているデータメモリＩＣであることが好まし
い。

【００１０】

【作用】データメモリＩＣの実装不良による浮きがある
場合、そのデータメモリＩＣの端子のレベルがＬとなる
かＨとなるかは、データメモリＩＣの構造および特性上
次のように決まる。

【００１１】通常データメモリＩＣのＩＣパッケージに
おけるアドレスバス端子のピンは位置は、そのＩＣパッ
ケージから出る全端子ピンの特定の部分に、アドレスの
下位ビットから順番に上位ビットまで連続して割り当て
られている。この場合、アドレスバス端子のうち、例え
ばある１端子に浮きがあるとき、この端子のレベルは、
その浮きのある端子の両サイドの端子のレベルに固定さ
れる。したがって、全アドレスのうち特定の１アドレス
のビットのみをＨ（またはＬ）レベルにし、残りのアド
レスビットのレベルが全てＬ（またはＨ）のアドレスを
出力すれば、もしそのＨ（またはＬ）レベルにした特定
の１アドレスのビット端子に浮きがある場合、そのビッ
トのレベルはＬ（またはＨ）レベルに誘導され、データ
メモリＩＣとしては、全アドレスビットがＬ（または
Ｈ）であるアドレスのデータを出力することになる。し
たがって、ｎビットのアドレスを持つデータメモリＩＣ
において、順次ｎ通りの特定の１ビットのみをＨ（また
はＬ）レベルとしたアドレスのデータをＣＰＵからリー
ドし、そのリードされたデータがｎビットのアドレスが
全てＬ（またはＨ）で示されるアドレスのデータと一致
しないことをチェックすれば、そのアドレスバス端子に
浮きが歩かないかを容易に検出することが可能である
上、もし、どこかのアドレス端子に浮きがあった場合で
も、そのアドレス端子が、どのアドレスビットの端子で
あるかということも検出することが可能となる。

【００１２】また、データメモリＩＣの構造上、アドレ
ス端子のピン配置が上記のように連続して配置されてい
ない場合は、データメモリＩＣ内で、アドレス端子ピン
をプルダウン（またはプルアップ）しておき、アドレス
端子に浮きが生じた場合、必ずＬ（またはＨ）レベルに
なるようにしておくことも有効である。本発明では、以
上の特性を利用し、短時間で容易にデータメモリＩＣの
アドレスバス端子のオープンチェックを行うものであ
る。

【００１３】ただし、本発明では、データメモリＩＣに
は、そのｎビットのアドレスバス端子全てにおいて、１
ビットのみがＨ（またはＬ）のときのアドレスに格納さ
れているデータとして、全アドレスがＬ（またはＨ）の
アドレスに格納されているデータと異なるデータをあら
かじめ格納しておく必要がある。

【００１４】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１５】図１は本発明のデータメモリＩＣの実装不
良検出方法の実施例１を説明するための図、図２は実施
例１におけるチェックフローチャートである。

【００１６】本実施例では、各々不図示のＣＰＵと、ｎ
ビットのアドレスバス端子を有するデータメモリＩＣと
を備える装置が用いられる。このデータメモリＩＣは、
図１に示すように、ｎビットのアドレスバス全てがＬの
ときのアドレス０・・・０００にはデータ“Ａ”があら
かじめ格納されている。また、アドレス０・・・００
１，０・・・０１０，０・・・１００，１・・・０００
には、それぞれデータ“Ａ”と異なるデータが格納され
ているものとする。

【００１７】図１に示すようなデータが格納されたデー
タメモリＩＣの実装不良検出方法について、図２のフロ
ーチャートにしたがって説明する。まずＣＰＵは、アド
レスビット１をＨにしたアドレス０・・・００１のデー
タをリードする（ステップ１０）。今このリードデータ
を“Ｂ”とすると、ＣＰＵはアドレス全ビットがＬであ
るアドレス０・・・０００のデータ“Ａ”とデータ
“Ｂ”とを比較し（ステップ１１）、Ａ≠Ｂであれば、
アドレスビット１は正常であるとする。以下、ビット
２，３，・・・ｎと同様に行い（ステップ１２〜１
７）、それぞれのリードデータ“Ｃ”，“Ｄ”，“Ｅ”
が全てデータ“Ａ”と異なった場合はこのデータメモリ
ＩＣのアドレスバス端子は正常とし（ステップ１８）、
いずれか１個がデータ“Ａ”と一致した場合にはアドレ
スバスエラーとしてその処理をする（ステップ１９）。
このアドレスバスエラー処理（ステップ１９）の中で、
装置に例えばブザーやＬＥＤなどの表示機能がある場合
には、どのビットのアドレスバス端子のエラーかを示す
ようにすると好ましい。

【００１８】図３は本発明のデータメモリＩＣの実装不
良検出方法の実施例２を説明するための図、図４は実施
例２におけるチェックフローチャートである。

【００１９】本実施例では、データメモリＩＣは、図４
に示すように、ｎビットのアドレスバス全てがＨのとき
のアドレス１・・・１１１にはデータ“Ａ”があらかじ
め格納されている。また、アドレス１・・・１１０，１
・・・１０１，１・・・０１１，０・・・１１１には、
それぞれデータ“Ａ”と異なるデータが格納されている
ものとする。

【００２０】図３に示すようなデータが格納されたデー
タメモリＩＣの実装不良検出方法について、図４のフロ
ーチャートにしたがって説明する。まずＣＰＵは、アド
レスビット１をＨにしたアドレス１・・・１１０のデー
タをリードする（ステップ２０）。今このリードデータ
を“Ｂ”とすると、ＣＰＵはアドレス全ビットがＨであ
るアドレス１・・・１１１のデータ“Ａ”とデータ
“Ｂ”とを比較し（ステップ２１）、Ａ≠Ｂであれば、
アドレスビット１は正常であるとする。以下、ビット
２，３，・・・ｎと同様に行い（ステップ２２〜２
７）、それぞれのリードデータ“Ｃ”，“Ｄ”，“Ｅ”
がいずれもデータ“Ａ”と異なった場合はこのデータメ
モリＩＣのアドレスバス端子は正常とし（ステップ２
８）、いずれか１個がデータ“Ａ”と一致した場合には
アドレスバスエラーとしてその処理をする（ステップ２
９）。

【００２１】なお、実施例１で正常と判断された場合に
続いて実施例２を実行するか、または実施例２で正常と
判断された場合に続いて実施例１を実行するようにして
もよい。

【００２２】

【発明の効果】以上説明したように本発明は、ｎビット
のアドレスバスを有するデータメモリＩＣを備える装置
において、特定の１ビットのみをＨまたはＬにしたとき
のアドレスをＣＰＵによりリードし、そのデータと、全
ビットがＬまたはＨのときのアドレスののデータとが異
なることをｎビットそれぞれについて順次検知すること
により、データメモリＩＣのアドレスバス端子の浮きを
短時間で確実に検出できる効果がある。

【図面の簡単な説明】

【図１】本発明のデータメモリＩＣの実装不良検出方法
の実施例１を説明するための図である。

【図２】実施例１におけるチェックフローチャートであ
る。

【図３】本発明のデータメモリＩＣの実装不良検出方法
の実施例２を説明するための図である。

【図４】実施例２におけるチェックフローチャートであ
る。

【符号の説明】

１０〜２９ ステップ

フロントページの続き (72)発明者 栗林 明 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 堀米 英雄 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと、該ＣＰＵからアクセス可能な
   ｎビット（ｎは２以上）のアドレスバスを有するデータ
   メモリＩＣとを備える装置におけるデータメモリＩＣの
   実装不良検出方法であって、 前記データメモリＩＣのｎビットのアドレスバスに対し
   て、ｎビットのうち特定の１ビットのみがＨ、他は全て
   Ｌで示される全てのアドレスに格納されているデータ
   が、ｎビットが全てＬで示されるアドレスに格納されて
   いるデータとそれぞれ異なるデータメモリＩＣを検出対
   象とし、 前記ｎビットのアドレスバスのうち特定の１ビットのみ
   がＨで示されるアドレスのデータを順次読み、 読んだデータが、ｎビットのアドレスが全てＬで示され
   るアドレスのデータとそれぞれ異なるか否かを、ｎビッ
   トのアドレスバス全てにおいて検知することにより、デ
   ータメモリＩＣのアドレスバスの実装不良を検出するこ
   とを特徴とするデータメモリＩＣの実装不良検出方法。
2. 【請求項２】 前記データメモリＩＣはアドレスバスが
   それぞれプルダウンされているデータメモリＩＣである
   ことを特徴とする請求項１記載のデータメモリＩＣの実
   装不良検出方法。
3. 【請求項３】 ＣＰＵと、該ＣＰＵからアクセス可能な
   ｎビット（ｎは２以上）のアドレスバスを有するデータ
   メモリＩＣとを備える装置におけるデータメモリＩＣの
   実装不良検出方法であって、 前記データメモリＩＣのｎビットのアドレスバスに対し
   て、ｎビットのうち特定の１ビットのみがＬ、他は全て
   Ｈで示される全てのアドレスに格納されているデータ
   が、ｎビットが全てＨで示されるアドレスに格納されて
   いるデータとそれぞれ異なるデータメモリＩＣを検出対
   象とし、 前記ｎビットのアドレスバスのうち特定の１ビットのみ
   がＬで示されるアドレスのデータを順次読み、 読んだデータが、ｎビットのアドレスが全てＨで示され
   るアドレスのデータとそれぞれ異なるか否かを、ｎビッ
   トのアドレスバス全てにおいて検知することにより、デ
   ータメモリＩＣのアドレスバスの実装不良を検出するこ
   とを特徴とするデータメモリＩＣの実装不良検出方法。
4. 【請求項４】 前記データメモリＩＣはアドレスバスが
   それぞれプルアップされているデータメモリＩＣである
   ことを特徴とする請求項３記載のデータメモリＩＣの実
   装不良検出方法。