KR100307790B1 - 메모리검사모드동작진입및실행장치 - Google Patents

Abstract

하드웨어 및 소프트웨어 보호 방식을 사용하는 메모리용의 검사 모드 신호들을 생성하기 위한 회로가 개시되어 있다. 검사 코드화 과정 동안 적어도 하나의 단자에 고전압이 유지되어야 한다. 그렇지 않은 경우, 회로는 리셋팅된다. 검사 코드는 검사 코드 비트들 및 포맷 코드 비트들을 갖추고 있다. 포맷 코드 비트들은 모든 검사 코드에 대해 동일하며 검사 코드를 명령들로부터 구별되게 한다.

Description

메모리 검사 모드 동작 진입 및 실행 장치{APPARATUS FOR ENTERING AND EXECUTING TEST MODE OPERATIONS FOR MEMORY}

회로 최적화를 위한 메모리 칩의 내부 파라미터들을 검사하고 잠재적으로 수정하는 작업은 매우 중요한 것이다. 메모리 칩이 더욱 복잡해지고 마켓팅 시점이 칩의 성공에 있어 매우 중요한 요인이기 때문에 이러한 작업은 특히 중요하다. 어떤 칩에서는 이러한 작업은 금속 또는 콘택과 같은 마스크에 대한 수정을 가함으로써 이루어진다. 이러한 작업이 유용한 해결책이지만, 이것은 최대 유연성을 제공하지 못하거나 반환 시간을 최소화하지 못한다.

비휘발성 메모리 등과 같은 메모리에서는 회로 파라미터들을 수정함에 있어 그러한 메모리 소자들을 사용함으로써 유연성이 향상된다. 이러한 메모리 소자들 내에 특수 패턴을 프로그래밍함으로써, 회로의 구성 및 심지어 전체 칩의 구성을 변경할 수 있다. 이러한 셋팅값들의 수정은 비사용자 동작 모드를 통해 검사 모드 동작시에 수행된다. 그러나, 이러한 셋팅값 중 하나가 우발적으로 수정되는 경우칩의 동작에 악영향을 미칠 수 있기 때문에 이를 방지해야 한다.

검사 모드들은 부품들의 내부 셋팅값들을 강조하거나 변경하기 위해 사용되는 비사용자 모드이다. 사용자에 의해 이러한 모드들이 우발적으로 또는 의도적으로 사용되는 경우 부품이 손상될 수 있다. 몇몇 검사 모드 인에이블 방식은 검사 모드를 실행하기 위해 고전압 신호를 사용한다. 그러나, 이러한 방식에서는 잡음성 셋업이 검사 모드를 잠재적으로 트리거할 수 있다. 또한, 다른 방식들은 원하는 검사 모드들을 달성하기 위하여 복잡한 소프트웨어 절차를 필요로 한다. 그러나, 이러한 검사 모드들에서는 사용자가 소프트웨어만으로 검사 모드를 너무 쉽게 트리거할 수 있기 때문에 부품에 악영향을 미칠 수 있다.

<발명의 요약>

일반적으로, 본 발명의 목적은 예컨대, 메모리 칩을 검사할 때 사용될 수 있는 검사 모드 신호를 생성하기 위한 개량된 회로를 제공하는 데 있다.

하나의 특정 실시예에서, 본 발명은, 회로 검사용의 인에이블 신호를 생성하기 위한 회로에 있어서, 검사 구동 전압을 검출하기 위한 제1 전압 검출기; 상기 검사 구동 전압을 검출하기 위한 제2 전압 검출기; 검사 신호를 수신하기 위한 제1 래치; 및 상기 제1 및 제2 전압 검출기들 및 상기 래치에 결합되고 상기 검사 신호를 디코딩하여 상기 검사 신호가 유효한 것인가를 판정하며 상기 검사 신호가 유효하고 상기 제1 및 제2 전압 검출기들이 상기 검사 구동 전압을 검출한 경우에 인에이블 신호를 생성하기 위한 인에이블 회로를 포함하는 회로의 형태로 구현된다.

다른 실시예에서, 본 발명은, 회로를 검사하기 위한 인에이블 신호를 생성하는 방법에 있어서, 구동 전압을 검출하는 단계; 검사 신호를 수신하는 단계; 상기 검사 신호를 디코딩하여 상기 검사 신호가 유효한 것인가를 판정하는 단계; 상기 검사 신호가 유효한 경우, 상기 구동 전압이 검출된 때 인에이블 신호를 생성하는 단계를 포함하는 방법을 제공한다.

상기한 본 발명의 요약은 본 발명의 모든 특징을 제공하는 것으로 의도되지 않는다. 이것은 아래의 도면들 및 관련 설명을 위한 것이다.

본 발명의 다른 특징들 및 장점들은 아래의 상세한 설명을 읽고 도면들을 참조함으로써 명백해질 것이다.

본 발명은 다양한 변형례 및 대체예가 가능하며 이에 대한 특정예들이 도면에 예시되어 있으며 아래에서 상세히 설명된다. 그러나, 본 발명은 이러한 특정 실시예에 한정되지 않는다. 차라리, 본 발명은 첨부된 청구 범위에 의해 정의된 발명의 사상 및 영역 안에 있는 모든 변형, 등가물, 및 대체예를 포함하는 것으로 의도된다.

본 발명은 일반적으로, 메모리 칩, 데이타 레지스터 등과 같은 반도체 회로 및 패키징된 집적 회로에 관한 것이다. 보다 상세하게는, 본 발명은 검사 모드 신호를 생성하기 위한 회로에 관한 것이다.

도 1은 본 발명의 원리에 따른 제1 실시예의 검사 모드 회로.

도 2는 본 발명의 원리에 따른 제2 실시예의 검사 모드 회로.

도 3은 본 발명의 원리에 따른 일 실시예의 검출기 구동 논리 회로.

도 4는 본 발명의 원리에 따른 검사 모드 포맷 검사 및 디코딩을 위한 회로.

도 5는 본 발명에 사용하기 위한 메모리를 구비한 컴퓨터의 블록도.

본 발명은 검사 모드들 또는 신호들을 사용하는 회로들 또는 부품들에 광범위하게 응용된다. 예컨대, 본 발명은 EPROM, 플래시 EPROM, EEPROM, DRAM 및 SRAM 들과 함께 사용되는 검사 모드 또는 신호들을 생성하기 위해 사용될 수 있다.

본 발명은 검사 모드의 우발적인 돌입의 기회를 최소화하는 여러 검사 모드에 들어가 실행하는 방식을 제공한다. 또한, 본 발명은 정상적인 시스템에서는 대개 갖춰지기 어려운 특정 조건이 만족될 때만 검사 모드가 구동되도록 보장하는 안전 장치를 제공한다. 더욱 상세하게는, 본 발명은 하드웨어 및 소프트웨어 보호를 사용하는 검사 모드, 바람직하게는 진입시 최대의 하드웨어 보호를 유지하고 실행시 최대의 소프트웨어 및 하드웨어 보호를 유지하는 검사 모드에 들어가는 방법을 제공한다.

본 발명의 바람직한 회로 실시예에 따른 검사 모드에 들어가기 위하여, 다음과 같은 과정이 발생한다:

(1) 회로의 2개 이상의 핀(11, 12)이 고전압으로 된다;

(2)

의 높은 상승 에지 상에서, I/O 라인들에 대한 검사 모드 코드가 회로의 검사 모드 래치로 기록된다;

(3) 핀들(11, 12) 중 적어도 하나가 검사 모드의 전체 지속 기간 동안 고레벨로 유지되어야 한다; 그렇지 않은 경우, 전체 검사 모드는 중단되며 모든 래치는 리셋팅된다;

(4) 검사 모드 코드가 입력된 후 고전압 상태에 있는 회로의 핀들 중 몇 개가 정상 동작 범위로 저레벨로 되어야 한다;

(5) 부품이 원하는 모드에 들어가기 위하여 검사 모드 코드는 소정의 코드들 및 코드 포맷들에 대해 디코딩 논리와 비교된다.

상기 과정은 아래에서 더 설명되며 이 과정은 단지 본 발명을 구현하기 위한 과정의 일례이다. 다른 과정들도 가능하다.

도 1은 본 발명을 구현하기 위한 예시적인 회로의 개략도이다. 회로는 검사 코드 신호를 생성하기 위해 다음과 같이 바람직하게 동작한다. 검사 모드를 시작하기 위하여 2개 이상의 핀(11, 12)에 고전압이 인가된다. 고전압은 공지된 검출기 회로로 구현될 수 있는 검출기들(13, 140에 의해 검출된다. 그 다음,

신호는 저레벨로 되며 적절한 검사 모드 코드들이 I/O 라인들(17) 상에 주어지고 버퍼(18)로 입력된다.

AND 게이트(15)는 검사 코드 과정을 시작하도록 입력들(11, 12)이 고전압을 갖는 것을 보장한다. AND 게이트(15)의 출력 및

신호는 AND 게이트(16)에 대한 입력을 형성한다. 따라서, 입력들(11, 12)이 HIGH일 때, 게이트(16)에 대한 하나의 입력은 HIGH일 것이다. 게이트(16)에 대한 다른 입력(

)도 HIGH일 때 게이트(16)의 출력은 HIGH이고, I/O 신호를 버퍼(18)에서 검사 모드 코드 래치(20)로 전송하기 위한 스위치로서 동작하는 트랜지스터(19)를 턴온시킨다. 래치(20)는 바람직하게 병렬로 배열된 8개의 1 비트 래치이다.

신호의 높은 상승 에지상에서 검사 모드 코드는 검사 모드 코드 래치(20) 안으로 래칭된다. 코드 입력시 2개이상의 핀(11, 12)이 동시에 고전압에 있어야 하기 때문에, 이것은 검사 코드의 입력시 하드웨어를 보호한다. 따라서, 2개의 핀은 검사 모드 코드를 적재하기 위하여 바람직하게 고전압에 있으며, 그 다음 핀들 중 하나가 적재를 중단하기 위하여 저전압으로 된다.

또한, 전압 검출기(13)의 출력은, 아래에 설명되는 바와 같이, 검사 모드 포맷 검사 및 디코딩을 수행하는 회로를 인에이블 상태로 한다. 회로(13)는

에 의해 제어되는 일종의 히스테리시스 효과를 나타내면서 동작한다. 회로(13)는

에 의해 9.5V와 같은 소정의 전압을 얻자마자 인에이블 상태로 된다. 일단 인에이블 상태로 된 경우,

가 8V와 같은 소정의 제2 전압 이하로 떨어지지 않는 한 회로(13)는 동작 상태를 유지한다. 따라서, 회로(13)가 구동될 때,

는 검사 모드를 디세이블 상태로 하는 일없이 약간 요동할 수 있다.

가 소정의 제2 전압 이하로 떨어지는 경우, 래치(20)는 인버터(21)를 통해 리셋팅되어 검사 모드를 디세이블 상태로 한다.

도 2는 도 1의 회로의 대체 실시예를 나타낸다. 도 2의 회로에서, 래치(20) 및 회로(22)의 위치는 근본적으로 역전되어 회로(22)의 출력이 트랜지스터(19)를 통해 래치(20)로 전송된다. 그렇지 않은 경우, 도 2의 대체 실시예는 도 1의 회로에 관하여 전술한 것과 유사한 방식으로 동작한다.

도 3은 핀이 9V와 같은 소정의 전압보다 높은 전압을 갖는지를 판정하기 위한 고전압 검출 회로(검출기 구동 논리)이다. 대부분의 고전압 검출 회로들은 인에이블 상태에서 전류를 유입하기 때문에,

신호는 대개 검출기의 전력을 상승시키기 위하여 사용된다.

핀은 래치(20) 및 디코딩 논리(22) 안으로 검사 모드 코드들을 적재하도록 토글링된다. 그러나, 이것은 또한 회로 안의 고전압 검출기를 출력시켜

의 높은 상승 에지에서 HIGH에서 LOW로 전환시키며, 따라서 검사 모드를 리셋팅한다. 이러한 원하지 않는 효과를 방지하기 위하여, 도 1 또는 2에 도시된 검출기 구동 논리(10)는 고전압 검출기의 출력이 검사 모드 동안 확인되는 경우

는 검출기의 출력을 상승시키기 위해 더 이상 사용되지 않으며

가 소정의 전압 이하로 떨어지지 않는 한 리셋팅되지 않는 것을 보장하기 위해 사용된다.

논리 회로(10)는 트랜지스터(36)를 턴온시켜 입력(26b)에서의 전압을 상승시키는

신호에 의해 최초 구동된다. 또한,

신호는 인버터(34)를 통해 전압 검출기(13)를 인에이블 상태로 한다. 전압 검출기(13)의 출력이 확인되어

가 고전압인 것을 나타내며, 따라서 게이트(26)에 대한 양 입력이 모두 HIGH인 경우,

가 토글링되거나 값을 변경하는 경우에도 고전압 검출기를 전력 상승 상태로 유지하도록 래치가 셋팅된다. 래치는 NAND 게이트(26) 및 인버터(28)에 의해 형성된다. 이것은

신호가 래치의 셋팅 후 토글링되는 경우,

가 고전압 상태로 유지되는 한, 내부 검사 모드 실행 인에이블 신호가 유효하게 유지되는 것을 보장한다. 이 래치는

신호가 소정의 전압 이하로 떨어지는 경우에 리셋팅된다.따라서, 검출기 구동 논리 회로(10)는

핀이 잡음에 의해 고전압을 얻는 경우,

핀상에 소정의 전압보다 높은 DC 전압이 유지되지 않는 한 회로가 검사 모드에 머무르지 않도록 보장한다. 이것은 실행시 하드웨어 보호를 제공한다.

코드들은 바람직하게 특정 포맷을 가지며, 따라서 실수로 검사 모드에 들어갈 확률을 감소시킨다. 코드들 및 이들의 포맷은 바람직하게, 칩에서의 구동을 위해 사용되는 표준 명령들과 충분히 다르다. 검사 모드 코드는 대개 2개의 비트 그룹으로 분할된다. 제1 그룹은 다른 검사 코드 세트에 대해 동일한 값을 갖는 비트 세트이다. 이러한 코드 부분은 포맷으로 참조된다.

다른 코드 비트들은 다른 검사 모드들을 디코딩하기 위해 사용된다. 이러한 특징은 표준 명령들과 다르게 검사 모드 코드들을 유지하는 것을 더욱 안전하게 하며, 다른 검사 모드들을 디코딩하기 위해 필요한 회로를 감소시킨다. 포맷 비트들을 위한 단 하나의 검출기만을 가짐으로써 각각의 코드에 대해 하나씩 구비하는 것과 달리, 상기 코드 부분은 단 하나의 디코더만을 필요로 한다. 예컨대, 코드의 비트들 0-3이 16진수 값 "A"인 것을 요구하는 경우, 포맷을 식별하기 위해 단 하나의 4 비트 디코더만이 요구된다. 4-7 비트들에 대해 다른 4 비트 디코더가 요구된다. 이러한 검출기들의 출력은 단일 포맷 디코더의 출력과 논리곱된다.

도 4는 검사 코드 신호들의 디코딩을 수행하는 회로(22)에 의해 수행되는 검사 모드 포맷 검사 및 디코딩을 위한 예시적인 회로이다.

도 5는 본 발명과 함께 사용될 수 있는 메모리를 포함하는 컴퓨터(40)의 블록도이다. 컴퓨터(40)는 마이크로 프로세서(42) 및 대응 클럭(41)을 포함한다.마이크로 프로세서(42)는 중앙 처리 장치(CPU) 및 관련 제어 회로를 포함한다. 마이크로 프로세서(42)는 마더 보드(44)에 접속되어 있다. I/O 인터페이스 모듈(43)이 마더 보드(44)에 접속되어 마이크로 프로세서(42)와, 모니터 및 프린터와 같은 주변 장치들을 인터페이싱한다. 또한, 마더 보드(44)는 단일 인라인 메모리 모듈(SIMM)(45A-45N)과 같이, 데이타를 저장하기 위한 다수의 메모리 모듈을 포함한다. 마더 보드(44)는 대개 인쇄 회로 기판으로 구현되며, SIMM(45A-45N)은 대개 마더 보드(44) 안으로 플러깅된 집적 회로 패키지들로 구현된다. 또한, 도 1에 도시된 회로는 컴퓨터(40) 안의 집적 회로 패키지에서 구현될 수도 있다. 대개, 비휘발성 메모리가 마더 보드(44), SIMM(45A-45N) 상에서 또는 I/O 인터페이스 모듈(43)을 통해 사용된다.

상기 예들을 통해 개시된 전술한 설명은 본 발명의 원리를 포함하는 본 발명의 바람직한 실시예들에 관련되어 있다. 실시예들은 각종 회로 형태 및 배열을 사용하여 변경, 수정 및/또는 구현될 수 있다. 예컨대, 본 발명의 영역을 벗어나지 않고 다른 회로 성분들이 사용될 수 있다. 당해 분야의 기술자들은 이러한 여러 수정 및 변형례들이 본 명세서에 도시되고 설명된 예시적인 실시예들 및 응용례들을 엄격하게 따르지 않고도 첨부된 청구의 범위에서 정의되는 본 발명의 진정한 사상 및 영역을 벗어나지 않고도 구현될 수 있다는 것을 쉽게 인식할 것이다.

Claims (25)

1. 소자(device)를 검사 모드로 셋팅하기 위한 인에이블 신호를 생성하는 장치로서, 상기 검사 모드의 우발적인 인에이블링을 최소화하기 위한 인에이블 신호 생성 장치에 있어서,

   상기 소자의 제1 단자(11)에 인가되는 검사 구동 전압을 검출하기 위한 제1 전압 검출기(13);

   상기 소자의 제2 단자(12)에 인가되는 상기 검사 구동 전압을 검출하기 위한 제2 전압 검출기(14) -상기 검사 구동 전압은 상기 제1 및 제2 단자들에서 정상(normal) 동작시에 사용되는 전압들과 다른 전압임-;

   정상 입력 단자들(17)로부터 상기 소자로 입력되는 검사 신호를 수신하기 위한 제1 래치(20) -상기 검사 신호는 정상 소자 전압 레벨을 가지며 디지털 값을 나타냄-; 및

   상기 제1 및 제2 전압 검출기들 및 상기 래치에 결합되어, 상기 검사 신호의 디지털 값을 디코딩하여 상기 검사 신호가 유효한 것인지를 판정하며, 상기 검사 신호가 유효하고 상기 제1 및 제2 전압 검출기들이 상기 검사 구동 전압을 동시에 검출하고 상기 제1 또는 제2 전압 검출기 중의 하나가 상기 검사 구동 전압과 다른 전압 레벨을 가진 비검사(non-test) 구동 전압을 후속 검출하는 경우에 상기 인에이블 신호를 생성하기 위한 인에이블 회로(22)

   를 포함하는 인에이블 신호 생성 장치.
2. 제1항에 있어서, 상기 검사 구동 전압은 상대적으로 고전압이며, 상기 비검사 구동 전압은 상대적으로 저전압인 인에이블 신호 생성 장치.
3. 제1항에 있어서, 상기 인에이블 회로는 제1 선정 값 이상의 전압을 수신함과 동시에 인에이블 상태가 되며, 상기 전압이 제2 선정 값 이하로 감소하는 경우에 리셋팅되는 인에이블 신호 생성 장치.
4. 제1항에 있어서, 상기 인에이블 회로는 상기 검사 신호를 선정 값과 비교함으로써 상기 검사 신호를 디코딩하여 상기 검사 신호와 상기 선정 값이 일치하는지를 판정하는 인에이블 신호 생성 장치.
5. 제1항에 있어서, 상기 검사 구동 전압이 상기 제1 전압 검출기에서 유지되지 않는 경우에, 상기 인에이블 회로는 상기 인에이블 신호를 리셋팅하는 인에이블 신호 생성 장치.
6. 제5항에 있어서, 상기 검사 구동 전압이 상기 전압 검출기에서 유지되지 않는지를 검출하기 위한 검출기 회로를 더 포함하는 인에이블 신호 생성 장치.
7. 제6항에 있어서, 상기 검출기 회로는,

   상기 제1 전압 검출기의 출력 및 상기 인에이블 회로에 결합되어 상기 제1 전압 검출기로의 전력을 유지하는 제2 래치; 및

   상기 제2 래치에 결합되어 상기 제2 래치를 리셋팅하기 위한 회로

   를 포함하는 인에이블 신호 생성 장치.
8. 제1항에 있어서, 상기 검사 신호는 포맷 비트들 및 검사 코드 비트들을 포함하는 인에이블 신호 생성 장치.
9. 제1항에 있어서, 상기 인에이블 회로는 플래시 EPROM 소자를 검사하기 위해 상기 인에이블 신호를 생성하는 인에이블 신호 생성 장치.
10. 제1항에 있어서, 상기 인에이블 회로는 SRAM 소자를 검사하기 위해 상기 인에이블 신호를 생성하는 인에이블 신호 생성 장치.
11. 제1항에 있어서, 상기 인에이블 회로는 EEPROM 소자를 검사하기 위해 상기 인에이블 신호를 생성하는 인에이블 신호 생성 장치.
12. 제1항에 있어서, 상기 인에이블 회로는 DRAM 소자를 검사하기 위해 상기 인에이블 신호를 생성하는 인에이블 신호 생성 장치.
13. 제1항에 있어서, 상기 인에이블 회로는 상기 제1 래치로의 입력에 접속된 인에이블 신호 생성 장치.
14. 제1항에 있어서, 상기 인에이블 회로는 상기 제1 래치의 출력에 접속된 인에이블 신호 생성 장치.
15. 제1항에 있어서, 상기 장치는 집적 회로 패키지 안에 포함되는 인에이블 신호 생성 장치.
16. 소자를 검사 모드로 셋팅하기 위한 인에이블 신호를 생성하는 방법으로서, 상기 검사 모드의 우발적인 인에이블링을 최소화하기 위한 인에이블 신호 생성 방법에 있어서,

    상기 소자의 제1 단자(11)에 인가되는 검사 구동 전압을 검출하는 단계;

    상기 소자의 제2 단자(12)에 인가되는 상기 검사 구동 전압을 검출하는 단계 -상기 검사 구동 전압은 상기 제1 및 제2 단자들에서 정상(normal) 동작시에 사용되는 전압들과 다른 전압임-;

    정상 입력 단자들(17)로부터 상기 소자로 입력되는 검사 신호를 수신하는 단계 -상기 검사 신호는 정상 소자 전압 레벨을 가지며 디지털 값을 나타냄-;

    상기 검사 신호의 디지털 값을 디코딩하여 상기 검사 신호가 유효한 것인지를 판정하는 단계; 및

    상기 검사 신호가 유효하고 상기 소자의 제1 및 제2 단자들에서 상기 검사 구동 전압이 동시에 검출되고 상기 소자의 제1 또는 제2 단자 중의 하나에서 상기 검사 구동 전압과 다른 전압 레벨을 가진 비검사 구동 전압이 후속 검출되는 경우에 상기 인에이블 신호를 생성하는 단계

    를 포함하는 인에이블 신호 생성 방법.
17. 제16항에 있어서, 상기 검사 구동 전압은 상대적으로 고전압이며, 상기 비검사 구동 전압은 상대적으로 저전압인 인에이블 신호 생성 방법.
18. 제16항에 있어서, 상기 생성 단계는 제1 선정 값 이상의 전압을 수신함과 동시에 상기 인에이블 신호를 생성하고 상기 전압이 제2 선정 값 이하로 감소하는 경우에 상기 인에이블 신호를 리셋팅하는 인에이블 신호 생성 방법.
19. 제16항에 있어서, 상기 디코딩 단계는 상기 검사 신호를 선정 값과 비교하여 상기 검사 신호와 상기 선정 값이 일치하는지를 판정하는 단계를 더 포함하는 인에이블 신호 생성 방법.
20. 제16항에 있어서, 상기 생성 단계는 상기 검사 구동 전압이 디코딩 단계 동안 연속 검출되지 않는 경우에 상기 인에이블 신호를 리셋팅하는 단계를 더 포함하는 회로 신호 생성 방법.
21. 제16항에 있어서, 상기 검출 단계는,

    상기 검사 구동 전압을 검출함과 동시에 래치를 셋팅하여 상기 검사 구동 전압을 검출하기 위한 전압 검출기로의 전력을 유지하는 단계; 및

    상기 검사 구동 전압이 선정 값보다 낮은 값으로 감소하는 경우에 상기 래치를 리셋팅하는 단계

    를 더 포함하는 인에이블 신호 생성 방법.
22. 제16항에 있어서, 상기 생성 단계는 플래시 EPROM 소자를 검사하기 위해 상기 인에이블 신호를 생성하는 인에이블 신호 생성 방법.
23. 제16항에 있어서, 상기 생성 단계는 SRAM 소자를 검사하기 위해 상기 인에이블 신호를 생성하는 인에이블 신호 생성 방법.
24. 제16항에 있어서, 상기 생성 단계는 EEPROM 소자를 검사하기 위해 상기 인에이블 신호를 생성하는 인에이블 신호 생성 방법.
25. 제16항에 있어서, 상기 생성 단계는 DRAM 소자를 검사하기 위해 상기 인에이블 신호를 생성하는 인에이블 신호 생성 방법.

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