KR20090096154A - 병렬 비트 테스트를 수행하는 테스트 시스템 - Google Patents

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KR20090096154A KR1020080021566A KR20080021566A KR20090096154A KR 20090096154 A KR20090096154 A KR 20090096154A KR 1020080021566 A KR1020080021566 A KR 1020080021566A KR 20080021566 A KR20080021566 A KR 20080021566A KR 20090096154 A KR20090096154 A KR 20090096154A
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김병술
이성희
이정국
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삼성전자주식회사
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Abstract

병렬 비트 테스트를 수행하는 테스트 시스템이 개시된다. 상기 테스트 시스템은 소켓에 장착되는 복수의 메모리 모듈에 대하여 병렬 비트 테스트를 수행하는 테스트 시스템에 있어서, 복수의 카운터 및 비교부를 구비할 수 있다. 상기 각각의 카운터는 상기 각각의 메모리 모듈의 출력신호들 중 동일한 논리 상태를 가지는 출력 신호의 개수를 카운팅하여 카운트 신호를 출력한다. 상기 비교부는 상기 각각의 카운터에서 출력하는 카운트 신호를 비교하여 상기 메모리 모듈의 결함여부에 대응하는 비교 신호를 출력한다. 상기 테스트 시스템은 복수의 메모리 모듈에 대하여 병렬 비트 테스트를 하는 경우 종래보다 상기 메모리 모듈의 결함 판단을 정확하게 할 수 있고 결함 판단 시 오류가 발생할 확률을 감소할 수 있는 장점이 있다.

Description

병렬 비트 테스트를 수행하는 테스트 시스템{Test system for conducting parallel bit test}
본 발명은 메모리 모듈 테스트에 관한 것으로, 특히 복수의 메모리 모듈에 대하여 병렬 비트 테스트(parallel bit test)를 수행하는 테스트 시스템에 관한 것이다.
DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치는 반도체 회로의 설계와 공정, 칩 테스트 및 패키지 후의 테스트 등의 여러 단계를 거쳐 제품으로 출시된다. 상기 단계 중 칩 테스트 단계 또는 패키지 후의 테스트 단계에서DRAM 등의 반도체 메모리 장치는 다양한 방법에 의하여 테스트된다. 상기 방법 중 병렬 비트 테스트(parallel bit test) 방법은 셀(cell) 내부에 데이터를 라이트하고, 상기 라이트된 데이터를 리드하여 상기 리드된 데이터와 상기 라이트한 데이터의 동일 여부로 셀의 불량 여부를 판단하는 방법이다.
병렬 비트 테스트 방법을 이용하여 복수의 메모리 모듈을 테스트하는 경우, 종래에는 복수의 메모리 모듈을 로딩할 수 있는 소켓(socket)을 이용하여 메모리 모듈의 결함여부를 확인하였다. 즉, 상기 하나의 소켓에 장착되는 복수의 메모리 모듈에 동일한 데이터를 라이트하고 상기 라이트된 데이터를 리드하여 상기 라이트한 데이터와 상기 리드된 데이터를 비교함으로서 복수의 메모리 모듈의 결함여부를 확인하였다.
도 1은 종래기술의 경우 각각의 메모리 모듈에서 출력되는 신호의 파형도이다.
도 1에서는 하나의 소켓에 제 1 메모리 모듈 및 제 2 메모리 모듈이 장착된 경우를 예를 들어 설명한다. 도 1을 참조하면, 상기 제 1 메모리 모듈과 상기 제 2 메모리 모듈에서 모두 논리 하이 상태의 데이터가 출력되는 (a)의 경우에는 상기 제 1 메모리 모듈과 상기 제 2 메모리 모듈이 정상적으로 동작하는 것으로 판단할 수 있다. 또한, 상기 제 1 메모리 모듈과 상기 제 2 메모리 모듈에서 모두 논리 로우 상태의 데이터가 출력되는 (b)의 경우에도 상기 제 1 메모리 모듈과 상기 제 2 메모리 모듈이 정상적으로 동작하는 것으로 판단할 수 있다.
그러나, (c) 및 (d)의 경우와 같이 각각의 메모리 모듈에서 다른 논리 상태의 데이터가 출력되는 경우 상기 메모리 모듈에 결함이 있는지 여부를 판단할 수 있는 확률이 감소한다. 복수의 셀에 대하여 테스트를 수행하기 위하여 리드되는 데이터를 머지(merge)하기 때문이다. 예를 들어, 상기 제 1 메모리 모듈의 출력 데이터가 논리 로우 상태이고 상기 제 2 메모리 모듈의 출력 데이터가 논리 하이 상태인 경우, 상기 각각의 모듈에서 출력되는 데이터가 머지되어 논리 하이와 논리 로우의 중간값 정도의 전압레벨을 가지므로 상기 메모리 모듈의 결함여부를 판단하기 어려운 문제점이 있다.
본 발명이 해결하고자 하는 과제는 복수의 메모리 모듈에 대하여 병렬 비트 테스트(parallel bit test)를 하는 경우 상기 메모리 모듈의 결함 판단 시 오류가 발생할 확률을 감소시킬 수 있는 테스트 시스템을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예에 따른 테스트 시스템은 소켓에 장착되는 복수의 메모리 모듈에 대하여 병렬 비트 테스트를 수행하는 테스트 시스템에 있어서, 복수의 카운터 및 비교부를 구비할 수 있다. 상기 각각의 카운터는 상기 각각의 메모리 모듈의 출력신호들 중 동일한 논리 상태를 가지는 출력 신호의 개수를 카운팅하여 카운트 신호를 출력한다. 상기 비교부는 상기 각각의 카운터에서 출력하는 카운트 신호를 비교하여 상기 메모리 모듈의 결함여부에 대응하는 비교 신호를 출력한다.
상기 카운터는 상기 동일한 논리 상태를 가지는 출력 신호가 짝수개인지 홀수개인지에 따라 다른 논리 상태를 가지는 카운트 신호를 출력하는 것이 바람직하다.
상기 테스트 시스템은 상기 비교 신호에 응답하여 상기 메모리 모듈의 인에이블 여부를 제어하는 제어부를 더 구비하는 것이 바람직하다.
상기 제어부는 상기 비교 신호에 응답하여 패드에 DQS 신호의 인가 여부를 제어하는 것이 바람직하다.
상기 비교 신호는 상기 카운트 신호들이 상이한 논리상태를 가지는 경우 제 1 논리 상태이고, 상기 카운트 신호들이 동일한 논리 상태를 가지는 경우 제 2 논리 상태이고, 상기 제어부는 상기 제 1 논리 상태인 비교신호에 응답하여 패드에 인가되는 DQS 신호를 차단하도록 제어하고, 상기 제 2 논리 상태인 비교신호에 응답하여 상기 패드에 상기 DQS 신호가 인가되도록 제어하는 것이 바람직하다.
상기 테스트 시스템은 상기 병렬 비트 테스트 여부를 결정하는 테스트 신호를 발생하는 테스트 신호 발생부를 더 구비하는 것이 바람직하다.
상기 테스트 시스템은 상기 메모리 모듈이 리프레쉬 동작을 하는 경우 상기 병렬 비트 테스트를 수행하는 것이 바람직하다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 테스트 시스템은 복수의 메모리 모듈에 대하여 병렬 비트 테스트를 수행하는 테스트 시스템에 있어서, 소켓 및 에러 신호 발생부를 구비할 수 있다. 상기 소켓은 상기 복수의 메모리 모듈이 장착되고, 상기 에러 신호 발생부는 상기 각각의 메모리 모듈의 대응하는 비트에서 출력하는 출력 신호들이 동일한 논리 상태인지 판단하여 에러 신호를 출력한다.
상기 에러 신호 발생부는 상기 출력 신호들을 입력받아 베타적 논리합 연산을 수행하여 상기 에러신호를 출력하는 XOR 게이트인 것이 바람직하다.
상기 테스트 시스템은 입출력 라인을 통하여 상기 에러 신호를 수신하는 중앙처리장치를 더 구비하는 것이 바람직하고, 상기 테스트 시스템은 사우스 브리지(south bridge)를 통하여 상기 에러 신호를 상기 중앙처리장치로 전송하는 것이 바람직하다.
본 발명에 따른 병렬 비트 테스트(parallel bit test)를 수행하는 테스트 시스템은 복수의 메모리 모듈에 대하여 병렬 비트 테스트를 하는 경우 종래보다 상기 메모리 모듈의 결함 판단을 정확하게 할 수 있고 결함 판단 시 오류가 발생할 확률을 감소할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 테스트 시스템(200)의 구조를 도시한 도면이다.
도 2를 참조하면, 테스트 시스템(200)은 기판(board)(240)위에 복수의 메모리 모듈(210, 220)이 장착되는 소켓(230)을 구비하고 있다. 도 2에서는 하나의 소켓에 두 개의 메모리 모듈이 장착되는 경우를 도시하고 있으나, 다른 개수의 메모리 모듈을 하나의 소켓에 장착하는 경우에도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
도 3은 본 발명의 일 실시예에 따른 테스트 시스템(300)의 블록도이다.
도 3을 참조하면, 테스트 시스템(300)은 제 1 메모리 모듈(310), 제 2 메모리 모듈(320), 제 1 카운터(330), 제 2 카운터(340) 및 비교부(350)를 포함할 수 있다. 또한, 테스트 시스템(300)은 제어부(360) 및 테스트 모드 신호 발생부(370)를 더 포함할 수도 있다.
도 3에는 도 2에서 도시하였던 소켓(230)을 별도로 도시하지는 않았으나, 제 1 메모리 모듈(310) 및 제 2 메모리 모듈(320)이 상기 소켓에 장착되어 있음은 도 2에서 설명한 바와 같다. 이하에서는 하나의 소켓에 장착되어 있는 두 개의 메모리 모듈(310, 320)에 대하여 테스트를 수행하는 경우에 대하여 설명한다. 다만, 다른 개수의 메모리 모듈이 상기 소켓에 장착되는 경우에도 동일한 효과를 얻을 수 있음은 앞서 설명한 바와 같다.
제 1 메모리 모듈(310) 및 제 2 메모리 모듈(320)에 대하여 병렬 비트 테스트를 수행하는 경우, 테스트 시스템(300)은 제 1 메모리 모듈(310) 및 제 2 메모리 모듈(320)에 동일한 패턴의 데이터를 라이트하고, 상기 라이트한 데이터를 리드한다. 이 경우, 제 1 카운터(330)는 제 1 메모리 모듈(310)에서 출력하는 출력 신호(OUT_1) 중 동일한 위상을 가지는 출력 신호의 개수를 카운팅하여 제 1 카운트 신호(COUNT_1)를 출력한다. 또한, 제 2 카운터(340)는 제 2 메모리 모듈(320)에서 출력하는 출력 신호(OUT_2) 중 동일한 위상을 가지는 출력 신호의 개수를 카운팅하여 제 2 카운트 신호(COUNT_2)를 출력한다. 상기 제 1 카운터(330) 및 상기 제 2 카운터(340)는 상기 동일한 위상을 가지는 출력 신호가 짝수개인지 홀수개인지에 따라 다른 논리 상태의 제 1 카운트 신호(COUNT_1) 및 제 2 카운트 신호(COUNT_2)를 출력한다.
비교부(350)는 제 1 카운터(330)에서 출력하는 제 1 카운트 신호(COUNT_1)와 제 2 카운터(340)에서 출력하는 제 2 카운트 신호(COUNT_2)를 비교하여 상기 메모리 모듈의 에러 여부에 대응하는 비교 신호(COMP)를 출력한다. 즉, 비교부(350)는 제 1 카운트 신호(COUNT_1)와 제 2 카운트 신호(COUNT_2)가 상이한 논리 상태인 경우 제 1 논리 상태의 비교 신호(COMP)를 출력하고, 제 1 카운트 신호(COUNT_1)와 제 2 카운트 신호(COUNT_2)가 동일한 논리 상태인 경우 제 2 논리 상태의 비교 신호(COMP)를 출력한다. 이하에서, 상기 제 1 논리 상태는 논리 하이 상태를 의미하고, 상기 제 2 논리 상태는 논리 로우 상태를 의미한다. 다만, 반대로 제 1 논리 상태가 논리 로우 상태를 의미하고 상기 제 2 논리 상태가 논리 하이 상태를 의미하는 경우에도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
비교부(350)는 XOR 게이트(XOR)로 구현할 수 있다. XOR 게이트(XOR)는 제 1 카운트 신호(COUNT_1) 및 제 2 카운트 신호(COUNT_2)를 입력받아 배타적 논리합 연산을 수행하여 그 결과를 비교신호(COMP)로서 출력한다. 즉, XOR 게이트(XOR)는 제 1 카운트 신호(COUNT_1)와 제 2 카운트 신호(COUNT_2)가 상이한 논리 상태인 경우 논리 하이 상태의 비교 신호(COMP)를 출력하고, 제 1 카운트 신호(COUNT_1)와 제 2 카운트 신호(COUNT_2)가 동일한 논리 상태인 경우 논리 로우 상태의 비교 신호(COMP)를 출력한다. 래치 회로(380)는 비교부(350)에서 출력하는 비교 신 호(COMP)를 래치하여 제어부(360)로 출력한다.
제어부(360)는 수신되는 비교 신호(COMP)에 응답하여 상기 메모리 모듈의 인에이블 여부를 제어한다. 예를 들어, 제 1 메모리 모듈(310)이 기준이 되는 모듈이고, 제 2 메모리 모듈(320)이 테스트하는 모듈이라면, 제어부(360)는 비교 신호(COMP)가 제 1 논리 상태인 경우 제 2 메모리 모듈(320)을 결함이 있는 모듈로 판단하여 디스에이블되도록 제어하고, 비교 신호(COMP)가 제 2 논리 상태인 경우 제 2 메모리 모듈(320)을 결함이 없는 모듈로 판단하여 인에이블되도록 제어한다. 예를 들어, 제어부(360)는 비교 신호(COMP)에 응답하여 메모리 모듈에 DQS 신호를 인가하거나 차단함으로서 상기 메모리 모듈을 인에이블 또는 디스에이블시킬 수 있다. 상기 메모리 모듈에 DQS 신호를 인가하거나 차단하기 위하여, 제어부(360)는 비교 신호(COMP)가 게이트에 인가되고 제 1 단에 상기 DQS 신호가 인가되는 패드(PAD)에 연결되며 제 2 단에 접지 전압이 인가되는 NMOS 트랜지스터(N360)를 포함할 수 있다. 즉, 비교 신호(COMP)가 제 1 논리 상태인 경우, NMOS 트랜지스터(N360)가 턴 온되어 상기 패드(PAD)에 인가되는 상기 DQS 신호를 차단한다. 그러나, 비교 신호(COMP)가 제 2 논리 상태인 경우, NMOS 트랜지스터(N360)가 턴 오프되어 상기 패드(PAD)에 상기 DQS 신호가 인가된다.
이상에서는 비교부(350)를 XOR 게이트(XOR)로 구현하고 제어부(360)를 NMOS 트랜지스터(N360)를 이용하여 구현한 경우에 대하여 설명하였으나 이는 일 실시예에 불과할 뿐, 상기 설명한 비교부(350)와 제어부(360)의 기능을 수행할 수 있다면 다른 논리 연산 수단을 이용할 수 있음은 자명한 사항이다. 예를 들어, 비교 부(350)를 베타적 반전 논리합(XNOR) 게이트를 이용하여 구현하고, 제어부(360)를 PMOS 트랜지스터를 이용하여 구현하여도 본 발명과 동일한 효과를 얻을 수 있다.
테스트 신호 발생부(370)는 상기 병렬 비트 테스트를 수행할 것인지 결정하는 테스트 신호(TEST)를 발생하여 제 1 카운터(330) 및 제 2 카운터(340)로 출력한다. 즉, 제 1 카운터(330) 및 제 2 카운터(340)는 상기 병렬 비트 테스트를 수행함을 알리는 테스트 신호(TEST)가 인에이블되는 경우 상기 설명한 바와 같이 카운팅 동작을 수행한다.
테스트 시스템(300)은 제 1 메모리 모듈(310) 또는 제 2 메모리 모듈(320)이 리프레쉬(refresh) 동작을 수행하는 경우 상기 병렬 비트 테스트를 수행하도록 설계할 수 있다. 즉, 도 3에서는 도시하지 않았으나 테스트 시스템(300)은 제 1 메모리 모듈(310) 또는 제 2 메모리 모듈(320)이 상기 리프레쉬 동작을 수행하는 경우 인에이블 되는 리프레쉬 신호 및 비교 신호(COMP)를 논리곱 연산하여 제어부(360)로 출력하는 AND 게이트를 더 포함할 수 있다.
이하에서는, 제 1 메모리 모듈(310)이 기준 모듈이고 제 2 메모리 모듈(320)이 테스트 모듈이며, 제 1 카운터(330) 및 제 2 카운터(340)는 소정의 개수의 비트에서 출력되는 출력신호들(OUT_1, OUT_2) 중 논리 하이 상태인 출력 신호의 개수를 카운트한다고 가정한다. 또한, 카운트 신호(COUNT_1, COUNT_2)는 상기 동일한 위상을 가지는 출력 신호가 짝수개인 경우 제 1 논리 상태이고 홀수개인 경우 제 2 논리 상태라고 가정한다.
첫 번째로, 제 1 카운터(330)에서 카운팅한 결과 논리 하이 상태의 출력 신 호의 개수가 짝수개이고 제 2 카운터(340)에서 카운팅한 결과 논리 하이 상태의 출력 신호의 개수가 짝수개인 경우에 대하여 설명한다. 이 경우, 제 1 카운트 신호(COUNT_1) 및 제 2 카운트 신호(COUNT_2)는 제 1 논리 상태이므로, 비교부(350)는 제 2 논리 상태의 비교 신호(COMP)를 출력한다. NMOS 트랜지스터(N360)는 상기 제 2 논리 상태의 비교 신호(COMP)가 게이트에 인가되므로 턴 오프되어, 패드(PAD)에는 상기 DQS 신호가 인가된다.
두 번째로, 제 1 카운터(330)에서 카운팅한 결과 논리 하이 상태의 출력 신호의 개수가 홀수개이고 제 2 카운터(340)에서 카운팅한 결과 논리 하이 상태의 출력 신호의 개수가 홀수개인 경우에 대하여 설명한다. 이 경우, 제 1 카운트 신호(COUNT_1) 및 제 2 카운트 신호(COUNT_2)는 제 2 논리 상태이므로, 비교부(350)는 제 2 논리 상태의 비교 신호(COMP)를 출력한다. 그러므로, 상기 첫번째 경우와 동일하게 NMOS 트랜지스터(N360)는 상기 제 2 논리 상태의 비교 신호(COMP)가 게이트에 인가되므로 턴 오프되어, 패드(PAD)에는 상기 DQS 신호가 인가된다.
세 번째로, 제 1 카운터(330)에서 카운팅한 결과 논리 하이 상태의 출력 신호의 개수가 짝수개이고 제 2 카운터(340)에서 카운팅한 결과 논리 하이 상태의 출력 신호의 개수가 홀수개인 경우에 대하여 설명한다. 이 경우, 제 1 카운트 신호(COUNT_1)는 제 1 논리 상태이고 제 2 카운트 신호(COUNT_2)는 제 2 논리 상태이므로, 비교부(350)는 제 1 논리 상태의 비교 신호(COMP)를 출력한다. 그러므로, NMOS 트랜지스터(N360)는 상기 제 1 논리 상태의 비교 신호(COMP)가 게이트에 인가되므로 턴 온되어, 패드(PAD)에는 상기 DQS 신호가 인가되지 않고 접지 전압(VSS) 이 인가된다.
네 번째로, 제 1 카운터(330)에서 카운팅한 결과 논리 하이 상태의 출력 신호의 개수가 홀수개이고 제 2 카운터(340)에서 카운팅한 결과 논리 하이 상태의 출력 신호의 개수가 짝수개인 경우에 대하여 설명한다. 이 경우, 제 1 카운트 신호(COUNT_1)는 제 2 논리 상태이고 제 2 카운트 신호(COUNT_2)는 제 1 논리 상태이므로, 비교부(350)는 제 1 논리 상태의 비교 신호(COMP)를 출력한다. 그러므로, 상기 세번째 경우와 동일하게 NMOS 트랜지스터(N360)는 상기 제 1 논리 상태의 비교 신호(COMP)가 게이트에 인가되므로 턴 온되어, 패드(PAD)에는 상기 DQS 신호가 인가되지 않고 접지 전압(VSS)이 인가된다.
즉, 상기 첫 번째 및 두 번째 경우는 제 2 메모리 모듈(320)에 결함이 발생하지 않은 것으로 판단한 경우이므로, 제 2 메모리 모듈(320)이 정상적으로 동작하도록 패드(PAD)로 상기 DQS 신호가 인가된다. 그러나, 세 번째 및 네 번째 경우는 제 2 메모리 모듈(320)에 결함이 발생한 것으로 판단한 경우이므로, 제 2 메모리 모듈(320)이 디스에이블되도록 패드(PAD)로 인가되는 상기 DQS 신호를 차단한다.
제 1 메모리 모듈(310), 제 2 메모리 모듈(320), 상기 소켓, 제 1 카운터(330) 및 제 2 카운터(340)는 패키징된 상태일 수 있다. 예를 들어, 제 1 카운터(330) 및 제 2 카운터(340)가 상기 소켓 상에서 구현되는 경우, 제 1 카운트 신호(COUNT_1) 및 제 2 카운트 신호(COUNT_2)는 상기 패키지의 사용하지 않는 핀, 예를 들어 DRAM인 경우 DM 핀을 사용하여 출력될 수도 있다. 또는, 비교부(350)까지 포함하여 패키징된 상태일 수도 있다.
즉, 제 1 카운터(330), 제 2 카운터(340) 및 비교부(350)는 패키지 내부에서 동작할 수도 있고, 패키지 외부에서 동작할 수도 있으며, 위치와 무관하게 상기 설명과 같이 동작함으로서 본 발명의 효과를 달성할 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 테스트 시스템(400)의 블록도이다.
도 4를 참조하면, 테스트 시스템(400)은 제 1 메모리 모듈(410), 제 2 메모리 모듈(420) 및 에러 신호 발생부(430)를 포함할 수 있다. 또한, 테스트 시스템(400)은 사우스 브리지(south bridge)(440) 및 중앙처리장치(CPU)(450)를 더 포함할 수 있다.
도 4의 경우 두 개의 메모리 모듈에 대하여 테스트하는 경우에 대하여 도시하고 있으나, 도 3의 실시예와 마찬가지로 다른 개수의 메모리 모듈에 대하여 테스트하는 경우에도 본 발명과 동일한 효과를 얻을 수 있음은 자명한 사항이다. 도 4의 테스트 시스템(400)은 도 3의 경우와 달리 상기 메모리 모듈의 비트별로 출력 신호들을 비교하여 에러 여부를 판단한다.
에러 신호 발생부(430)는 제 1 메모리 모듈(410)의 소정의 비트에서 출력되는 출력 신호(OUT_1)와 제 2 메모리 모듈(420)의 대응하는 비트에서 출력되는 출력 신호(OUT_2)를 비교한다. 제 1 메모리 모듈(410)과 제 2 메모리 모듈(420)의 대응하는 비트에는 동일한 데이터가 라이트되어 있으므로, 에러 신호 발생부(430)는 상기 각각의 메모리 모듈에서 대응하는 비트의 데이터를 리드하여 동일한 논리 상태를 가지는지 판단하여 에러 신호(ERROR)를 출력한다. 에러 신호 발생부(430)는 제 1 메모리 모듈(410)의 출력 신호(OUT_1)와 제 2 메모리 모듈(420)의 출력 신 호(OUT_2)를 입력받아 베타적 논리합 연산을 수행하고 그 결과를 에러 신호(ERROR)로서 발생한다. 에러 신호 발생부(430)는 제 1 메모리 모듈(410)의 출력 신호(OUT_1)와 제 2 메모리 모듈(420)의 출력 신호(OUT_2)가 상이한 논리 상태를 가지는 경우 제 1 논리 상태의 에러 신호(ERROR)를 발생하고, 에러 신호 발생부(430)는 제 1 메모리 모듈(410)의 출력 신호(OUT_1)와 제 2 메모리 모듈(420)의 출력 신호(OUT_2)가 동일한 논리 상태를 가지는 경우 제 2 논리 상태의 에러 신호(ERROR)를 발생한다. 즉, 상기 메모리 모듈에 결함이 있는 경우 에러 신호(ERROR)가 제 1 논리 상태를 가진다. 에러 신호 발생부(430) 상기 소켓 상에서 구현될 수도 있다.
에러 신호(ERROR)는 입출력 라인을 통하여 중앙처리장치(450)로 전송된다. 이 경우, 에러 신호(ERROR)는 사우스 브리지(440)를 통하여 중앙처리장치(450)로 전송될 수 있다. 사우스 브리지(440)란 컴퓨터 메인보드를 기준으로 PCI(Peripherl Component Interconnect) 슬롯 쪽에 위치한 집적회로를 의미한다. 사우스 브리지(440)는 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이므로 이하 상세한 설명은 생략한다. 중앙처리장치(450)는 에러 신호(ERROR)에 응답하여 바이오스(bios) 처리 루틴(routine)의 호출 여부를 결정한다. 바이오스(미도시)는 중앙처리장치(450)의 바이오스 처리 루틴의 호출에 응답하여 동작한다.
도 3에서는 비교 신호(COMP)를 이용하여 상기 DQS 신호의 차단 여부를 제어하고 있으나, 도 3의 실시예에서도 도 4의 실시예와 같이 비교 신호(COMP)를 중앙처리장치(CPU)로 전송하도록 할 수도 있다. 또한, 도 4에서는 에러 신호(ERROR)를 중앙처리장치(CPU)로 전송하고 있으나, 도 4의 실시예에서도 도 3의 실시예와 같이 에러 신호(ERROR)를 이용하여 상기 DQS 신호의 차단 여부를 제어할 수도 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래기술의 경우 각각의 메모리 모듈에서 출력되는 신호의 파형도이다.
도 2는 본 발명의 실시예에 따른 테스트 시스템의 구조를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 테스트 시스템의 블록도이다.
도 4는 본 발명의 다른 일 실시예에 따른 테스트 시스템의 블록도이다.

Claims (18)

  1. 소켓에 장착되는 복수의 메모리 모듈에 대하여 병렬 비트 테스트를 수행하는 테스트 시스템에 있어서,
    상기 각각의 메모리 모듈의 출력신호들 중 동일한 논리 상태를 가지는 출력 신호의 개수를 카운팅하여 카운트 신호를 출력하는 복수의 카운터;
    상기 각각의 카운터에서 출력하는 카운트 신호를 비교하여 상기 메모리 모듈의 결함여부에 대응하는 비교 신호를 출력하는 비교부를 구비하는 것을 특징으로 하는 테스트 시스템.
  2. 제1항에 있어서, 상기 카운터는,
    상기 동일한 논리 상태를 가지는 출력 신호가 짝수개인지 홀수개인지에 따라 다른 논리 상태를 가지는 카운트 신호를 출력하는 것을 특징으로 하는 테스트 시스템.
  3. 제1항에 있어서, 상기 테스트 시스템은,
    상기 비교 신호에 응답하여 상기 메모리 모듈의 인에이블 여부를 제어하는 제어부를 더 구비하는 것을 특징으로 하는 테스트 시스템.
  4. 제3항에 있어서, 상기 제어부는,
    상기 비교 신호에 응답하여 패드에 DQS 신호의 인가 여부를 제어하는 것을 특징으로 하는 테스트 시스템.
  5. 제3항에 있어서, 상기 비교 신호는,
    상기 카운트 신호들이 상이한 논리상태를 가지는 경우 제 1 논리 상태이고, 상기 카운트 신호들이 동일한 논리 상태를 가지는 경우 제 2 논리 상태인 것을 특징으로 하는 테스트 시스템.
  6. 제5항에 있어서, 상기 제어부는,
    상기 제 1 논리 상태인 비교신호에 응답하여 패드에 인가되는 DQS 신호를 차단하도록 제어하고, 상기 제 2 논리 상태인 비교신호에 응답하여 상기 패드에 상기 DQS 신호가 인가되도록 제어하는 것을 특징으로 하는 테스트 시스템.
  7. 제1항에 있어서, 상기 비교부는,
    상기 각각의 카운터에서 출력하는 카운트 신호를 입력받아 베타적 논리합 연산을 수행하는 XOR 게이트인 것을 특징으로 하는 테스트 시스템.
  8. 제6항에 있어서, 상기 테스트 시스템은,
    상기 비교신호가 게이트에 인가되고 제 1 단은 DQS 신호가 인가되는 패드와 연결되며 제 2 단은 접지 전압이 인가되는 MOS 트랜지스터인 것을 특징으로 하는 테스트 시스템.
  9. 제1항에 있어서, 상기 테스트 시스템은,
    상기 병렬 비트 테스트 여부를 결정하는 테스트 신호를 발생하는 테스트 신호 발생부를 더 구비하는 것을 특징으로 하는 테스트 시스템.
  10. 제9항에 있어서, 상기 카운터는,
    상기 테스트 신호에 응답하여 인에이블 또는 디스에이블되는 것을 특징으로 하는 테스트 시스템.
  11. 제1항에 있어서, 상기 테스트 시스템은,
    상기 메모리 모듈이 리프레쉬 동작을 하는 경우 상기 병렬 비트 테스트를 수행하는 것을 특징으로 하는 테스트 시스템.
  12. 제11항에 있어서, 상기 테스트 시스템은,
    상기 메모리 모듈이 리프레쉬 동작을 하는 경우 인에이블되는 리프레쉬 신호 및 상기 비교 신호 신호를 논리곱 연산하여 출력하는 AND 게이트를 더 구비하는 것을 특징으로 하는 테스트 시스템.
  13. 제1항에 있어서,
    상기 메모리 모듈들, 소켓 및 카운터들은 패키징되어 있고,
    상기 각각의 카운터는,
    DM 핀을 통하여 상기 카운트 신호를 출력하는 것을 특징으로 하는 테스트 시스템.
  14. 복수의 메모리 모듈에 대하여 병렬 비트 테스트를 수행하는 테스트 시스템에 있어서,
    상기 복수의 메모리 모듈이 장착되는 소켓; 및
    상기 각각의 메모리 모듈의 대응하는 비트에서 출력하는 출력 신호들이 동일한 논리 상태인지 판단하여 에러 신호를 출력하는 에러 신호 발생부를 구비하는 것을 특징으로 하는 테스트 시스템.
  15. 제14항에 있어서, 상기 에러 신호 발생부는,
    상기 출력 신호들을 입력받아 베타적 논리합 연산을 수행하여 상기 에러신호를 출력하는 XOR 게이트인 것을 특징으로 하는 테스트 시스템.
  16. 제14항에 있어서, 상기 테스트 시스템은,
    입출력 라인을 통하여 상기 에러 신호를 수신하는 중앙처리장치를 더 구비하는 것을 특징으로 하는 테스트 시스템.
  17. 제16항에 있어서, 상기 테스트 시스템은,
    사우스 브리지(south bridge)를 통하여 상기 에러 신호를 상기 중앙처리장치로 전송하는 것을 특징으로 하는 테스트 시스템.
  18. 제16항에 있어서, 상기 중앙처리장치는,
    상기 에러 신호에 응답하여 바이오스 처리 루틴의 호출 여부를 결정하는 것을 특징으로 하는 테스트 시스템.
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