KR100505671B1 - 테스트 엠알에스에 의하여 데이터 라이트 동작 가능한피비티 모드 테스트 회로, 이를 구비한 반도체 메모리장치, 및 그 테스트 방법 - Google Patents

테스트 엠알에스에 의하여 데이터 라이트 동작 가능한피비티 모드 테스트 회로, 이를 구비한 반도체 메모리장치, 및 그 테스트 방법 Download PDF

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Abstract

테스트 엠알에스(MRS:Mode Register Set)에 의하여 데이터 라이트(Write) 동작 가능한 피비티 모드 테스트 회로, 이를 구비한 반도체 메모리 장치, 및 그 테스트 방법이 개시된다. 상기 반도체 메모리 장치의 피비티 모드 테스트 회로는, 먼저, MRS 패턴 선택부가 피비티 모드 테스트의 라이트(Write) 동작 시에, 테스트 MRS 코드를 입력받아, 상기 소정 플래그 정보에 대응하는 입력 데이터 먹스 제어 신호를 발생시킨다. 데이터 패턴 생성부는 상기 테스트 MRS 코드를 입력받아, 다수 비트의 레지스터들을 세팅한다. 이에 따라, 피비티 데이터 먹스부는 상기 입력 데이터 먹스 제어 신호가 액티브 상태일 때, 상기 레지스터들 각각의 출력 데이터들을 출력시킨다. 입력 데이터 먹스부는 상기 레지스터들 각각의 출력 데이터들을 메모리 셀(cell) 어레이에 출력하고, 셀(cell) 어레이부는 라이트(Write) 동작 때마다, 상기 입력 데이터 먹스부의 출력 데이터들을 업데이트시켜 저장한다. 따라서, 피비티(PBT:Parallel Bit Test) 모드 테스트의 라이트(write) 동작 수행에서, X2/X1 등의 DQ 구성으로 설계되는 반도체 메모리 장치에서도 다양한 데이터 패턴이 자유롭게 라이트(write)될 수 있는 효과가 있다.

Description

테스트 엠알에스에 의하여 데이터 라이트 동작 가능한 피비티 모드 테스트 회로, 이를 구비한 반도체 메모리 장치, 및 그 테스트 방법{Parallel Bit Test mode circuit providing for data writing to the memory cells by Mode Register Set for test of semiconductor memory device and test method thereof by the Parallel Bit Test mode}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 피비티(PBT:Parallel Bit Test) 모드 테스트 회로에 관한 것이다.
DRAM 등의 반도체 메모리 장치는 반도체 회로의 설계와 공정, 칩 테스트 또는 패키지 후 테스트 등 일련의 여러 단계를 거쳐 제품으로 출시된다. 이때, 칩 테스트 또는 패키지 후 테스트 단계에서, DRAM 등의 반도체 메모리 장치는 다양한 테스트 모드로 테스트된다. 테스트 모드 중 피비티(PBT:Parallel Bit Test) 모드는 DRAM 등의 반도체 메모리 장치의 비트 라인 브리지(Bit Line Bridge)를 테스트할 수 있는 테스트 모드로서, DRAM 등에 라이트(Write) 동작 시 셀(cell) 내부에 데이터 패턴을 써넣은 다음, 리드(Read) 하여 데이터 라인에 실리는 데이터를 머지(Merge)하는 과정을 통하여 테스트된다. 즉, 비트 라인에 실리는 데이터들이 정상적인 가를 판별하기 위하여 하나의 셀(cell) 또는 비트 라인 단위로 테스트하는 것은, 상당한 시간과 비용을 요하므로, DRAM 등의 반도체 메모리 장치의 셀(cell) 또는 비트 라인 테스트는, 보통 XOR(exclusive OR) 등으로 구성되는 컴패레이터(Comparator)를 이용하여 데이터 라인(I/O 라인)에 실리는 데이터들에 대한 논리 조합이 수행되도록 함으로써, 그 데이터들을 압축하는 데이터 머지 방법으로 수행된다.
특히, DRAM 등의 반도체 메모리 장치에 대한 피비티(PBT:Parallel Bit Test) 모드 테스트의 라이트(write) 동작 수행에서, 다양한 종류의 비트 라인 브리지(Bit Line Bridge)를 검출하기 위하여, DRAM 등 메모리 셀(cell) 내부에 다양한 데이터 패턴이 라이트(write) 되도록 해야한다. 즉, DRAM 등의 일반적인 반도체 메모리 장치의 메모리 셀(cell) 어레이 중, 한 개의 워드 라인(word line)과 한 개의 CSL(컬럼 어드레싱 신호선)이 교차하는 곳의 셀(cell) 들에서, 일반적으로 4 개의 비트 라인 페어(Bit Line Pair)에 의해 4 개의 데이터들이 억세스(access) 될 수 있으므로, 최소한 4 개의 비트 라인 페어(Bit Line Pair)에 다양한 데이터 패턴이 자유롭게 라이트(write)될 수 있도록, 데이터 입력을 위한 주변 회로가 구현되어야 한다. 일반적으로, X4/X8/X16의 DQ(입출력 노드) 구성을 가지는 반도체 메모리 장치는 4 개 이상의 DQ(입출력 노드) 핀들을 가지고 있기 때문에, 피비티(PBT:Parallel Bit Test) 모드의 라이트(write) 동작 수행에서, 4 개 이상의 비트 라인 페어(Bit Line Pair)에 데이터 패턴이 어느 정도 다양하게 라이트(write) 될 수 있다.
피비티(PBT:Parallel Bit Test) 모드 테스트의 라이트(write) 동작 수행에 대한 일반적인 회로와 방법은 미국 특허 "US005740179A"에 잘 나타나 있다.
그러나, 테스트 장비의 I/O 채널 사용을 극대화시키기 위하여, X2/X1 등의 DQ(입출력 노드) 구성으로 설계되는 DRAM 등의 일반적인 반도체 메모리 장치에서는, 피비티(PBT:Parallel Bit Test) 모드 테스트 시에 4 개미만의 DQ(입출력 노드) 핀들을 사용하여 데이터를 입력시키고, 피비티(PBT:Parallel Bit Test) 데이터 먹스를 통하여 셀(cell) 내부에 라이트(write)하는 일반적인 회로에 의하여, 한 개의 워드 라인(word line)과 한 개의 CSL(컬럼 어드레싱 신호선)이 교차하는 곳의 4 개 이상의 비트 라인 페어(Bit Line Pair)에 다양한 데이터 패턴이 자유롭게 라이트(write) 되도록 할 수 없는 문제가 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 반도체 메모리 장치에 대한 피비티(PBT:Parallel Bit Test) 모드 테스트의 라이트(write) 동작 수행에서, 테스트 MRS(Mode Register Set)에 의하여 데이터 라이트(write) 동작 가능하게 하여, X2/X1 등의 DQ(입출력 노드) 구성으로 설계되는 반도체 메모리 장치에서도 다양한 데이터 패턴을 자유롭게 라이트(write)할 수 있는 피비티(PBT:Parallel Bit Test) 모드 테스트 회로, 및 이를 구비한 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 반도체 메모리 장치에 대한 피비티(PBT:Parallel Bit Test) 모드 테스트의 라이트(write) 동작 수행에서, 테스트 MRS(Mode Register Set)에 의하여 데이터 라이트(write) 동작 가능하게 하여, X2/X1 등의 DQ(입출력 노드) 구성으로 설계되는 반도체 메모리 장치에서도 다양한 데이터 패턴을 자유롭게 라이트(write)할 수 있는 반도체 메모리 장치의 피비티(PBT:Parallel Bit Test) 모드 테스트 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 피비티(PBT:Parallel Bit Test) 모드 테스트 회로는, MRS(Mode Register Set) 패턴 선택부, 데이터 패턴 생성부, 및 피비티(PBT:Parallel Bit Test) 데이터 먹스부를 구비한다.
상기 MRS(Mode Register Set) 패턴 선택부는 피비티(PBT:Parallel Bit Test) 모드 테스트의 라이트(Write) 동작 시에, MRS(Mode Register Set) 패턴의 사용 여부를 알리는 소정 플래그 정보, 및 선택된 메모리 셀(cell) 어레이에 라이트(Write) 될 소정 데이터 패턴이 실려있는 테스트 MRS(Mode Register Set) 코드를 입력받아, 상기 소정 플래그 정보에 대응하는 입력 데이터 먹스 제어 신호를 발생시킨다.
상기 데이터 패턴 생성부는 상기 테스트 MRS(Mode Register Set) 코드를 입력받아, 상기 소정 데이터 패턴에 대응하는 다수 비트의 레지스터들을 세팅하고, 레지스터들 각각의 데이터들을 출력한다.
상기 피비티(PBT:Parallel Bit Test) 데이터 먹스부는 상기 입력 데이터 먹스 제어 신호가 액티브 상태일 때, 상기 레지스터들 각각의 출력 데이터들을 받아 출력시킨다.
상기 소정 플래그 정보는, 1 비트 이상의 데이터인 것을 특징으로 하고, 상기 다수 비트의 레지스터들도, 1 비트 이상의 레지스터들인 것을 특징으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 다른 피비티(PBT:Parallel Bit Test) 모드 테스트 회로를 구비한 반도체 메모리 장치는, 피비티(PBT:Parallel Bit Test) 데이터 패턴 입력부, 입력 패드부, 입력 데이터 먹스부, 및 셀(cell) 어레이부를 구비한다.
상기 피비티(PBT:Parallel Bit Test) 데이터 패턴 입력부는 피비티(PBT:Parallel Bit Test) 모드 테스트의 라이트(Write) 동작 시에, MRS(Mode Register Set) 패턴의 사용 여부를 알리는 소정 플래그 정보, 및 선택된 메모리 셀(cell) 어레이에 라이트(Write) 될 소정 데이터 패턴이 실려있는 테스트 MRS(Mode Register Set) 코드를 입력받아, 상기 소정 플래그 정보에 대응하는 입력 데이터 먹스 제어 신호를 발생시키고, 상기 소정 데이터 패턴에 대응하는 다수 비트의 레지스터들을 세팅하여, 상기 입력 데이터 먹스 제어 신호가 액티브 상태일 때, 상기 레지스터들 각각의 출력 데이터들을 출력한다.
상기 입력 패드부는 패키지 후의 데이터 입력 핀들에 접속되며, 노말 라이트(Write) 동작 시에, 상기 데이터 입력 핀들로부터 입력되는 상기 소정 데이터 패턴을 받아들인다.
상기 입력 데이터 먹스부는 상기 입력 데이터 먹스 제어 신호의 상태에 대응하여, 상기 레지스터들 각각의 출력 데이터들 또는 상기 입력 패드부의 출력 데이터들을 받아 출력한다.
상기 셀(cell) 어레이부는 라이트(Write) 동작 때마다, 상기 입력 데이터 먹스부의 출력 데이터들을 업데이트시켜 저장한다.
여기서, 상기 피비티(PBT:Parallel Bit Test) 데이터 패턴 입력부는, MRS(Mode Register Set) 패턴 선택부, 데이터 패턴 생성부, 및 피비티(PBT:Parallel Bit Test) 데이터 먹스부를 구비한다.
상기 MRS(Mode Register Set) 패턴 선택부는 상기 테스트 MRS(Mode Register Set) 코드를 입력받아, 상기 소정 플래그 정보에 대응하는 입력 데이터 먹스 제어 신호를 발생시킨다.
상기 데이터 패턴 생성부는 상기 테스트 MRS(Mode Register Set) 코드를 입력받아, 상기 소정 데이터 패턴에 대응하는 다수 비트의 레지스터들을 세팅하고, 레지스터들 각각의 데이터들을 출력한다.
상기 피비티(PBT:Parallel Bit Test) 데이터 먹스부는 상기 입력 데이터 먹스 제어 신호가 액티브 상태일 때, 상기 레지스터들 각각의 출력 데이터들을 받아 출력시킨다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 피비티(PBT:Parallel Bit Test) 모드 테스트 회로를 구비하는 반도체 메모리 장치의 피비티(PBT:Parallel Bit Test) 모드 테스트 방법은, 다음과 같은 단계를 구비한다.
즉, 본 발명에 따른 반도체 메모리 장치의 피비티(PBT:Parallel Bit Test) 모드 테스트 방법은, 먼저, 상기 피비티(PBT:Parallel Bit Test) 모드 테스트 회로에 의하여, MRS(Mode Register Set) 패턴의 사용 여부를 알리는 소정 플래그 정보, 및 선택된 메모리 셀(cell) 어레이에 라이트(Write) 될 소정 데이터 패턴이 실려있는 테스트 MRS(Mode Register Set) 코드를 입력받아, 상기 소정 플래그 정보에 대응하는 입력 데이터 먹스 제어 신호가 액티브 상태일 때, 상기 소정 데이터 패턴에 대응하는 출력 데이터들을 출력한다.
다음에, 상기 반도체 메모리 장치에 구비되는 소정의 먹스 회로에 의하여, 상기 입력 데이터 먹스 제어 신호가 액티브 상태일 때, 상기 출력 데이터들을 상기 선택된 메모리 셀(cell) 어레이에 출력한다. 이에 따라, 라이트(Write) 동작 때마다, 상기 반도체 메모리 장치는, 상기 출력 데이터들을 상기 선택된 메모리 셀(cell) 어레이에 업데이트시켜 저장한다.
이때, 상기 반도체 메모리 장치의 피비티(PBT:Parallel Bit Test) 모드 테스트 방법은, 상기 반도체 메모리 장치에 의하여, 노말 라이트(Write) 동작 시에, 패키지 후의 데이터 입력 핀들로부터 입력되는 상기 소정 데이터 패턴을 받아들여, 상기 소정의 먹스 회로에 출력하면, 상기 소정의 먹스 회로는 상기 입력 데이터 먹스 제어 신호가 비활성화 상태일 때 상기 소정 데이터 패턴을 상기 선택된 메모리 셀(cell) 어레이에 출력하는 단계를 더 구비할 수 있다.
여기서, 상기 출력 데이터들은, 다음과 같은 단계를 구비하여 출력된다. 즉, 상기 피비티(PBT:Parallel Bit Test) 모드 테스트 회로에 의하여, MRS(Mode Register Set) 패턴의 사용 여부를 알리는 소정 플래그 정보, 및 선택된 메모리 셀(cell) 어레이에 라이트(Write) 될 소정 데이터 패턴이 실려있는 테스트 MRS(Mode Register Set) 코드를 입력받아, 상기 소정 플래그 정보에 대응하는 입력 데이터 먹스 제어 신호를 발생시키는 단계; 상기 피비티(PBT:Parallel Bit Test) 모드 테스트 회로에 의하여, 상기 테스트 MRS(Mode Register Set) 코드를 입력받아, 상기 소정 데이터 패턴에 대응하는 다수 비트의 레지스터들을 세팅하고, 레지스터들 각각의 데이터들을 출력하는 단계; 및 상기 피비티(PBT:Parallel Bit Test) 모드 테스트 회로에 의하여, 상기 입력 데이터 먹스 제어 신호가 액티브 상태일 때, 상기 레지스터들 각각의 출력 데이터들을 받아 출력시키는 단계들에 의하여 상기 출력 데이터들이 출력된다.
이와 같은 반도체 메모리 장치의 피비티(PBT:Parallel Bit Test) 모드 테스트 방법에서, 상기 소정 플래그 정보는, 1 비트 이상의 데이터인 것을 특징으로 하고, 상기 다수 비트의 레지스터들도, 1 비트 이상의 레지스터들인 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 피비티(PBT:Parallel Bit Test) 모드 테스트 회로를 구비한 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 피비티(PBT:Parallel Bit Test) 모드 테스트 회로를 구비한 반도체 메모리 장치는, 피비티(PBT:Parallel Bit Test) 데이터 패턴 입력부(110), 입력 패드부(120), 입력 데이터 먹스부(130), 및 셀(cell) 어레이부(140)를 구비한다.
상기 피비티(PBT:Parallel Bit Test) 데이터 패턴 입력부(110)는 피비티(PBT:Parallel Bit Test) 모드 테스트의 라이트(Write) 동작 시에, MRS(Mode Register Set) 패턴의 사용 여부를 알리는 소정 플래그 정보, 및 선택된 메모리 셀(cell) 어레이에 라이트(Write) 될 소정 데이터 패턴이 실려있는 테스트 MRS(Mode Register Set) 코드를 입력받아, 상기 소정 플래그 정보에 대응하는 입력 데이터 먹스 제어 신호(CPM)를 발생시키고, 상기 소정 데이터 패턴에 대응하는 다수 비트의 레지스터들을 세팅하여, 상기 입력 데이터 먹스 제어 신호(CPM)가 액티브 상태일 때, 상기 레지스터들 각각의 출력 데이터들(RO)을 상기 입력 데이터 먹스부(130)로 출력한다.
피비티(PBT:Parallel Bit Test) 모드 테스트의 라이트(Write) 동작 시에, DQ(입출력 노드) 패드 등을 통하여 입력되는 데이터 패턴이 메모리 셀(cell) 어레이에 라이트(write)되도록 하는 일반적인 방법과 달리, 본 발명에서는, 상기한 바와 같이, 메모리 셀(cell) 어레이에 라이트(write) 될 데이터 패턴이 테스트 MRS(Mode Register Set) 코드에 실리도록 하므로, X2/X1 등 DQ(입출력 노드) 패드가 4 개 미만으로 설계되는 반도체 메모리 장치에서도 다양한 테스트 MRS(Mode Register Set) 코드에 의하여 여러가지 데이터 패턴이 자유롭게 메모리 셀(cell) 어레이에 라이트(write)될 수 있다. 즉, 테스트 장비의 I/O 채널 사용을 극대화하기 위하여 X2/X1 DQ(입출력 노드) 구성으로 반도체 메모리 장치가 설계되는 경우에, 피비티(PBT:Parallel Bit Test) 모드 테스트 시에 4개 미만의 DQ(입출력 노드) 핀의 사용에 의하여 메모리 어레이 셀(cell) 내부에 다양한 데이터 패턴을 라이트(write)하기 어려우므로, 본 발명에서는 데이터 패턴이 테스트 MRS(Mode Register Set) 코드에 실리도록 하였다.
한편, 피비티(PBT:Parallel Bit Test) 모드 테스트 시, 어드레스 등에 코드화되어 여러 가지 정보가 실리는 테스트 MRS(Mode Register Set) 코드는, 상기 피비티(PBT:Parallel Bit Test) 데이터 패턴 입력부(110)에 의하여 디코딩 되고, 디코딩에 따라 생성되는 상기 소정 데이터 패턴은 래치(latch) 회로 등을 통하여 레지스터들에 저장되며, 상기 레지스터들 각각의 출력 데이터들(RO)은 상기 입력 데이터 먹스 제어 신호(CPM)의 제어를 받아 출력된다. 이와 같은 디코딩에 의하여 데이터 래치(latch)하고, 레지스터들에 데이터를 저장하는 방법은, 일반적인 반도체 메모리 장치에서의 방법과 같다.
상기 입력 패드부(120)는 패키지 후의 데이터 입력 핀들에 접속되며, 노말 라이트(Write) 동작 시에, 상기 데이터 입력 핀들로부터 입력되는 상기 소정 데이터 패턴을 받아들인다. 즉, 피비티(PBT:Parallel Bit Test) 모드 테스트의 라이트(Write) 동작 시에는, 본 발명에 따른 반도체 메모리 장치가 상기와 같이 테스트 MRS(Mode Register Set) 코드를 통하여 상기 소정 데이터 패턴을 받아들이고, 노말 라이트(Write) 동작 시에는 상기와 같이 데이터 입력 핀들, 즉, DQ(입출력 노드) 핀들에 접속되어 있는 상기 입력 패드부(120)를 통하여 메모리 셀(cell) 어레이에 라이트(write) 될 데이터 패턴을 받아들인다.
상기 입력 데이터 먹스부(130)는 상기 입력 데이터 먹스 제어 신호(CPM)의 상태에 대응하여, 상기 피비티(PBT:Parallel Bit Test) 데이터 패턴 입력부(110)의 출력 데이터들(MDI) 또는 상기 입력 패드부(120)의 출력 데이터들(DI)을 출력한다. 즉, 상기 입력 데이터 먹스 제어 신호(CPM)가 제1 논리 상태, 즉, 논리 로우 상태일 때에는, 상기 입력 데이터 먹스부(130)가 상기 입력 패드부(120)의 출력 데이터들(DI)을 받아 출력한다. 또한, 상기 입력 데이터 먹스 제어 신호(CPM)가 제2 논리 상태, 즉, 논리 하이 상태일 때에는, 상기 입력 데이터 먹스부(130)가 상기 피비티(PBT:Parallel Bit Test) 데이터 패턴 입력부(110)의 출력 데이터들(MDI)을 받아 출력한다.
상기 셀(cell) 어레이부(140)는 라이트(Write) 동작 때마다, 상기 입력 데이터 먹스부(130)의 출력 데이터들(CAI)을 업데이트시켜 저장한다. 즉, 상기 셀(cell) 어레이부(140)는 DRAM 등 반도체 메모리 장치에 어레이 형태로 구비되는 메모리 셀(cell)들로서, 노말 라이트(Write) 동작 시 또는 피비티(PBT:Parallel Bit Test) 모드 테스트 동작 시의 라이트(Write) 동작 때마다, 입력되는 상기 입력 데이터 먹스부(130)의 출력 데이터들(CAI)을 업데이트시켜 저장한다.
도 2는 도 1의 피비티(PBT:Parallel Bit Test) 데이터 패턴 입력부의 구체적인 블록도이다.
도 2를 참조하면, 상기 피비티(PBT:Parallel Bit Test) 데이터 패턴 입력부(110)는, MRS(Mode Register Set) 패턴 선택부(210), 데이터 패턴 생성부(220), 및 피비티(PBT:Parallel Bit Test) 데이터 먹스부(230)를 구비한다.
상기 MRS(Mode Register Set) 패턴 선택부(210)는 상기 테스트 MRS(Mode Register Set) 코드를 입력받아, 상기 소정 플래그 정보에 대응하는 입력 데이터 먹스 제어 신호(CPM)를 발생시킨다.
상기 데이터 패턴 생성부(220)는 상기 테스트 MRS(Mode Register Set) 코드를 입력받아, 상기 소정 데이터 패턴에 대응하는 다수 비트의 레지스터들을 세팅하고, 레지스터들 각각의 데이터들(RO)을 출력한다.
상기 피비티(PBT:Parallel Bit Test) 데이터 먹스부(230)는 상기 입력 데이터 먹스 제어 신호(CPM)가 액티브 상태, 즉, 제2 논리 상태(논리 하이 상태)일 때, 상기 레지스터들 각각의 출력 데이터들(RO)을 받아 출력시킨다. 여기서, 출력되는 데이터들(MDI)은 상기 입력 데이터 먹스부(130)로 입력된다.
도 3은 본 발명의 일실시예에 따른 테스트 MRS(Mode Register Set)에 의한 데이터 라이트(Write) 동작 설명을 위한 데이터 패턴의 일예를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 테스트 MRS(Mode Register Set) 코드는, 테스트 MRS(Mode Register Set) 코드의 입력에 사용되는 어드레스 등에 MRS(Mode Register Set) 패턴의 사용여부를 알리는 상기 소정 플래그 정보와 선택된 메모리 셀(cell) 어레이에 라이트(Write)될 상기 소정 데이터 패턴이 코드화되어 실려있는 정보를 포함한다. 예를 들어, 피비티(PBT:Parallel Bit Test) 모드 테스트 동작과 더불어 테스트 MRS(Mode Register Set) 진입시, A4 Pin이 제2 논리 상태, 즉, 논리 하이 상태("1")로 인가되면, A3~A0의 핀들에 있는 데이터 패턴은 상기 선택된 메모리 어레이 셀(cell)에 라이트(write)될 데이터로 인식되고, 이와 같은 방법에 따라 상기 선택된 메모리 어레이 셀(cell) 내부 비트 라인(bit line)에 다양한 데이터 패턴이 구현될 수 있다. 도 3에서, DRAM 등의 일반적인 반도체 메모리 장치의 메모리 셀(cell) 어레이 중, 한 개의 워드 라인(word line)과 한 개의 CSL(컬럼 어드레싱 신호선)이 교차하는 곳의 셀(cell) 들이 4 개이고, 4 개의 비트 라인 페어(Bit Line Pair)를 통하여 셀(cell)들 각각에 라이트(write)될 상기 소정 데이터 패턴은 하나의 MRS(Mode Register Set) 필드마다 한 비트 데이터씩 입력되어 4 개의 MRS(Mode Register Set) 필드에 실리는 4 비트 데이터인 것으로 가정하였다. 여기서, 워드 라인(word line)과 CSL(컬럼 어드레싱 신호선)의 선택 방법은 일반적인 반도체 메모리 장치에서의 방법과 같다.
도 3에서, MRS(Mode Register Set) 패턴의 사용여부를 알리는 상기 소정 플래그 정보는, 상기 테스트 MRS(Mode Register Set) 코드를 입력받는 상기 MRS(Mode Register Set) 패턴 선택부(210)에 의하여 디코딩 되고, 상기 MRS(Mode Register Set) 패턴 선택부(210)는 상기 소정 플래그 정보에 대응하여, 상기 소정 플래그 정보가 제1 논리 상태, 즉, 논리 로우 상태이면, 비활성화 상태(논리 로우 상태)의 입력 데이터 먹스 제어 신호(CPM)를 발생시킨다. 또한, 상기 MRS(Mode Register Set) 패턴 선택부(210)는 상기 소정 플래그 정보에 대응하여, 상기 소정 플래그 정보가 제2 논리 상태, 즉, 논리 하이 상태이면, 액티브 상태(논리 하이 상태)의 입력 데이터 먹스 제어 신호(CPM)를 발생시킨다.
상기 테스트 MRS(Mode Register Set) 코드를 입력받는 상기 데이터 패턴 생성부(220)는, 도 3과 같이 제1 논리 상태(논리 하이, 즉, "1" 상태) 또는 제2 논리 상태(논리 로우, 즉, "0" 상태)로 4 필드의 테스트 MRS(Mode Register Set) 코드에 실리는 상기 소정 데이터 패턴에 대응하는 래치(latch) 회로 등을 통하여 4 비트의 레지스터들을 세팅하고, 레지스터들 각각의 데이터들(RO)을 출력한다. 이에 따라, 상기 피비티(PBT:Parallel Bit Test) 데이터 먹스부(230)는 상기 입력 데이터 먹스 제어 신호(CPM)가 액티브 상태, 즉, 제2 논리 상태(논리 하이 상태)일 때, 상기 레지스터들 각각의 출력 데이터들(RO)을 출력시킨다. 여기서 출력되는 데이터들(MDI)은 상기 입력 데이터 먹스부(130)로 입력된다.
위에서 기술한 바와 같이, 본 발명의 일실시예에 따른 반도체 메모리 장치의 피비티(PBT:Parallel Bit Test) 모드 테스트 회로는, 먼저, MRS(Mode Register Set) 패턴 선택부(210)가 피비티(PBT:Parallel Bit Test) 모드 테스트의 라이트(Write) 동작 시에, MRS(Mode Register Set) 패턴의 사용 여부를 알리는 소정 플래그 정보, 및 선택된 메모리 셀(cell) 어레이에 라이트(Write) 될 소정 데이터 패턴이 실려있는 테스트 MRS(Mode Register Set) 코드를 입력받아, 상기 소정 플래그 정보에 대응하는 입력 데이터 먹스 제어 신호(CPM)를 발생시킨다. 데이터 패턴 생성부(220)는 상기 테스트 MRS(Mode Register Set) 코드를 입력받아, 상기 소정 데이터 패턴에 대응하는 다수 비트의 레지스터들을 세팅하고, 레지스터들 각각의 데이터들(RO)을 출력한다.
이에 따라, 피비티(PBT:Parallel Bit Test) 데이터 먹스부(230)는 상기 입력 데이터 먹스 제어 신호(CPM)가 액티브 상태일 때, 상기 레지스터들 각각의 출력 데이터들(RO)을 출력시킨다. 입력 데이터 먹스부(130)는 상기 입력 데이터 먹스 제어 신호(CPM)의 상태가 액티브 상태일 때, 상기 레지스터들 각각의 출력 데이터들(RO)을 메모리 셀(cell) 어레이에 출력하고, 셀(cell) 어레이부(140)는 라이트(Write) 동작 때마다, 상기 입력 데이터 먹스부(130)의 출력 데이터들(CAI)을 업데이트시켜 저장한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 피비티(PBT:Parallel Bit Test) 모드 테스트 회로를 구비한 반도체 메모리 장치는, 반도체 메모리 장치에 대한 피비티(PBT:Parallel Bit Test) 모드 테스트의 라이트(write) 동작 수행에서, 테스트 MRS(Mode Register Set)에 실리는 소정 데이터 패턴에 의하여 데이터 라이트(write) 동작 가능하므로, X2/X1 등의 DQ(입출력 노드) 구성으로 설계되는 반도체 메모리 장치에서도 다양한 데이터 패턴이 자유롭게 라이트(write)될 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 피비티(PBT:Parallel Bit Test) 모드 테스트 회로를 구비한 반도체 메모리 장치의 블록도이다.
도 2는 도 1의 피비티(PBT:Parallel Bit Test) 데이터 패턴 입력부의 구체적인 블록도이다.
도 3은 본 발명의 일실시예에 따른 테스트 MRS(Mode Register Set)에 의한 데이터 라이트(Write) 동작 설명을 위한 데이터 패턴의 일예를 나타내는 도면이다.

Claims (12)

  1. 반도체 메모리 장치의 피비티 모드 테스트 회로에 있어서,
    피비티 모드 테스트의 라이트 동작 시에, 테스트 MRS 코드를 입력받아, 상기 테스트 MRS 코드에 포함된 플래그 정보에 대응하는 입력 데이터 먹스 제어 신호를 발생시키는 MRS 패턴 선택부;
    상기 테스트 MRS 코드를 입력받고, 상기 테스트 MRS 코드에 포함된 데이터 패턴에 대응하는 다수 비트의 레지스터들을 세팅하고, 레지스터들 각각의 데이터들을 출력하는 데이터 패턴 생성부; 및
    상기 입력 데이터 먹스 제어 신호가 액티브 상태일 때, 상기 레지스터들 각각의 출력 데이터들을 받아 출력시키는 피비티 데이터 먹스부를 구비하고,
    상기 테스트 MRS 코드에는 MRS 패턴의 사용 여부를 알리는 상기 플래그 정보, 및 선택된 메모리 셀 어레이에 라이트 될 상기 데이터 패턴이 실려있는 것을 특징으로 하는 반도체 메모리 장치의 피비티 모드 테스트 회로.
  2. 제 1항에 있어서, 상기 소정 플래그 정보는,
    1 비트 이상의 데이터인 것을 특징으로 하는 반도체 메모리 장치의 피비티 모드 테스트 회로.
  3. 제 1항에 있어서, 상기 다수 비트의 레지스터들은,
    1 비트 이상의 레지스터들인 것을 특징으로 하는 반도체 메모리 장치의 피비티 모드 테스트 회로.
  4. 피비티 모드 테스트 회로를 구비하는 반도체 메모리 장치에 있어서,
    피비티 모드 테스트의 라이트 동작 시에, MRS 패턴의 사용 여부를 알리는 소정 플래그 정보, 및 선택된 메모리 셀 어레이에 라이트 될 소정 데이터 패턴이 실려있는 테스트 MRS 코드를 입력받아, 상기 소정 플래그 정보에 대응하는 입력 데이터 먹스 제어 신호를 발생시키고, 상기 소정 데이터 패턴에 대응하는 다수 비트의 레지스터들을 세팅하여, 상기 입력 데이터 먹스 제어 신호가 액티브 상태일 때, 상기 레지스터들 각각의 출력 데이터들을 출력하는 피비티 데이터 패턴 입력부;
    패키지 후의 데이터 입력 핀들에 접속되며, 노말 라이트 동작 시에, 상기 데이터 입력 핀들로부터 입력되는 상기 소정 데이터 패턴을 받아들이는 입력 패드부;
    상기 입력 데이터 먹스 제어 신호의 상태에 대응하여, 상기 레지스터들 각각의 출력 데이터들 또는 상기 입력 패드부의 출력 데이터들을 받아 출력하는 입력 데이터 먹스부; 및
    라이트 동작 때마다, 상기 입력 데이터 먹스부의 출력 데이터들을 업데이트시켜 저장하는 셀 어레이부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 피비티 데이터 패턴 입력부는,
    상기 테스트 MRS 코드를 입력받아, 상기 소정 플래그 정보에 대응하는 입력 데이터 먹스 제어 신호를 발생시키는 MRS 패턴 선택부;
    상기 테스트 MRS 코드를 입력받아, 상기 소정 데이터 패턴에 대응하는 다수 비트의 레지스터들을 세팅하고, 레지스터들 각각의 데이터들을 출력하는 데이터 패턴 생성부; 및
    상기 입력 데이터 먹스 제어 신호가 액티브 상태일 때, 상기 레지스터들 각각의 출력 데이터들을 받아 출력시키는 피비티 데이터 먹스부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4항 또는 제 5항에 있어서, 상기 소정 플래그 정보는,
    1 비트 이상의 데이터인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 4항 또는 제 5항에 있어서, 상기 다수 비트의 레지스터들은,
    1 비트 이상의 레지스터들인 것을 특징으로 하는 반도체 메모리 장치.
  8. 피비티 모드 테스트 회로를 구비하는 반도체 메모리 장치의 피비티 모드 테스트에 있어서,
    상기 피비티 모드 테스트 회로에 의하여, MRS 패턴의 사용 여부를 알리는 소정 플래그 정보, 및 선택된 메모리 셀 어레이에 라이트 될 소정 데이터 패턴이 실려있는 테스트 MRS 코드를 입력받아, 상기 소정 플래그 정보에 대응하는 입력 데이터 먹스 제어 신호가 액티브 상태일 때, 상기 소정 데이터 패턴에 대응하는 출력 데이터들을 출력하는 단계;
    상기 반도체 메모리 장치에 구비되는 소정의 먹스 회로에 의하여, 상기 입력 데이터 먹스 제어 신호가 액티브 상태일 때, 상기 출력 데이터들을 상기 선택된 메모리 셀 어레이에 출력하는 단계; 및
    라이트 동작 때마다, 상기 반도체 메모리 장치에 의하여, 상기 출력 데이터들을 상기 선택된 메모리 셀 어레이에 업데이트시켜 저장하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 피비티 모드 테스트 방법.
  9. 제 8항에 있어서, 상기 반도체 메모리 장치의 피비티 모드 테스트 방법은,
    상기 반도체 메모리 장치에 의하여, 노말 라이트 동작 시에, 패키지 후의 데이터 입력 핀들로부터 입력되는 상기 소정 데이터 패턴을 받아들여, 상기 소정의 먹스 회로에 출력하면, 상기 소정의 먹스 회로는 상기 입력 데이터 먹스 제어 신호가 비활성화 상태일 때 상기 소정 데이터 패턴을 상기 선택된 메모리 셀 어레이에 출력하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 피비티 모드 테스트 방법.
  10. 제 8항에 있어서, 상기 출력 데이터들은,
    상기 피비티 모드 테스트 회로에 의하여, MRS 패턴의 사용 여부를 알리는 소정 플래그 정보, 및 선택된 메모리 셀 어레이에 라이트 될 소정 데이터 패턴이 실려있는 테스트 MRS 코드를 입력받아, 상기 소정 플래그 정보에 대응하는 입력 데이터 먹스 제어 신호를 발생시키는 단계;
    상기 피비티 모드 테스트 회로에 의하여, 상기 테스트 MRS 코드를 입력받아, 상기 소정 데이터 패턴에 대응하는 다수 비트의 레지스터들을 세팅하고, 레지스터들 각각의 데이터들을 출력하는 단계; 및
    상기 피비티 모드 테스트 회로에 의하여, 상기 입력 데이터 먹스 제어 신호가 액티브 상태일 때, 상기 레지스터들 각각의 출력 데이터들을 받아 출력시키는 단계를 구비하여 출력되는 것을 특징으로 하는 반도체 메모리 장치의 피비티 모드 테스트 방법.
  11. 제 8항 또는 제 10항에 있어서, 상기 소정 플래그 정보는,
    1 비트 이상의 데이터인 것을 특징으로 하는 반도체 메모리 장치의 피비티 모드 테스트 방법.
  12. 제 10항 있어서, 상기 다수 비트의 레지스터들은,
    1 비트 이상의 레지스터들인 것을 특징으로 하는 반도체 메모리 장치의 피비티 모드 테스트 방법.
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