KR0172350B1 - 반도체 메모리 장치의 고속 디스터브 테스트 방법 및 워드라인 디코더 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 ; 본 발명은 반도체 메모리 장치의 고속 디스터브 테스트 방법 및 워드라인 디코더에 관한 것이다.

2. 발명이 해결하고자 하는 기술적 과제 ; 본 발명은 반도체 메모리 장치의 고속 디스터브 테스트 방법을 제공함에 있다.

3. 발명의 해결방법의 요지 ; 본 발명은 외부 어드레스의 입력에 응답하여 메모리 쎌 어레이내의 메모리 쎌들이 접속된 워드라인중 디스터브 워드라인을 선택하여 노멀 모드 또는 테스트 모드를 결정하여 상기 메모리 쎌의 불량여부를 테스트하기 위한 반도체 메모리 장치의 고속 디스터브 테스트 방법에 있어서, 상기 메모리 쎌 어레이내의 상기 메모리 쎌 전체에 제1데이타를 라이트하는 제1과정과, 상기 메모리 쎌 어레이내의 각각의 상기 메모리 쎌에 라이트된 제1데이타를 리이드하여 확인하는 제2과정과, 복수개의 상기 디스터브 워드라인에 접속된 모든 상기 메모리 쎌에 제2데이타를 라이트하는 제3과정과, 상기 제3과정에서의 모든 상기 메모리 쎌로부터 제2데이타를 리이드하여 확인하는 제4과정과, 상기 노멀 모드와 테스트 모드중 상기 디스터브 워드라인의 모드를 테스트 모드로 고정하는 제5과정과, 복수개의 상기 디스터브 워드라인에 접속된 모든 상기 메모리 쎌에 제2데이타를 다수번 라이트하는 제6과정과, 상기 제6과정후 상기 모드를 상기 노멀 모드로 전환하는 제7과정과, 모든 상기 메모리 쎌에 대하여 리프레쉬를 실시하는 제8과정과, 선택된 복수개의 상기 디스터브 워드라인에 인접하는 워드라인으로부터 제1데이타를 리이드하여 확인하는 제9과정과, 복수개의 상기 디스터브 워드라인과 접속된 모든 메모리 쎌에 제1데이타를 라이트하는 제10과정과, 상기 제3과정부터 상기 제10과정까지를 반복하여 모든 상기 워드라인에 한번씩 디스터브를 인가하는 제11과정과, 상기 메모리 쎌 어레이 전체에서 제1데이타를 리이드하여 확인하는 제12과정을 포함한다.

4. 발명의 중요한 용도 ; 본 발명은 반도체 메모리 장치의 디스터브 테스트에 적합하게 사용된다.

Description

반도체 메모리 장치의 고속 디스터브 테스트 방법 및 워드라인 디코더

제1도는 종래 기술에 따른 디스터브 테스트의 순서도.

제2도는 디스터브 테스트의 메카니즘을 보여주는 도면.

제3도는 본 발명에 따른 워드라인 디코더의 전체 블럭도.

제4도는 본 발명에 따른 변경된 프리 디코더의 실시예도.

제5도는 제3도의 디코더의 실시예도.

제6도는 본 발명에 따른 테스트 모드의 선택을 위한 동작 타이밍도.

제7도는 본 발명에 따른 변경된 고속 디스터브 테스트 순서를 보여주는 도면.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 긴 테스트 시간을 가지는 디스터브 테스트(Disturb test)의 적용시간을 획기적으로 줄이기 위한 워드라인 디코더 및 고속 디스터브 테스트 방법에 관한 것이다.

반도체 제조기술의 발달은 더욱 작고 복잡한 회로의 구현을 가능하게 하여, 단위 면적당 메모리 쎌(Memory Cell)의 수를 증가시켜 메모리 장치의 집적도는 계속적으로 증가되고 있다. 그러나, 이러한 메모리 장치의 평면적 수직적 축소는 복잡하고 정밀한 제조공정을 요구하게 되고, 이러한 공정을 통하여 완성된 메모리 장치는 제품의 신뢰도 및 품질 보장을 위하여 점점 더 복잡하고 긴 시간을 요하는 테스트가 필요하게 되었다. 실제로 각 메모리 쎌이 단순하게 데이타 1 또는 0를 쓰고, 읽는 테스트를 통과한다하여 그 기능을 보장 받을 수 없다. 복잡하고 조밀하게 나열된 고집적 메모리 쎌들은 서로 간의 상호 작용에 의하여 불량을 유발할 수 있으며, 그 상호작용의 정도는 메모리 구조, 어드레싱(addressing) 회로, 기판저항의 크기, 메모리 쎌의 특성 및 구조, 제조공정에 의한 변화등 다양한 원인에 따라 달라지게 된다. 결론적으로 메모리 제품에 있어 불량은 다양한 유형으로 나타나고, 이러한 불량을 스크린(Screen)하기 위한 테스트 또한 다양하고 복잡해지게 되었으며, 따라서 긴 테스트 시간을 요구하게 되었다.

대표적인 메모리 테스트 방법으로는 마아치 테스트(March Test), 첵커 보드(Checker Board) 테스트등이 알려져 왔으며, 최근에는 제1도에 제시된 것과 같은 디스터브 테스트가 다이나믹램(Dynamic Random Access Memory)의 불량 스크린에 매우 효과적인 것으로 밝혀져 널리 사용되고 있다. 디스터브 테스트는 각각의 메모리 쎌들이 모두 기능적으로 정상 동작하나, 상기 제1도와 같은 디스터브를 가할 경우, 즉 같은 어드레스(address)의 데이타를 반복적으로 엑세스(Access)할 경우, 주변 쎌의 데이타를 1에서 0으로 반전시키는 소프트 에러(Soft Error)를 스크린할 수 있다. 디스터브 테스트에서 가장 중요한 조건은 데이타 0이 디스터브 쎌에 저장되어 있고 주위의 쎌들은 모두 데이타 1을 가질 때 워드라인(Word Line)을 반복적으로 활성화시킨다는 것이다.

이러한 디스터브 테스트의 불량 메카니즘(Failure mechanism)을 간단히 설명하면 제2도와 같다. 제2도는 디스터브 테스트의 메카니즘을 보여주는 단면도이다. 제2도를 참조하면, 첫째 게이트 산화막(Gate Oxide) 10에 입자에 의한 실리콘 홈(Silicon Pit) 20이 발생하면, 트랜지스터는 정상적으로 동작하나 실리콘 홈부분에서의 고전장(High electric field)에 의한 전자 임펙트 이온화(electron impact ionization)가 발생하여 정공(hole)과 전자가 발생한다. 이때 발생한 정공들은 기판 100쪽으로 이동하며 기판 100에서 저항성(ohmic0 강하를 발생시킨다. 둘째 이렇게 부분적으로 높아진 기판 100의 전압은 결국 OV로 접지된 비트라인(Bit Line) 30을 순방향 바이어스(bias)로 하여 소수 캐리어(minor carrier)인 전자가 비트라인 30에서 기판 100쪽으로 주입된다. 세째 상기 전자들이 전파되어 옆에 있는 데이타 1을 갖고 있는 쎌의 정공과 결합하게 되어 쎌 누설 전류 형태로 전류가 흐르게 되며, 결국 소프트 에러를 유발시킨다. 또한 장시간 디스터브를 가할 경우 이러한 불량이 점차 방사형으로 전파되는 현상도 비트라인에서 주입된 전자가 방사형으로 확산되는 것을 고려하면 쉽게 설명할 수 있다. 상술한 디스터브 테스트의 불량검출과정을 종합하여 보면, 일정한 데이타 패턴(Pattern)을 유지한 상태에서 워드라인을 반복적으로 활성화시킬 경우 부분적인 기판의 전위상승에 의하여 비트라인을 순방향 바이어스로 만드는데 기인함을 알 수 있다. 여기에서 주목하여야 할 사항은 같은 불량현상이 부분적인 이상 현상이며 거리간격을 유지한 두 개의 동일 불량이 서로 간섭하지 않는다는 것이고, 데이타 0을 읽고 쓰는 것과 관계없이 워드라인을 활성화시키는 것이 중요함을 알 수 있다.

이러한 종래의 기술의 디스터브 테스트의 문제점은, 같은 워드라인을 반복적으로 활성화하혀야 하므로 테스트에 소모되는 시간이 매우 길다는 것이다. 테스트 시간의 단축은 고집적 메모리 생산의 경쟁력확보에 있어서 매우 중요하다. 반도체 메모리의 제작에 있어 메모리 칩 자체 제작에 필요한 비용은 메모리의 집적도 증가에도 불구하고 제조공정의 발달로 거의 일정하게 유지되고 있다. 그러나, 집적도의 증가는 테스트 하여야할 메모리 쎌 수의 증가로 테스트에 필요한 시간은 점점 더 증가하여, 전체 반도체 메모리 생산비용중에서 테스트에 의한 원가 비용이 점증하고 있다. 실제로 상기한 디스터브 테스트를 64메가(Mega) 또는 256메가 다이나믹 램과 같은 고집적 메모리에 적용할 경우, 전체 테스트 시간이 지나치게 길어져, 제조원가를 고려한다면 디스터브 테스트를 적용하기는 곤란한 반면 집적도의 증가에 따라 쎌의 밀도가 높아져 동일 종류의 불량이 빈발하게 되는 문제점이 있다.

따라서, 본 발명의 목적은 반도체 메모리 장치의 고속 디스터브 테스트 방법을 제공함에 있다.

본 발명의 다른 목적은 반도체 메모리 장치가 모드(Mode)에 따라 한 개 또는 복수개의 워드라인을 선택할 수 있는 워드라인 디코더(Word Line Decoder)를 제공함에 있다.

본 발명의 또다른 목적은 디스터브 테스트에 있어 복수개의 워드라인을 동시에 선택하여 디스터브함으로써 디스터브 테스트 시간을 단축하는 디스터브 테스트 방법을 제공함에 있다.

본 발명의 또다른 목적은 복수개의 워드라인을 동시에 선택하는 경우, 많은 센스앰프가 일시에 동작되어 과도한 피크전류가 흐르는 것을 방지하도록 하는 워드라인 디코더를 제공함에 있다.

본 발명의 또다른 목적은 반도체 메모리의 복수개의 워드라인을 선택하여 여러개의 메모리 쎌에 동일한 데이타값을 동일한 비트라인에 라이트(Write)할 경우 한번의 동작으로 데이타를 라이트하는 워드라인 디코더를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 외부 어드레스의 입력에 응답하여 메모리 쎌 어레이내의 메모리 쎌들이 접속된 워드라인중 디스터브 워드라인을 선택하여 노멀 모드 또는 테스트 모드를 결정하여 상기 메모리 쎌의 불량여부를 테스트하기 위한 반도체 메모리 장치의 고속 디스터브 테스트 방법에 있어서, 상기 메모리 쎌 어레이내의 상기 메모리 쎌 전체에 제1데이타를 라이트하는 제1과정과, 상기 메모리 쎌 어레이내의 각각의 상기 메모리 쎌에 라이트된 제1데이타를 리이드하여 확인하는 제2과정과, 복수개의 상기 디스터브 워드라인에 접속된 모든 상기 메모리 쎌에 제2데이타를 라이트하는 제3과정과, 상기 제3과정에서의 모든 상기 메모리 쎌로부터 제2데이타를 리이드하여 확인하는 제4과정과, 상기 노멀 모드와 테스트 모드중 상기 디스터브 워드라인의 모드를 테스트 모드로 고정하는 제5과정과, 복수개의 상기 디스터브 워드라인에 접속된 모든 상기 메모리 쎌에 제2데이타를 다수번 라이트하는 제6과정과, 상기 제6과정후 상기 모드를 상기 노멀 모드로 전환하는 제7과정과, 모든 상기 메모리 쎌에 대하여 리프레쉬를 실시하는 제8과정과, 선택된 복수개의 상기 디스터브 워드라인에 인접하는 워드라인으로부터 제1데이타를 리이드하여 확인하는 제9과정과, 복수개의 상기 디스터브 워드라인과 접속된 모든 메모리 쎌에 제1데이타를 라이트하는 제10과정과, 상기 제3과정부터 상기 제10과정까지를 반복하여 모든 상기 워드라인에 한번씩 디스터브를 인가하는 제11과정과, 상기 메모리 쎌 어레이 전체에서 제1데이타를 리이드하여 확인하는 제12과정을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 본 발명과 특별히 관련없는 특정 상세들에 대해서는 제외시키고 변경된 워드라인 디코더를 중심으로 새로운 디스터브 테스트의 적용순서에 대하여 설명한다. 그외에 이미 공개되어 있는 메모리 장치에 관한 기술에 대해서는 별도의 설명이 없어도 본 발명이 실시될 수 있다는 것은 이 기술분야에 통상의 지식을 가진 자에게는 자명할 것이다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

본 발명에서는 매우 효과적인 테스트이긴 하나 장시간을 요구하는 디스터브 테스트의 적용시간을 획기적으로 단축하기 위한 새로운 고속 디스터브 테스트 방법을 제시한다. 종래 기술의 디스터브 테스트는 한번에 한 개의 워드라인을 디스터브하므로, W개의 워드라인이 있는 경우 각 워드라인을 N회 활성화한다면, 모드 W×N번의 워드라인의 활성화가 필요하게 된다. 그러나, 본 발명에 따르는 고속 디스터브 테스트에서는, 고속 디스터브 선택회로를 돈-케어(Don't care)로 처리하도록 하여, 2^a(a개의 어드레스 입력을 무시할 경우)의 워드라인이 동시에 디스터브되도록 하여, 전체 디스터브 현상을 2^a배 단축시킬수 있는 효과가 있다.

제3도는 통상의 메모리 장치에 사용되고 있는 워드라인 디코더에 대한 블럭도이다. 제3도를 참조하면, 4개의 어드레스 입력(A0~A3)을 받아, 16개의 조합중의 하나인 워드라인을 선택하는 기능을 한다. 통상적으로는 디코더의 동작속도를 빠르게 하기 위하여 디코딩은 프리디코더(Predecoder) 3, 5와 메인디코더(Main Decoder) 7의 2단계를 거치게 된다. 그 후 상기 메인디코더 7에서 16개의 워드라인 W0~W15으로 디코딩된 어드레스로서 활성화신호를 보낸다.

제4도는 본 발명에 따른 메모리 장치의 프리디코더의 실시예도이다. 제4도를 참조하면, 상기 제3도와 비교하여 점선으로 둘러 쌓인 회로 5부분이 제3도에서의 프리디코더 5에 대한 실시예이며, 나머지 회로 3부분은 프리디코더 3의 구현이다. 변경된 프리디코더 5의 내부에 위치한 고속 디스터브 선택회로 100이 본 발명의 핵심부분이다. 또한 설명을 쉽게하기 위하여 제3도에 있어 메인디코더 7의 실시예를 제5도에 도시하였다. 제5도는 본 발명에 따른 제3도의 메인디코더의 실시예도이다. 제5도를 참조하면, 4개의 어드레스(A0~A3)의 입력을 받아 16개의 워드라인(W0~W15)중의 하나를 구동하는 경우를 보여주고 있으나, 동일한 개념을 일반적인 디코더 회로에 적용할 수 있음은 자명할 것이다.

본 발명에 따른 메모리 장치는 두 개의 모드(Mode)를 갖는다. 하나는 노멀(Normal) 모드로서 통상적인 읽기(Read) 또는 쓰기(Write)를 하는 모드이고, 다른 하나는 고속 디스터브 테스트를 위한 테스트 모드로서, 특정 어드레스 핀(Pin)들의 입력을 무시하여 복수개의 워드라인이 선택되도록 구성되어 있다. 상기 제4도에서 플립플롭(Flip-Flop) 9의 출력 Q가 0인 경우는 노멀 모드이고, 상기 출력 Q가 1인 경우는 테스트 모드로 동작하게 된다. 노멀 모드로 동작시 상기 프리디코더 3은 통상의 디코더와 동일하며, 한 개의 출력만이 선택된다. 프리디코더 3과 프리디코더 5가 각각 4개의 경우를 갖게 되므로, 디코더 7은 16개의 입력 조합중 하나를 선택한다. 따라서 노멀 모드에서는 하나의 워드라인만이 선택되어 통상적인 로우디코더(Row Decoder)로 동작한다.

반면에, 테스트 모드에서는 라인 T0 및 T1이 모두 1이 되므로 어드레스 A2의 값에 따라 프리디코딩된 어드레스 B0와 B2 또는 B1과 B3가 선택된다. 이렇게 출력된 값이 제5도의 디코더 7에 입력될 경우, 어드레스 C0~C3의 값에 따라 워드라인이 (W0, W8), (W1, W9),..., (W7, W15)와 같이 두 개의 워드라인이 동시에 선택된다. 따라서, 16개의 워드라인을 모두 디스터브 하기 위하여 8개의 어드레스 조합만 고려하면되고, 전체 디스터브 시간을 종래의 방법에 비하여 ½로 줄일 수 있는 효과가 있다. 만약 어드레스 A2의 입력에도 어드레스 A3와 동일하게 고속 디스터브 선택회로 100을 첨가할 경우에, (W0, W4, W8, W12), (W1, W5, W9, W113),...,(W3, W7, W11, W15)와 같이 4개의 워드라인이 동시에 선택됨은 자명하며, 이 경우에는 전체 디스터브 시간이 ¼로 줄어들게 된다. 또한가지 자명한 사실은 어드레스 A0에 고속 디스터브 선택회로를 첨가하는 경우에는, 두 개의 워드라인이 선택되는 것은 사실이나, 동시에 선택되는 워드라인이 인접하게 되어 디스터브 되는 워드라인 사이에 간섭현상을 배제할 수 없게 된다.

제6도는 제4도의 고속 디스터브 선택회로에서 테스트 모드를 변경하기 위한 외부 신호에 대한 동작 타이밍도이다. 테스트 모드의 변경은 제3도의 플립플롭 9의 값을 변경하여 이루어진다. 로우어드레스스트로우브 신호(Row Address Strobe Signal) RASB가 논리하이(High)에서 논리로우(Low)로 인에이블(Enable)되기 이전에 컬럼어드레스스트로우브 신호(Column Adress Strobe Signal) CASB와 라이트 인에이블 신호(Write Enable Signal) WEB를 논리하이에서 논리로우로 인에이블 시켜서 고속 디스터브 선택회로 100의 플립플롭 9를 인에이블 시키고, 어드레스 단자의 값에 따라 플립플롭 9의 값을 결정하여 테스트 모드를 변경할 수 있게 된다.

제7도는 변경된 어드레스 디코더와 테스트 모드 선택 기능을 이용한 고속 디스터브 테스트에 대한 테스트 순서를 보여주는 도면이다. 제3단계 3에서 제9단계 9까지가 새로운 어드레스 디코더에 따라 변경된 부분이다. 그러나, 단계 3, 4, 8, 9는 종래에 한 개의 워드라인에 대하여 적용되는 것을 복수개의 워드라인에 적용하는 것외에는 쎌 디스터브와는 관계가 없는 보통의 메모리 동작이므로 변경된 테스트의 디스터브 효과에는 영향이 없다. 단계 5~7은 본 발명에 의한 새로운 형태의 테스트 방법으로, 종래의 데이타 0을 복수번 읽는 방법에서 데이타 0은 복수번 쓰는 라이트 방법으로 변경되었다. 그러나 디스터브 테스트에 의한 불량 메카니즘 예를 들면 페일(Fail) 메카니즘을 검토하여 보면, 실리콘 홈에 의하여 발생한 정공 전류가 부분적으로 기판의 전위를 높이는 현상이 같은 페일 메카니즘의 가장 중요한 이유임을 알 수 있다. 따라서, 워드라인을 활성화하기 위한 동작을 리이드 0에서 라이트 0으로 변경하여도, 실리콘 홈에 의한 홀전류는 변함이 없으며, 동일 불량을 검출할 수 있음은 자명하다. 또한 복수개의 워드라인이 동시에 디스터브 되나, 선택된 워드라인들의 간격을 일정하게 유지하도록 할 경우, 기판의 전위가 부분적으로 높아지는 현상에서 인접 워드라인간이 서로 간섭하지 않으며, 간섭한다 하여도 불량을 가속화 시켜 더 많은 소프트 에러를 유발하게 됨은 자명하다. 이렇게 선택된 워드라인간의 간격을 유지하기 위하여는 전술한 바와 같이 어드레스 비트중에서 최상위 비트부터 차례로 고속 디스터브 선택회로를 첨가하여야 한다.

지금까지 반도체 메모리 장치의 디스터브 테스트를 가속화하기 위한 변경된 워드라인 디코더와 이를 이용한 고속 디스터브 테스트 방법에 대해 설명하였다. 또한 상기한 본 발명에 따르면, 고속 디스터브 선택회로를 첨가하는 위치에 따라 선택되는 워드라인들이 같은 센스앰프를 동작시키도록 하여 피크전류가 과도하게 흐르는 현상을 방지할 수 있다. 이렇게 변경된 고속 디스터브 테스트는 장시간이 요구되는 디스터브 테스트를 획기적으로 단축할 수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (9)

1. 외부 어드레스의 입력에 응답하여 메모리 쎌 어레이내의 메모리 쎌들이 접속된 워드라인중 디스터브 워드라인을 선택하여 노멀 모드 또는 테스트 모드를 결정하여 상기 메모리 쎌의 불량여부를 테스트하기 위한 반도체 메모리 장치의 고속 디스터브 테스트 방법에 있어서, 상기 메모리 쎌 어레이내의 상기 메모리 쎌 전체에 제1데이타를 라이트하는 제1과정과, 상기 메모리 쎌 어레이내의 각각의 상기 메모리 쎌에 라이트된 제1데이타를 리이드하여 확인하는 제2과정과, 복수개의 상기 디스터브 워드라인에 접속된 모든 상기 메모리 쎌에 제2데이타를 라이트하는 제3과정과, 상기 제3과정에서의 모든 상기 메모리 쎌로부터 제2데이타를 리이드하여 확인하는 제4과정과, 상기 노멀 모드와 테스트 모드중 상기 디스터브 워드라인의 모드를 테스트 모드로 고정하는 제5과정과, 복수개의 상기 디스터브 워드라인에 접속된 모든 상기 메모리 쎌에 제2데이타를 다수번 라이트하는 제6과정과, 상기 제6과정후 상기 모드를 상기 노멀 모드로 전환하는 제7과정과, 모든 상기 메모리 쎌에 대하여 리프레쉬를 실시하는 제8과정과, 선택된 복수개의 상기 디스터브 워드라인에 인접하는 워드라인으로부터 제1데이타를 리이드하여 확인하는 제9과정과, 복수개의 상기 디스터브 워드라인과 접속된 모든 메모리 쎌에 제1데이타를 라이트하는 제10과정과, 상기 제3과정부터 상기 제10과정까지를 반복하여 모든 상기 워드라인에 한번씩 디스터브를 인가하는 제11과정과, 상기 메모리 쎌 어레이 전체에서 제1데이타를 리이드하여 확인하는 제12과정을 특징으로 하는 반도체 메모리 장치의 고속 디스터브 테스트 방법.
2. 제1항에 있어서, 제11과정이 복수개의 워드라인을 동시에 디스터브함을 특징으로 하는 반도체 메모리 장치의 고속 디스터브 테스트 방법.
3. 제1항에 있어서, 상기 제1데이타 및 제2데이타가 각각 논리 하이 및 논리 로우임을 특징으로 하는 반도체 메모리 장치의 고속 디스터브 테스트 방법.
4. 외부로부터의 복수개의 어드레스 입력에 응답하여 논리조합되며 디코딩된 신호로서 각각의 상기 어드레스에 해당하는 워드라인을 선택하는 반도체 메모리 장치의 워드라인 디코더에 있어서, 상기 복수개의 어드레스 입력중 절반에 해당하는 상기 어드레스 입력에 미리 응답하여 상기 논리조합에 의해 소정의 어드레스를 출력하며 소정의 디스터브 테스트를 하기위한 디스터브 선택회로를 가지는 제1프리디코도와, 상기 제1프리디코더에서 조합된 어드레스를 제외한 나머지 상기 어드레스 입력에 미리 응답하여 상기 논리조합에 의해 소정의 어드레스를 출력하는 제2프리디코더와, 상기 제1프리디코더 및 제2프리디코더에 출력하는 상기 디코딩된 어드레스를 입력에 응답하여 각각 논리조합한 상기 어드레스 입력의 절반의 개수로 묶인 어드레스 입력쌍으로 해당 워드라인을 선택하는 메인 디코더를 구비함을 특징으로 하는 반도체 메모리 장치의 워드라인 디코더.
5. 제4항에 있어서, 상기 제1프리디코더가 테스트 모드로 고정됨을 특징으로 하는 반도체 메모리 장치의 워드라인 디코더.
6. 제4항에 있어서, 상기 제1프리디코더의 디스터브 선택회로가 플립플롭 및 낸드게이트로 구성됨을 특징으로 하는 반도체 메모리 장치의 워드라인 디코더.
7. 제4항에 있어서, 상기 메인디코더가 상기 복수개의 워드라인을 선택하기 위하여 임의의 어드레스 입력들을 무시하여 상기 복수개의 워드라인을 동시에 활성화함을 특징으로 하는 반도체 메모리 장치의 워드라인 디코더.
8. 제4항에 있어서, 상기 메인디코더가 복수개의 워드라인을 동시에 선택하는 경우 많은 센스앰프가 일시에 동작되어 과도한 피크전류가 흐르는 것을 방지하도록 비트라인을 공유하는 워드라인만 선택함을 특징으로 하는 반도체 메모리 장치의 워드라인 디코더.
9. 제4항에 있어서, 상기 메인디코더가 상기 복수개의 워드라인을 선택하여 여러개의 상기 메모리 쎌에 동일한 데이타값을 동일한 비트라인에 라이트할 경우 한번의 동작으로 데이타를 라이트함을 특징으로 하는 반도체 메모리 장치의 워드라인 디코더.