KR20070066185A - 데이터 라인을 공유하는 반도체 메모리 장치의 병렬 비트테스트 회로 - Google Patents

데이터 라인을 공유하는 반도체 메모리 장치의 병렬 비트테스트 회로 Download PDF

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KR20070066185A
KR20070066185A KR1020050127053A KR20050127053A KR20070066185A KR 20070066185 A KR20070066185 A KR 20070066185A KR 1020050127053 A KR1020050127053 A KR 1020050127053A KR 20050127053 A KR20050127053 A KR 20050127053A KR 20070066185 A KR20070066185 A KR 20070066185A
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Abstract

본 발명은 반도체 메모리 장치의 병렬 비트 테스트 회로에 관한 것으로, 본 발명의 반도체 메모리 장치는, 제 1 데이터를 저장하는 메모리 셀; 테스트 모드 신호에 응답하여 상기 제 1 데이터를 읽어내는 입출력 감지증폭기; 상기 입출력 감지증폭기와 하나의 라인으로 구성되는 데이터 라인으로 연결되며, 외부로부터 입력된 제 2 데이터를 상기 데이터 라인으로 전달하는, 그리고 상기 입출력 감지증폭기로부터 상기 데이터 라인으로 전달된 데이터를 상기 외부로 출력하는 입출력 멀티플렉서; 상기 데이터 라인에 연결되며, 제 1 제어신호에 응답하여 상기 제 2 데이터를 저장하는 래치회로; 상기 입출력 감지증폭기에 의해 읽혀진 상기 제 1 데이터 및 상기 래치회로에 저장된 상기 제 2 데이터를 비교하고, 제 2 제어신호에 응답하여 비교 신호를 상기 데이터 라인으로 전달하는 비교기; 및 상기 병렬 비트 테스트 모드에 응답하여 상기 제 1 및 상기 제 2 제어신호를 발생하는 제어회로를 포함한다.
이상의 구성은 포함하는 본 발명의 반도체 메모리 장치는, 입출력 감지증폭기와 입출력 멀티플렉서 간 하나의 데이터 라인을 입력과 출력에 대하여 공유하는 경우에도 테스트 패턴과 기대값을 비교하여 그 결과를 외부에서 출력받는 병렬 비트 테스트가 가능하다.

Description

데이터 라인을 공유하는 반도체 메모리 장치의 병렬 비트 테스트 회로{Parallel Bit Test Circuit In Semiconductor Memory Device Having Common Data Line}
도 1은 종래 기술에 따른 병렬 비트 테스트 회로를 보여주는 회로도;
도 2는 본 발명에 따른 병렬 비트 테스트 회로를 보여주는 회로도;
도 3은 도 2에 도시된 회로도의 동작을 설명하는 타이밍도.
*도면의 주요부분에 대한 부호의 설명*
10, 20 : 입출력 회로 30, 40 : 비교기
50: 병합 회로 60, 70, 130, 140 : 입출력 멀티플렉스
100 : 제어신호 발생회로 110, 120: 기대값 래치
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 병렬 비트 테스트(Parallel Bit Test : 이하 PBT) 회로에 관한 것이다.
최근의 반도체 메모리 장치는 대용량화 및 초고속화 경향이 가속되고 있다. 특히, 공정기술의 발전과 함께 고집적화 경쟁이 날로 치열해지고 있다. 반도체 메 모리 장치의 고집적화 경향에 따라서 발생하는 가장 큰 문제는 테스트와 관련된 비용의 증가이다. 특히 셀의 결함을 검출하기 위한 테스트 시간은 집적도의 증가에 비례하여 증가한다. 따라서 비용과 직결되는 테스트 시간의 단축을 위해서 한번에 테스트할 수 있는 메모리 셀의 수를 증가시키기 위한 방식이 병렬 비트 테스트(Parallel Bit Test : PBT) 스킴이다. 상술한 PBT는 테스트 패턴(Test Pattern)을 모든 메모리 셀들로 기록(Write)하고, 독출(Read)하여 기대값(Expected Data)과의 일치/불일치 여부를 테스트한다. 특히 독출 시에는 입출력 감지증폭기(IO Sense Amplifier)로 출력되는 독출 데이터와 기대값을 비교하게 되는데, 다수 비트의 비교 결과 신호들을 병합(Merge)하여 하나의 핀으로 출력하는 과정이 포함된다. 이러한 병합(Merge) 과정을 포함하는 PBT 스킴은 소수의 입출력 핀으로도 결함이 있는 셀의 유무를 확인할 수 있다.
도 1은 상술한 PBT를 구현하기 위한 일반적인 구성을 보여주는 회로도이다. 도 1을 참조하면, 메모리 셀에 입력된 2 비트의 테스트 패턴이 독출 명령에 응답하여 입출력 회로(10, 20)에 의해서 각각 출력되고, 비교기(30, 40)에서 기대값과 일치 여부가 검출된다. 2 비트의 검출 결과인 비교 신호(COMP_0, COMP_1)가 병합 회로(50)에서 1 비트로 병합(Merge)되고 그 결과는 출력 라인(RDL_0)을 경유하여 출력된다. 2 비트에 대한 테스트 동작이 대칭적으로 구성되므로, 이하에서는 1 비트의 테스트 동작에 대하여 설명함으로써 제반 동작들의 설명을 대신하기로 한다.
입출력 회로(10)는 입출력 감지증폭기(IO_SA)와 글로벌 버스 라인 드라이버(GIO 드라이버)를 포함한다. 입출력 감지증폭기(IO_SA)는 비트 라인 감지 증폭기(미도시됨)로부터 글로벌 버스 라인쌍(GIO_0, GIOB_0)을 경유하여 전달되는 출력 데이터를 논리 연산이 용이한 CMOS 레벨의 신호로 전환한다. 입출력 감지증폭기(IO_SA)는 PBT 정보(PBT_EN)의 활성화/비활성화 여부에 따라 각각 출력단 (FDO) 또는 출력단 (FDIO)로 출력한다. 만일 PBT 모드로 동작할 경우(PBT_EN이 'HIGH'인 경우)에는 입출력 감지증폭기(IO_SA)는 감지된 셀 데이터를 출력단 (FDO)로 출력한다. 반면, PBT 모드가 아닌 통상의 데이터 출력 동작의 경우(예를 들면 PBT_EN이 'LOW'), 입출력 감지증폭기(IO_SA)는 출력단 (FDIO)로 감지 데이터를 출력한다. 출력단 (FDIO)를 통해 출력된 데이터는 출력 멀티플렉서(DOMUX)를 통해서 외부로 출력될 것이다. 그러나 출력단 (FDO)로 출력된 데이터는 후술하게 되는 비교기(30)로 전달되어 PBT 동작에 참조된다. 반면에, 글로벌 버스 라인 드라이버(이하 GIO 드라이버)는 외부로부터 입력 데이터 라인(WDL_0)을 통해 전달되는 데이터를 글로벌 버스 라인쌍(GIO, GIOB)으로 전달하고 최종적으로는 메모리 셀로 전달한다.
비교기(30)는 독출 명령에 응답하여 입출력 감지증폭기(IO_SA)의 출력단 (FDO)로 출력되는 테스트 패턴(DQA)과 입력 데이터 라인(WDL_0)을 통하여 전달되는 기대값(DQB)을 비교한다. 비교기(30)는 메모리 셀에 저장된 테스트 패턴(DQA)과 기대값(DQB)의 일치/불일치 여부를 비교한다. 이러한 동작을 위해서 비교기(30)는 일반적으로 XOR(Exclusive OR) 게이트로 구성 가능하다.
병합 회로(50)는 복수의 비교기(30, 40) 들로부터 출력되는 서로 다른 셀에 대한 각각의 비교 신호(COMP_0, COMP_1)를 병합(Merge)하여 단일 비트 데이터로 출력한다. 비교기(30)가 XOR(Exclusive OR) 게이트로 구성된 경우, 메모리 셀로부터 독출된 테스트 패턴(DQA)과 입력 데이터 라인(WDL_0)으로 입력된 기대값(DQB)이 서로 다른 값을 가진다면, 비교 신호(COMP_0)는 논리 '1'이 된다. 또한, 비교 신호 (COMP_0)와 (COMP_1) 중 어느 하나만이라도 논리 '1'을 출력하게 되는 경우, 병합 회로(50)는 출력 제어신호(FRPC)의 활성화 시점에 논리 '1'의 PBT 검출신호(DPBTi)를 출력 데이터 라인(RLD_0)로 전달한다. 독출 데이터 라인(RDL_0)에 전달된 2개의 메모리 셀에 대한 테스트 결과가 데이터 출력 멀티플렉서(DOMUX)를 경유하여 외부의 테스터(Tester)로 전달되고 셀의 결함 여부가 판별될 것이다. 두 개의 셀의 테스트 결과가 하나의 데이터 라인으로 출력됨으로써 병렬 비트 테스트(PBT) 동작이 수행된다.
멀티플렉서부(60)는 데이터 입력 버퍼(미도시됨)로부터 입력되는 데이터를 입력 데이터 라인(WDL_0, WDL_1)로 전달하는 입력 멀티플렉서(DINMUX)와, 출력 데이터 라인(RDL_0, RDL_1)으로부터 전달되는 데이터를 데이터 출력 버퍼(미도시됨)로 전달하는 출력 멀티플렉서(DOMUX)를 포함한다.
입출력 회로(20), 비교기(40) 및 멀티플렉서부(70)는 다른 메모리 셀에 대하여 상술한 입출력 회로(10), 비교기(30) 및 멀티플렉서부(60)과 동일한 동작을 병렬적으로 수행한다. 따라서, 이들의 구체적인 동작에 대한 설명은 생략하기로 한다.
이상에서 입출력 회로(10)와 멀티플렉서부(60)의 입력 멀티플렉서(DINMUX)와 출력 멀티플렉서(DOMUX)는 상술한 바와 같이 입력 데이터 라인(WDL_0)과 출력 데이터 라인(RDL_0)을 각각 별도로 구비하고 있다. 이런 경우에 외부에서 입력되는 기 대값(DQB)과 병합 회로(50)로부터 출력되는 PBT 검출신호(DPBTi)가 서로 다른 데이터 라인으로 전달되기 때문에 충돌없이 PBT 수행이 가능하다.
입출력 회로(10)와 멀티플렉서부(60) 사이에 데이터 교환을 위해 연결되는 입력 데이터 라인(WDL_0)과 출력 데이터 라인(RDL_0)은 레이아웃(Layout) 측면 및 소모전력 면에 있어서 취약하다. 이러한 문제를 개선하기 위해 일반적으로 하나의 데이터 라인으로 데이터의 입력과 출력을 모두 수행하는 반도체 메모리 장치들이 등장하게 된다. 그러나 하나의 데이터 라인으로 데이터의 입출력을 모두 수행하는 메모리 장치의 경우, 정상적인 PBT 동작이 용이하지 못하다는 문제가 발생한다. 하나의 데이터 라인이 입력과 출력에 공유되는 경우에는, 테스트 패턴(DQA)과 비교되기 위하여 입력되는 기대값(DQB)과 병합 회로(50)에서 출력되는 PBT 검출신호(DPBTi)가 상술한 하나의 데이터 라인 상에서 충돌할 수밖에 없기 때문이다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 하나의 데이터 라인으로 데이터 입력과 출력을 수행하는 메모리 장치에서 병렬 비트 테스트(PBT)를 정상적으로 수행할 수 있는 수단을 제공하는 데 있다.
본 발명의 다른 목적은 하나의 데이터 라인으로 데이터 입력과 출력을 수행하는 메모리 장치에서 병렬 비트 테스트(PBT)를 정상적으로 수행할 수 있는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리 장치는, 제 1 데이터를 저장하는 메모리 셀; 테스트 모드 신호에 응답하여 상기 제 1 데이터를 읽어내는 입출력 감지증폭기; 상기 입출력 감지증폭기와 하나의 라인으로 구성되는 데이터 라인으로 연결되며, 외부로부터 입력된 제 2 데이터를 상기 데이터 라인으로 전달하는, 그리고 상기 입출력 감지증폭기로부터 상기 데이터 라인으로 전달된 데이터를 상기 외부로 출력하는 입출력 멀티플렉서; 상기 데이터 라인에 연결되며, 제 1 제어신호에 응답하여 상기 제 2 데이터를 저장하는 래치회로; 상기 입출력 감지증폭기에 의해 읽혀진 상기 제 1 데이터 및 상기 래치회로에 저장된 상기 제 2 데이터를 비교하고, 제 2 제어신호에 응답하여 비교 신호를 상기 데이터 라인으로 전달하는 비교기; 및 상기 병렬 비트 테스트 모드에 응답하여 상기 제 1 및 상기 제 2 제어신호를 발생하는 제어회로를 포함한다.
바람직한 실시예에 있어서, 상기 입출력 감지증폭기는 상기 외부로부터 상기 데이터 라인으로 전달되는 데이터를 상기 메모리 셀의 비트 라인 쌍으로 전달하기 위한 글로벌 버스 라인 드라이버를 포함한다.
바람직한 실시예에 있어서, 상기 제어신호 발생기는 상기 제 1 제어신호가 활성화로부터 비활성화된 이후에 상기 제 2 제어신호를 활성화한다.
바람직한 실시예에 있어서, 상기 비교기는 상기 비교 신호를 제 2 제어신호에 응답하여 상기 데이터 라인으로 전달하는 병합 회로를 더 포함한다.
바람직한 실시예에 있어서, 상기 병합 회로는 상기 반도체 메모리 장치에 포함되는 복수의 타 비교기 들로부터 전달되는 비교 신호들을 1비트의 데이터로 병합 하여 상기 데이터 라인으로 전달한다.
바람직한 실시예에 있어서, 상기 병합 회로는 상기 복수의 비교 신호들에 대해 XOR(Exclusive OR) 논리 연산하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 래치회로는 상기 제 1 제어신호가 활성화되는 시점에 상기 데 2 데이터를 저장하고 상기 비교기로 출력하는 레벨 센스티브(Level Sensitive) 래치이다.
상기 목적을 달성하기 위한 본 발명에 따른 입력과 출력을 하나의 데이터 라인으로 수행하는 반도체 메모리 장치의 병렬 비트 테스트 방법은, 제 1 데이터를 메모리 셀에 저장하는 단계; 독출 명령과 동시에 상기 데이터 라인으로 입력되는 제 2 데이터를 래치하는 단계; 상기 독출 명령에 응답하여 상기 메모리 셀로부터 독출되는 제 1 데이터와 래치된 상기 제 2 데이터를 비교하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 제 2 데이터는 상기 반도체 메모리 장치의 외부로부터 공급되는 데이터이다.
바람직한 실시예에 있어서, 상기 제 1 데이터는 상기 제 2 데이터와 동일한 데이터이다.
바람직한 실시예에 있어서, 상기 비교 단계에서 상기 제 1 데이터와 상기 제 2 데이터의 비교 결과는 상기 데이터 라인으로 전달되어 출력된다.
바람직한 실시예에 있어서, 상기 비교 결과는 상기 제 2 데이터가 상기 데이터 라인으로 전달되어 래치된 이후에 상기 데이터 라인으로 전달된다.
상기 목적을 달성하기 위한 본 발명에 따른 입출력 감지증폭기와 입출력 멀 티플렉서 간에 하나의 데이터 라인으로 입력과 출력이 이루어지는 반도체 메모리 장치의 병렬 비트 테스트 방법은, 외부에서 상기 반도체 메모리 장치의 메모리 셀로 테스트 패턴을 저장하는 단계; 독출 명령을 입력하여 상기 입출력 감지증폭기로 상기 메모리 셀에 저장된 상기 테스트 패턴을 읽어내고, 상기 테스트 패턴에 대한 기대값을 입력하여 상기 데이터 라인과 연결된 기대값 래치에 저장하는 단계; 상기 테스트 패턴과 상기 기대값을 비교하여 비교 신호를 생성하는 단계; 및 상기 비교 신호를 상기 데이터 라인으로 전달하여 외부로 출력하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 독출 명령에 응답하여 상기 입출력 감지증폭기로 출력되는 테스트 패턴은 상기 기대값과 비교 연산이 수행되는 비교기로 전달된다.
바람직한 실시예에 있어서, 상기 기대값 래치는 상기 비교 신호가 상기 데이터 라인으로 전달되는 단계에서는 래치 동작이 비활성화된다.
상술한 수단과 방법에 의하면, 하나의 데이터 라인을 입력과 출력에 대하여 공유하는 반도체 메모리 장치의 병렬 비트 테스트 시에도 상술한 데이터 라인을 경유하여 입력되는 기대값과 상술한 데이터 라인을 통하여 출력되는 테스트 결과 데이터의 충돌을 방지할 수 있다. 따라서, 기대값이 입력되는 병렬 비트 테스트 동작을 정상적으로 실시할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예를 보여주는 회로도이다. 여기서, 앞서 도시된 도 1에서와 동일한 참조부호는 동일한 기능을 하는 동일한 부재를 가리킨다. 도 2를 참조하면, 본 발명에 따른 PBT 회로는 입출력 멀티플렉서(130, 140)와 입출력 회로(10, 20)의 사이에 각각 하나의 입출력 라인 (IOL_0) 및 (IOL_1)을 구비한다. 또한, 입출력 라인 (IOL_0) 및 (IOL_1)에 각각 연결되는 기대값 래치(110) 및 (120)을 포함하며, PBT 모드에서 입력되는 기대값(DQB)과 출력되는 PBT 검출신호(DPBTi)와 충돌없는 병렬 비트 테스트 동작이 가능하다. 이하, 대칭적(또는 병렬적)으로 이루어지는 2 비트의 테스트 패턴(DQA)과 기대값(DQB)과의 비교 동작은 1 비트에 대해 설명하는 것으로 대신하기로 한다.
입출력 회로(10)는 각각 앞서 설명한 도 1의 입출력 회로(10)에 대한 기재와 동일한 구성 및 기능의 회로이다. 그러나 하나의 입출력 라인(IOL_0)을 입력과 출력 라인으로 공유하는 본 발명에서의 동작 특징을 명확히 하기 위해 입출력 회로(10)에 대해서 부가적으로 설명하기로 한다. 입출력 회로(10)는 PBT 정보(PBT_EN)의 비활성화 시 출력단 (FDIO)와 GIO 드라이버의 입력단은 각각 동일한 입출력 라인(IOL_0)을 통해서 멀티플렉서부(130)와 연결된다. PBT 모드가 아닌 일반 모드 시, 입출력 감지증폭기(IO_SA)는 출력 데이터를 출력단 (FDIO)를 경유하여 입출력 라인(IOL_0)으로 전달한다. 또한 PBT 모드시, GIO 드라이버는 입출력 라인(IOL_0)을 통하여 입력되는 데이터를 감지하여 글로벌 버스 라인쌍(GIO_0, GIOB_0)으로 차분 신호(Differential Signal) 형태의 데이터로 전달하고, 최종적으로는 메모리 셀로 전달한다. PBT 모드에서, 입출력 감지증폭기(IO_SA)는 출력단 (FDO)로 메모리 셀로부터 감지된 테스트 패턴(DQA)을 출력한다. 또한, 입출력 라인(IOL_0)을 통해서 입력되는 데이터는 메모리 셀로 기입되는 테스트 패턴(DQA)과 테스트 패턴(DQA)과 일치/불일치 여부를 비교하기 위한 기대값(DQB)을 포함한다. 테스트 패턴(DQA)이 입력되는 경우, GIO 드라이버가 전달받아 메모리 셀로 전송한다. 반면에, 입출력 라인(IOL_0)을 통해서 입력되는 데이터가 기대값(DQB)인 경우에는 후술하게 되는 기대값 래치(110)가 기대값(DQB)을 일시 저장하게 될 것이다.
기대값 래치(110)는 PBT 모드에서 입출력 라인(IOL_0)으로 전달되는 기대값(DQB)을 저장하고 유지한다. 기대값 래치(110)의 래치 시점은 래치 제어신호(FRPC′)에 의해서 결정된다. 입출력 라인(IOL_0)을 통해서 테스트 패턴(DQA)이 입력되는 시점에서는 GIO 드라이버가 테스트 패턴(DQA)을 래치하여 글로벌 버스 라인 쌍(GIO_0, GIOB_0)으로 전달한다. 그러나, 기대값(DQB)이 입력되는 시점에서는 기대값 래치(110)가 입출력 라인(IOL_0)으로 입력되는 기대값(DQB)을 래치한다. 기대값 래치(110)는 래치 제어신호(FRPC′)의 레벨에 응답하여 기대값(DQB)을 래치하고 유지하는 레벨 센스티브(Level Sensitive)형 래치 회로이다. 즉, 기대값 래치(110)는 래치 제어신호(FRPC′)가 'HIGH' 레벨인 경우에는 입력되는 기대값(DQB)을 저장하는 동시에 출력단으로 전달한다. 반면에, 래치 제어신호(FRPC′)가 'LOW' 레벨인 경우에는 제반 래치 동작은 비활성화된다.
제어신호 발생회로(100)는 PBT 모드 신호(PBT_EN)에 응답하여 상술한 래치 제어신호(FRPC′)와 출력 제어신호(FRPC)를 생성한다. 래치 제어신호(FRPC′)는 기 대값 래치(110, 120)의 래치(Latch) 동작을 제어하는 신호이다. 출력 제어신호(FRPC)는 병합 회로(50)의 출력 신호인 PBT 검출신호(DPBTi)를 입출력 라인(IOL_0)으로 전달하기 위한 제어신호이다. 제어신호 발생회로(100)는 상술한 래치 제어신호(FRPC′)와 출력 제어신호(FRPC)를 클록 신호를 지연 및 성형하여 생성한다. 제어신호 발생회로(100)는 래치 제어신호(FRPC′)를 통하여 테스트 패턴(DQA)이 입출력 라인(IOL_0, IOL_1)을 통하여 외부로부터 입력되는 경우, 기대값 래치(110, 120)를 비활성화시킨다. 하지만, 제어신호 발생회로(100)는 입출력 라인(IOL_0, IOL_1)으로 기대값(DQB)이 입력되는 경우 래치 제어신호(FRPC′)를 활성화하여 기대값(DQB)이 기대값 래치(110, 120)에 래치되도록 제어한다. 제어신호 발생회로(100)는 래치된 기대값(DQB)이 비교기(30, 40)에 의해서 일치/불일치 여부가 판별될 때까지 유지되도록 기대값 래치(110, 120)를 제어한다. 또한, 제어신호 발생회로(100)는 기대값(DQB)의 입력 이후에 소정의 시간이 경과한 뒤, 병합 회로(50)가 PBT 검출신호(DPBTi)를 출력하도록 출력 제어신호(FRPC)를 생성한다. 결국, 제어신호 발생회로(100)는 입출력 라인(IOL_0) 상에서 외부로부터 입력되는 기대값(DQB)과 병합 회로(50)로부터 출력되는 PBT 검출신호(DPBTi)가 시간상으로 중복되어 실리게 되는 상황을 방지하도록 기대값 래치(110, 120)와 병합 회로(50)를 제어한다. 따라서, 병합 회로(50)로부터 출력되는 PBT 검출신호(DPBTi)가 입출력 라인(IOL_0)를 통해 이전에 입력된 기대값(DQB)를 소실시키는 상황을 방지할 수 있다.
비교기(30)는 독출 명령에 응답하여 출력되는 입출력 감지증폭기(IO_SA)의 출력단 (FDO)로 출력되는 테스트 패턴(DQA)과 기대값 래치(110)에 유지되는 기대값(DQB)과의 일치/불일치 여부를 비교한다.
병합 회로(50)는 비교 신호 (COMP_0)과 (COMP_1)을 1 비트 데이터로 병합하여 입출력 라인(IOL_0)으로 출력한다. 비교기(30) 및 비교기(40)는 각각 1 비트의 비교 신호(COMP_0) 및 (COMP_1)을 출력한다. 병렬 비트 테스트에서는 셀의 결함 정보를 가능한 한 적은 비트 수의 데이터로 출력하는 것이 바람직하다. 따라서, 병합 회로(50)는 2 비트의 비교 결과를 함축하고 있는 1 비트 데이터(DPBTi)로 생성한다. 도면의 실시예에 따르면, 두 비교 신호 (COMP_0) 및 (COMP_1) 중 적어도 하나가 논리 '1'이 되는 경우를 검출하는 것으로 결함 셀의 여부를 확인할 수 있다. 병합 회로(50)는 2 비트의 비교 신호(COMP_0, COMP_1)를 XOR(Exclusive OR) 논리 연산하여 1 비트의 PBT 검출신호(DPBTi)로 출력함으로 상술한 2 비트에 대한 결함의 유무를 1 비트로 함축할 수 있다. 도면의 병합 회로(50)는 두 입력(COMP_0, COMP_1)의 연산 결과에 대하여 출력 제어신호(FRPC)에 의하여 그 출력 시점이 제어되는 XOR 논리연산 게이트이다. 병합 회로(50)는 출력 제어신호(FRPC)가 'HIGH'인 경우에만 낸드 게이트(NAND1, NAND2)의 출력이 활성화되어, PBT 검출신호(DPBTi)가 입출력 라인(IOL_0)으로 전달될 수 있다. 그러나 병합 회로(50)의 구성은 도시된 회로에 국한되지 않음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
멀티플렉서부(130)는 각각 입력 멀티플렉서(DINMUX)와 출력 멀티플렉서(DOMUX)를 포함한다. 입력 멀티플렉서(DINMUX)는 데이터 입력 버퍼(미도시됨)로부터 전달되는 입력 데이터를 출력 멀티플렉서(DOMUX)와 공유하는 입출력 라인(IOL_0)을 통해서 입출력 회로(10)의 GIO 드라이버로 전달한다. 출력 멀티플렉서(DOMUX)는 입출력 회로(10)의 입출력 감지증폭기(IO_SA)로부터 출력되는 독출 데이터를 입출력 라인(IOL_0)을 통해서 전달받아 출력 버퍼(미도시됨)로 전달한다. 그리고 출력 멀티플렉서(DOMUX)는 병합 회로(50)의 PBT 검출신호(DPBTi)를 상술한 입출력 라인(IOL_0)을 통해서 전달받아 외부로 출력한다.
입출력 회로(20), 기대값 래치(120), 비교기(40) 및 입출력 멀티플렉서(140)는 각각 입출력 회로(10), 기대값 래치(110), 비교기(30) 및 입출력 멀티플렉서(130)와 다른 메모리 셀에 대해서 각각 병렬적으로 동작한다. 따라서, 이들의 작용 및 구성은 입출력 회로(10), 기대값 래치(110), 비교기(30) 및 입출력 멀티플렉서(130)의 작용과 구성에 준한다. 단지 병합 회로(50)와 제어신호 발생회로(100)의 동작에 의해서 2 비트에 대한 비교 신호(COMP_0, COMP_1)가 1 비트의 PBT 검출신호(DPBTi)로 출력되어 입출력 라인(IOL_0)으로 전달된다.
이상의 본 발명에 따른 병렬 비트 테스트 회로는 입력과 출력 라인을 공유하는 반도체 메모리 장치에서 입력되는 기대값(DQB)과 출력되는 PBT 검출신호(DPBTi)가 충돌없이 입출력 가능하다. 또한, 복수의 비교 신호(COMP_0, COMP_1)들은 상술한 병합 회로(50)에 의해 1 비트의 PBT 검출신호(DPBTi)로 병합되어 입출력 라인(IOL_0)을 통해서 외부로 전달할 수 있다.
도 3은 도 2의 구성을 포함하는 본 발명의 병렬 비트 테스트(PBT)의 동작을 보여주는 타이밍도이다. 도 3을 참조하면, 테스트 패턴(DQA)의 입력과 기대값(DQB)의 입력 및 2 비트에 대한 일치/불일치의 여부를 나타내는 테스트 결과 비트(DQC) 의 출력이 순차적으로 도시되었다. 여기서 테스트 결과 비트(DQC)는 도 2의 PBT 검출신호(DPBTi)가 메모리 장치의 입출력단(DQ 핀)으로 출력되는 데이터이다.
병렬 비트 테스트(PBT) 모드에서, 테스트(Tester)는 외부 클록(CLK_EXT)에 동기하여 테스트 패턴(DQA)이 저장될 어드레스(미도시됨)를 입력한다. 이후에 테스트 패턴(DQA)과 쓰기 명령(WR)이 입력되어 테스트 패턴(DQA)은 상술한 어드레스에 의해 지정되는 메모리 셀에 저장된다. 테스트 패턴(DQA)의 저장이 완료된 이후, 상술한 테스트 패턴(DQA)을 독출(Read)하기 위한 동작이 수행된다. 메모리 장치의 외부(또는 테스터)에 의해서 테스트 패턴(DQA)을 저장하는 단계에서와 동일한 어드레스(미도시됨)가 입력되고, 독출 명령(RD)이 소정의 클록 이후에 입력된다. 특히, 독출 명령(RD)의 입력과 동시에 입출력 핀(DQ 핀)으로는 메모리 셀로부터 출력되는 테스트 패턴(DQA)과 비교하기 위한 기대값(DQB)이 입력된다. 기대값(DQB)의 입력에 동기되어 상술한 기대값(DQB)을 기대값 래치(110, 120)로 저장하기 위한 래치 제어신호(FRPC′)가 제어신호 발생회로(100)에 의해서 활성화된다. 기대값 래치(110, 120)에 저장되고 유지되는 기대값(DQB)은 독출 명령(RD)에 응답하여 출력되는 테스트 패턴(DQA)과 비교기(30, 40)에 의해 비교 연산이 이루어진다. 비교 연산을 통하여 테스트 패턴(DQA)과 기대값(DQB)의 일치 여부가 비교 신호(COMP_0, COMP_1)로 각각 출력될 것이다. 비교기(30)와 비교기(40)에서 각각 1 비트씩의 일치/불일치 여부가 판별되고, 2 비트에 대한 비교 신호(COMP_0, COMP_1)는 병합 회로(50)에 입력되어 1 비트의 PBT 검출신호(DPBTi)로 출력된다.
상술한 병합 회로(50)의 출력을 활성화하는 출력 제어신호(FRPC)는 래치 제 어신호(FRPC′)가 비활성화되고, 기대값 래치(110, 120)의 입력이 차단된 이후에 'HIGH' 레벨로 천이한다. 출력 제어신호(FRPC)는 도시된 바와 같이 래치 제어신호(FRPC′)가 비활성화되고 소정의 시간(Δt)이 경과된 이후에 활성화된다. 소정의 시간(Δt)은 기대값(DQB)이 래치되는 중에 PBT 검출신호(DPBTi)와 입출력 라인(IOL_0) 상에서 중복되는 상태를 차단하기 위한 시간이다. 따라서 제어신호 발생회로(100)는 출력 제어신호(FRPC)와 래치 제어신호(FRPC′)의 발생을 통하여 입출력 라인(IOL_0) 상에서의 데이터 충돌을 방지할 수 있다. 병합된 1 비트의 PBT 검출신호(DPBTi)가 멀티플렉서부(130)를 경유하여 데이터 입출력 핀으로 출력되는 데이터가 테스트 결과 비트(DQC)이다. 테스트 결과 비트(DQC)는 따라서 두 비트의 셀의 결함 유무를 판별하는 테스트 데이터이다. 테스트 결과 비트(DQC)가 상술한 바와 같이 단지 두 비트에 대한 테스트 결과에 국한되지 않음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 즉, 3 비트 또는 그 이상의 비교 신호(COMP_i)들을 입력받아 하나의 테스트 결과 비트로 복수의 셀에 대한 결함 유무를 판단할 수 있다.
이상의 입력 데이터 라인과 출력 데이터 라인이 하나의 라인으로 공유되는 메모리 장치에서 병렬 비트 테스트 동작의 제반 동작이 타이밍도를 통해서 설명되었다. 특히, 본 발명에 따른 병렬 비트 테스트 회로는 제어신호 발생회로(100)의 래치 제어신호(FRPC′)와 출력 제어신호(FRPC)의 생성을 통하여, 하나의 입출력 데이터 라인(IOL_0)을 기대값 래치(110, 120)와 병합 회로(50)가 충돌없이 점유하여 테스트를 위한 데이터의 입출력이 가능하다. 따라서, 입력과 출력에 모두 공유되는 입출력 라인을 구비하는 반도체 메모리 장치에서 제반 병렬 비트 테스트(PBT) 동작이 보장된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로는 하나의 입출력 데이터 라인으로 전달되는 기대값의 입력과 테스트 결과의 출력이 충돌하지 않는 병렬 테스트 동작이 가능하다.

Claims (15)

  1. 제 1 데이터를 저장하는 메모리 셀;
    테스트 모드 신호에 응답하여 상기 제 1 데이터를 읽어내는 입출력 감지증폭기;
    상기 입출력 감지증폭기와 하나의 라인으로 구성되는 데이터 라인으로 연결되며, 외부로부터 입력된 제 2 데이터를 상기 데이터 라인으로 전달하는, 그리고 상기 입출력 감지증폭기로부터 상기 데이터 라인으로 전달된 데이터를 상기 외부로 출력하는 입출력 멀티플렉서;
    상기 데이터 라인에 연결되며, 제 1 제어신호에 응답하여 상기 제 2 데이터를 저장하는 래치회로;
    상기 입출력 감지증폭기에 의해 읽혀진 상기 제 1 데이터 및 상기 래치회로에 저장된 상기 제 2 데이터를 비교하고, 제 2 제어신호에 응답하여 비교 신호를 상기 데이터 라인으로 전달하는 비교기; 및
    상기 테스트 모드 신호에 응답하여 상기 제 1 및 상기 제 2 제어신호를 발생하는 제어회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 입출력 감지증폭기는 상기 외부로부터 상기 데이터 라인으로 전달되는 데이터를 상기 메모리 셀의 비트 라인 쌍으로 전달하기 위한 글로벌 버스 라인 드 라이버를 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제어신호 발생기는 상기 제 1 제어신호가 활성화로부터 비활성화된 이후에 상기 제 2 제어신호를 활성화하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 비교기는 상기 비교 신호를 제 2 제어신호에 응답하여 상기 데이터 라인으로 전달하는 병합 회로를 더 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 병합 회로는 상기 반도체 메모리 장치에 포함되는 복수의 타 비교기 들로부터 전달되는 비교 신호들을 1 비트의 데이터로 병합하여 상기 데이터 라인으로 전달하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 병합 회로는 상기 복수의 비교 신호들에 대해 XOR(Exclusive OR) 논리 연산하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 래치회로는 상기 제 1 제어신호가 활성화되는 시점에 상기 데 2 데이터를 저장하고 상기 비교기로 출력하는 레벨 센스티브(Level Sensitive) 래치인 것을 특징으로 하는 반도체 메모리 장치.
  8. 입력과 출력을 하나의 데이터 라인으로 수행하는 반도체 메모리 장치의 병렬 비트 테스트 방법에 있어서,
    제 1 데이터를 메모리 셀에 저장하는 단계;
    독출 명령과 동시에 상기 데이터 라인으로 입력되는 제 2 데이터를 래치하는 단계;
    상기 독출 명령에 응답하여 상기 메모리 셀로부터 독출되는 제 1 데이터와 래치된 상기 제 2 데이터를 비교하는 단계를 포함하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
  9. 제 8 항에 있어서,
    상기 제 2 데이터는 상기 반도체 메모리 장치의 외부로부터 공급되는 데이터인 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
  10. 제 8 항에 있어서,
    상기 제 1 데이터는 상기 제 2 데이터와 동일한 데이터인 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
  11. 제 8 항에 있어서,
    상기 비교 단계에서 상기 제 1 데이터와 상기 제 2 데이터의 비교 결과는 상기 데이터 라인으로 전달되어 출력되는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
  12. 제 11 항에 있어서,
    상기 비교 결과는 상기 제 2 데이터가 상기 데이터 라인으로 전달되어 래치된 이후에 상기 데이터 라인으로 전달되는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
  13. 입출력 감지증폭기와 입출력 멀티플렉서 간에 하나의 데이터 라인으로 입력과 출력이 이루어지는 반도체 메모리 장치의 병렬 비트 테스트 방법에 있어서,
    상기 반도체 메모리 장치의 메모리 셀로 테스트 패턴을 저장하는 단계;
    독출 명령을 입력하여 상기 입출력 감지증폭기로 상기 메모리 셀에 저장된 상기 테스트 패턴을 읽어내고, 상기 테스트 패턴에 대한 기대값을 입력하여 상기 데이터 라인과 연결된 래치에 저장하는 단계;
    상기 테스트 패턴과 상기 기대값을 비교하여 비교 신호를 생성하는 단계; 및
    상기 비교 신호를 상기 데이터 라인으로 전달하여 외부로 출력하는 단계를 포함하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
  14. 제 13 항에 있어서,
    상기 독출 명령에 응답하여 상기 입출력 감지증폭기로 출력되는 테스트 패턴은 상기 기대값과 비교 연산이 수행되는 비교기로 전달되는 반도체 메모리 장치의 병렬 비트 테스트 방법.
  15. 제 13 항에 있어서,
    상기 래치는 상기 비교 신호가 상기 데이터 라인으로 전달되는 단계에서는 래치 동작이 비활성화되는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
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