JPH08329698A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH08329698A JPH08329698A JP7155507A JP15550795A JPH08329698A JP H08329698 A JPH08329698 A JP H08329698A JP 7155507 A JP7155507 A JP 7155507A JP 15550795 A JP15550795 A JP 15550795A JP H08329698 A JPH08329698 A JP H08329698A
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- JP
- Japan
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- data
- test
- address
- memory cell
- test data
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Abstract
(57)【要約】
【目的】 ペレットチェックにおける同時測定数を増や
すことができ、測定コストを低減できるようにする。 【構成】 テスト時に、アドレスカウンタ回路３７はク
ロック信号ＣＬＫに同期してカウントアップを行い、テ
スト用データの書き込みおよび読み出しを行うアドレス
を発生する。入出力制御回路３９は、テストパターン発
生回路３５によって発生されたテスト用データを、アド
レスカウンタ回路３７によって発生されたアドレスのメ
モリセルへ書き込み、同一アドレスのメモリセルからデ
ータを読み出す。出力判定回路３８は、テスト用データ
とメモリセルから読み出されたデータとを比較し、書き
込みおよび読み出しが正常か否かを判定し、この判定結
果に基づいて、合否認識記憶回路４０が判定結果信号Ｔ
Ｒを判定結果出力端子３４に出力する。
すことができ、測定コストを低減できるようにする。 【構成】 テスト時に、アドレスカウンタ回路３７はク
ロック信号ＣＬＫに同期してカウントアップを行い、テ
スト用データの書き込みおよび読み出しを行うアドレス
を発生する。入出力制御回路３９は、テストパターン発
生回路３５によって発生されたテスト用データを、アド
レスカウンタ回路３７によって発生されたアドレスのメ
モリセルへ書き込み、同一アドレスのメモリセルからデ
ータを読み出す。出力判定回路３８は、テスト用データ
とメモリセルから読み出されたデータとを比較し、書き
込みおよび読み出しが正常か否かを判定し、この判定結
果に基づいて、合否認識記憶回路４０が判定結果信号Ｔ
Ｒを判定結果出力端子３４に出力する。
Description
【０００１】
【産業上の利用分野】本発明は、書き込み、読み出し動
作のチェック機能を有する半導体メモリに関する。
作のチェック機能を有する半導体メモリに関する。
【０００２】
【従来の技術】従来、半導体メモリのウェハ状態におけ
る試験であるペレットチェックは、メモリテスタを用い
て、ウェハ上の各チップに対して実際の動作と同じよう
にデータの書き込み、読み出し動作を実行することによ
って行われていた。このペレットチェックは、具体的に
は、まず、メモリテスタに接続されたプローブカードの
各接触針をそれぞれ対応する半導体メモリの端子に接触
させ、半導体メモリのアドレス入力端子に所定のアドレ
ス信号を与え、半導体メモリの制御信号入力端子に制御
信号を与えると共に、メモリテスタのドライバからのデ
ータを半導体メモリの入出力端子に与えて、半導体メモ
リのメモリセルにデータに書き込む。次に、このデータ
を読み出し、半導体メモリの入出力端子の電位をメモリ
テスタのコンパレータで基準電圧と比較することによっ
て半導体メモリの出力データを再生し、半導体メモリの
各入出力端子毎に、書き込んだデータと読み出したデー
タが一致するか否かを判定することによって、書き込み
および読み出しが正常か否かを判定する。
る試験であるペレットチェックは、メモリテスタを用い
て、ウェハ上の各チップに対して実際の動作と同じよう
にデータの書き込み、読み出し動作を実行することによ
って行われていた。このペレットチェックは、具体的に
は、まず、メモリテスタに接続されたプローブカードの
各接触針をそれぞれ対応する半導体メモリの端子に接触
させ、半導体メモリのアドレス入力端子に所定のアドレ
ス信号を与え、半導体メモリの制御信号入力端子に制御
信号を与えると共に、メモリテスタのドライバからのデ
ータを半導体メモリの入出力端子に与えて、半導体メモ
リのメモリセルにデータに書き込む。次に、このデータ
を読み出し、半導体メモリの入出力端子の電位をメモリ
テスタのコンパレータで基準電圧と比較することによっ
て半導体メモリの出力データを再生し、半導体メモリの
各入出力端子毎に、書き込んだデータと読み出したデー
タが一致するか否かを判定することによって、書き込み
および読み出しが正常か否かを判定する。
【０００３】
【発明が解決しようとする課題】ところで、メモリテス
タでは、機種によって、ドライバおよびコンパレータの
数が決まっている。従って、ペレットチェックにおける
チップの同時測定数は、半導体メモリのピン数によって
大きく左右される。従来の半導体メモリのペレットチェ
ックでは、半導体メモリの全ピンの制御が必要であった
ため、半導体メモリのピン数が増えれば、同時測定数が
減少し、測定コストが高くなってしまうという問題点が
あった。また、メモリテスタに多数のドライバおよびコ
ンパレータ数が必要なため、ウェハ状態でウェハ内の全
チップについてバーンインテストを行うウェハバーンイ
ンテストの開発が困難になっていた。
タでは、機種によって、ドライバおよびコンパレータの
数が決まっている。従って、ペレットチェックにおける
チップの同時測定数は、半導体メモリのピン数によって
大きく左右される。従来の半導体メモリのペレットチェ
ックでは、半導体メモリの全ピンの制御が必要であった
ため、半導体メモリのピン数が増えれば、同時測定数が
減少し、測定コストが高くなってしまうという問題点が
あった。また、メモリテスタに多数のドライバおよびコ
ンパレータ数が必要なため、ウェハ状態でウェハ内の全
チップについてバーンインテストを行うウェハバーンイ
ンテストの開発が困難になっていた。
【０００４】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、ペレットチェックにおける同時測定
数を増やすことができ、測定コストを低減できるように
した半導体メモリを提供することにある。
ので、その課題は、ペレットチェックにおける同時測定
数を増やすことができ、測定コストを低減できるように
した半導体メモリを提供することにある。
【０００５】
【課題を解決するための手段】請求項１記載の半導体メ
モリは、データを記憶するための複数のメモリセルを有
するメモリセルアレイと、データの入出力を行う入出力
手段と、テスト時に、所定のテスト用データを発生させ
るテスト用データ発生手段と、通常時には、入出力手段
によって入力されたデータのメモリセルへの書き込みま
たはメモリセルからのデータの読み出しを行い、テスト
時には、テスト用データ発生手段によって発生されたテ
スト用データのメモリセルへの書き込みまたはメモリセ
ルからのデータの読み出しを行う書き込み読み出し制御
手段と、テスト時に、外部からのクロック信号に応じて
メモリセルのアドレスを発生するアドレス発生手段と、
通常時には、外部からのアドレス信号に応じて、書き込
み読み出し制御手段によってデータの書き込みまたは読
み出しを行うメモリセルのアドレスを指定し、テスト時
には、アドレス発生手段によって発生されたアドレスに
従って、書き込み読み出し制御手段によってデータの書
き込みまたは読み出しを行うメモリセルのアドレスを指
定するアドレス指定手段と、テスト時に、テスト用デー
タ発生手段によって発生されたテスト用データとこのテ
スト用データを書き込んだメモリセルから読み出された
データとを比較して書き込みおよび読み出しが正常か否
かを判定し、判定結果を外部に出力する判定手段と、テ
スト時に、外部からの制御信号に応じてテスト用データ
発生手段、アドレス発生手段および判定手段を動作させ
るテスト動作選択手段とを備えたものである。
モリは、データを記憶するための複数のメモリセルを有
するメモリセルアレイと、データの入出力を行う入出力
手段と、テスト時に、所定のテスト用データを発生させ
るテスト用データ発生手段と、通常時には、入出力手段
によって入力されたデータのメモリセルへの書き込みま
たはメモリセルからのデータの読み出しを行い、テスト
時には、テスト用データ発生手段によって発生されたテ
スト用データのメモリセルへの書き込みまたはメモリセ
ルからのデータの読み出しを行う書き込み読み出し制御
手段と、テスト時に、外部からのクロック信号に応じて
メモリセルのアドレスを発生するアドレス発生手段と、
通常時には、外部からのアドレス信号に応じて、書き込
み読み出し制御手段によってデータの書き込みまたは読
み出しを行うメモリセルのアドレスを指定し、テスト時
には、アドレス発生手段によって発生されたアドレスに
従って、書き込み読み出し制御手段によってデータの書
き込みまたは読み出しを行うメモリセルのアドレスを指
定するアドレス指定手段と、テスト時に、テスト用デー
タ発生手段によって発生されたテスト用データとこのテ
スト用データを書き込んだメモリセルから読み出された
データとを比較して書き込みおよび読み出しが正常か否
かを判定し、判定結果を外部に出力する判定手段と、テ
スト時に、外部からの制御信号に応じてテスト用データ
発生手段、アドレス発生手段および判定手段を動作させ
るテスト動作選択手段とを備えたものである。
【０００６】請求項２記載の半導体メモリは、複数ビッ
ト単位のデータを記憶するための複数のメモリセルを有
するメモリセルアレイと、複数ビット単位のデータの入
出力を行う入出力手段と、テスト時に、複数ビットのテ
スト用データを複数パターン発生可能なテスト用データ
発生手段と、テスト時に、外部からのパターン選択信号
に応じて、テスト用データ発生手段が発生するテスト用
データのパターンを選択するパターン選択手段と、通常
時には、入出力手段によって入力されたデータのメモリ
セルへの書き込みまたはメモリセルからのデータの読み
出しを行い、テスト時には、テスト用データ発生手段に
よって発生されたテスト用データのメモリセルへの書き
込みまたはメモリセルからのデータの読み出しを行う書
き込み読み出し制御手段と、テスト時に、外部からのク
ロック信号に応じてメモリセルのアドレスを発生するア
ドレス発生手段と、通常時には、外部からのアドレス信
号に応じて、書き込み読み出し制御手段によってデータ
の書き込みまたは読み出しを行うメモリセルのアドレス
を指定し、テスト時には、アドレス発生手段によって発
生されたアドレスに従って、書き込み読み出し制御手段
によってデータの書き込みまたは読み出しを行うメモリ
セルのアドレスを指定するアドレス指定手段と、テスト
時に、テスト用データ発生手段によって発生されたテス
ト用データとこのテスト用データを書き込んだメモリセ
ルから読み出されたデータとを比較して書き込みおよび
読み出しが正常か否かを判定し、判定結果を外部に出力
する判定手段と、テスト時に、外部からの制御信号に応
じてテスト用データ発生手段、パターン選択手段、アド
レス発生手段および判定手段を動作させるテスト動作選
択手段とを備えたものである。
ト単位のデータを記憶するための複数のメモリセルを有
するメモリセルアレイと、複数ビット単位のデータの入
出力を行う入出力手段と、テスト時に、複数ビットのテ
スト用データを複数パターン発生可能なテスト用データ
発生手段と、テスト時に、外部からのパターン選択信号
に応じて、テスト用データ発生手段が発生するテスト用
データのパターンを選択するパターン選択手段と、通常
時には、入出力手段によって入力されたデータのメモリ
セルへの書き込みまたはメモリセルからのデータの読み
出しを行い、テスト時には、テスト用データ発生手段に
よって発生されたテスト用データのメモリセルへの書き
込みまたはメモリセルからのデータの読み出しを行う書
き込み読み出し制御手段と、テスト時に、外部からのク
ロック信号に応じてメモリセルのアドレスを発生するア
ドレス発生手段と、通常時には、外部からのアドレス信
号に応じて、書き込み読み出し制御手段によってデータ
の書き込みまたは読み出しを行うメモリセルのアドレス
を指定し、テスト時には、アドレス発生手段によって発
生されたアドレスに従って、書き込み読み出し制御手段
によってデータの書き込みまたは読み出しを行うメモリ
セルのアドレスを指定するアドレス指定手段と、テスト
時に、テスト用データ発生手段によって発生されたテス
ト用データとこのテスト用データを書き込んだメモリセ
ルから読み出されたデータとを比較して書き込みおよび
読み出しが正常か否かを判定し、判定結果を外部に出力
する判定手段と、テスト時に、外部からの制御信号に応
じてテスト用データ発生手段、パターン選択手段、アド
レス発生手段および判定手段を動作させるテスト動作選
択手段とを備えたものである。
【０００７】
【作用】請求項１記載の半導体メモリでは、テスト時に
は、外部からの制御信号に応じてテスト動作選択手段に
よってテスト用データ発生手段、アドレス発生手段およ
び判定手段が動作状態とされる。このテスト時には、テ
スト用データ発生手段によって所定のテスト用データが
発生され、アドレス発生手段によって外部からのクロッ
ク信号に応じてアドレスが発生され、このアドレスのメ
モリセルに対して、書き込み読み出し制御手段によって
テスト用データが書き込まれ、書き込まれたデータが読
み出される。そして、判定手段によって、テスト用デー
タ発生手段によって発生されたテスト用データとこのテ
スト用データを書き込んだメモリセルから読み出された
データとが比較され書き込みおよび読み出し正常か否か
が判定され、判定結果が外部に出力される。
は、外部からの制御信号に応じてテスト動作選択手段に
よってテスト用データ発生手段、アドレス発生手段およ
び判定手段が動作状態とされる。このテスト時には、テ
スト用データ発生手段によって所定のテスト用データが
発生され、アドレス発生手段によって外部からのクロッ
ク信号に応じてアドレスが発生され、このアドレスのメ
モリセルに対して、書き込み読み出し制御手段によって
テスト用データが書き込まれ、書き込まれたデータが読
み出される。そして、判定手段によって、テスト用デー
タ発生手段によって発生されたテスト用データとこのテ
スト用データを書き込んだメモリセルから読み出された
データとが比較され書き込みおよび読み出し正常か否か
が判定され、判定結果が外部に出力される。
【０００８】請求項２記載の半導体メモリでは、テスト
時には、外部からの制御信号に応じてテスト動作選択手
段によってテスト用データ発生手段、パターン選択手
段、アドレス発生手段および判定手段が動作状態とされ
る。このテスト時には、外部からのパターン選択信号に
応じて、パターン選択手段によってテスト用データ発生
手段が発生するテスト用データのパターンが選択され、
テスト用データ発生手段によって複数ビットのテスト用
データが発生され、アドレス発生手段によって外部から
のクロック信号に応じてアドレスが発生され、このアド
レスのメモリセルに対して、書き込み読み出し制御手段
によってテスト用データが書き込まれ、書き込まれたデ
ータが読み出される。そして、判定手段によって、テス
ト用データ発生手段によって発生されたテスト用データ
とこのテスト用データを書き込んだメモリセルから読み
出されたデータとが比較され書き込みおよび読み出しが
正常か否かが判定され、判定結果が外部に出力される。
時には、外部からの制御信号に応じてテスト動作選択手
段によってテスト用データ発生手段、パターン選択手
段、アドレス発生手段および判定手段が動作状態とされ
る。このテスト時には、外部からのパターン選択信号に
応じて、パターン選択手段によってテスト用データ発生
手段が発生するテスト用データのパターンが選択され、
テスト用データ発生手段によって複数ビットのテスト用
データが発生され、アドレス発生手段によって外部から
のクロック信号に応じてアドレスが発生され、このアド
レスのメモリセルに対して、書き込み読み出し制御手段
によってテスト用データが書き込まれ、書き込まれたデ
ータが読み出される。そして、判定手段によって、テス
ト用データ発生手段によって発生されたテスト用データ
とこのテスト用データを書き込んだメモリセルから読み
出されたデータとが比較され書き込みおよび読み出しが
正常か否かが判定され、判定結果が外部に出力される。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１０】図１は本発明の一実施例に係る半導体メモ
リの構成を示すブロック図である。本実施例の半導体メ
モリ１０は、複数ビット単位でデータの書き込みおよび
読み出しを行う複数ビット構成の半導体メモリであっ
て、複数ビット単位でアドレスが決定された複数のメモ
リセルを有するメモリセルアレイ１１と、アドレス入力
端子１２と、このアドレス入力端子１２から入力される
アドレス信号Ａ0 〜Ａmをラッチするアドレスバッファ
１３と、このアドレスバッファ１３にラッチされたアド
レス信号Ａ0 〜Ａm に基づくロウ（行）アドレスをデコ
ードしてメモリセルアレイ１１のワード線を選択するロ
ウデコーダ１４と、アドレスバッファ１３にラッチされ
たアドレス信号Ａ0 〜Ａm に基づくカラム（列）アドレ
スをデコードしてメモリセルアレイ１１のビット線を選
択するカラムデコーダ１５と、ビット線上のデータを増
幅するセンスアンプおよびデータの書き込みを行うライ
トドライバ（以下、センスアンプ／ライトドライバと記
す。）１６と、メモリセルアレイ１１に対するデータの
入出力を制御する入出力回路１７とを備えている。
リの構成を示すブロック図である。本実施例の半導体メ
モリ１０は、複数ビット単位でデータの書き込みおよび
読み出しを行う複数ビット構成の半導体メモリであっ
て、複数ビット単位でアドレスが決定された複数のメモ
リセルを有するメモリセルアレイ１１と、アドレス入力
端子１２と、このアドレス入力端子１２から入力される
アドレス信号Ａ0 〜Ａmをラッチするアドレスバッファ
１３と、このアドレスバッファ１３にラッチされたアド
レス信号Ａ0 〜Ａm に基づくロウ（行）アドレスをデコ
ードしてメモリセルアレイ１１のワード線を選択するロ
ウデコーダ１４と、アドレスバッファ１３にラッチされ
たアドレス信号Ａ0 〜Ａm に基づくカラム（列）アドレ
スをデコードしてメモリセルアレイ１１のビット線を選
択するカラムデコーダ１５と、ビット線上のデータを増
幅するセンスアンプおよびデータの書き込みを行うライ
トドライバ（以下、センスアンプ／ライトドライバと記
す。）１６と、メモリセルアレイ１１に対するデータの
入出力を制御する入出力回路１７とを備えている。
【００１１】半導体メモリ１０は、更に、入出力回路１
７に接続されたデータバス２１と、複数ビット単位のデ
ータの入出力を行うための入出力端子ＩＯ1 〜ＩＯ
n と、通常時における書き込み動作時には入出力端子Ｉ
Ｏ1 〜ＩＯn から入力されたデータをデータバス２１に
出力すると共に、通常時における読み出し動作時にはデ
ータバス２１上のデータを入出力端子ＩＯ1 〜ＩＯn に
出力する入出力バッファ２２と、チップセレクト信号バ
ーＣＥ、アウトプットイネーブル信号バーＯＥおよびラ
イトイネーブル信号バーＷＥを入力するための制御信号
入力端子２３ａ〜２３ｃと、この制御信号入力端子２３
ａ〜２３ｃから入力された各信号に基づいて、アドレス
バッファ１３、入出力回路１７、入出力バッファ２２お
よび後述する入出力制御回路３９を制御する入出力コン
トロール回路２４とを備えている。入出力端子ＩＯ1 〜
ＩＯn および入出力バッファ２２が本発明における入出
力手段に対応し、アドレスバッファ１３、ロウデコーダ
１４およびカラムデコーダ１５が本発明におけるアドレ
ス指定手段に対応する。
７に接続されたデータバス２１と、複数ビット単位のデ
ータの入出力を行うための入出力端子ＩＯ1 〜ＩＯ
n と、通常時における書き込み動作時には入出力端子Ｉ
Ｏ1 〜ＩＯn から入力されたデータをデータバス２１に
出力すると共に、通常時における読み出し動作時にはデ
ータバス２１上のデータを入出力端子ＩＯ1 〜ＩＯn に
出力する入出力バッファ２２と、チップセレクト信号バ
ーＣＥ、アウトプットイネーブル信号バーＯＥおよびラ
イトイネーブル信号バーＷＥを入力するための制御信号
入力端子２３ａ〜２３ｃと、この制御信号入力端子２３
ａ〜２３ｃから入力された各信号に基づいて、アドレス
バッファ１３、入出力回路１７、入出力バッファ２２お
よび後述する入出力制御回路３９を制御する入出力コン
トロール回路２４とを備えている。入出力端子ＩＯ1 〜
ＩＯn および入出力バッファ２２が本発明における入出
力手段に対応し、アドレスバッファ１３、ロウデコーダ
１４およびカラムデコーダ１５が本発明におけるアドレ
ス指定手段に対応する。
【００１２】半導体メモリ１０は、更に、ペレットチェ
ックのためのテスト回路３０を備えている。このテスト
回路３０は、外部からのテストモード選択信号ＴＭを入
力するためのテストモード選択端子３１と、外部からの
パターンモード選択信号ＰＳを入力するためのパターン
モード選択端子３２と、外部からのクロック信号ＣＬＫ
を入力するためのクロック入力端子３３と、判定結果信
号ＴＲを外部へ出力するための判定結果出力端子３４と
を備えている。テスト回路３０は、更に、テスト時に、
複数ビットのテスト用データを複数パターン発生可能な
テスト用データ発生手段としてのテストパターン発生回
路３５と、テスト時に、テストモード選択端子３１から
入力される複数ビットのパターン選択信号ＰＳに応じ
て、テストパターン発生回路３５が発生するテスト用デ
ータのパターンを選択するパターン選択手段としてのパ
ターンモード選択回路３６と、テスト時に、クロック入
力端子３３から入力されるクロック信号ＣＬＫに同期し
てカウントアップを行い、テスト用データの書き込みま
たは読み出しを行うメモリセルのアドレスを発生するア
ドレス発生手段としてのアドレスカウンタ回路３７と、
テスト時に、テストパターン発生回路３５から出力され
たテスト用データとこのテスト用データを書き込んだメ
モリセルから読み出されたデータとを比較して書き込み
および読み出しが正常か否かを判定する出力判定回路３
８と、入出力コントロール回路２４の出力に基づいて、
テスト時における書き込み動作時にはテストパターン発
生回路３５から出力されるテスト用データをデータバス
２１に出力すると共に、テスト時における読み出し動作
時にはデータバス２１上のデータを出力判定回路３８に
出力する入出力制御回路３９と、出力判定回路３８の判
定結果を入力し、判定結果信号ＴＲを判定結果出力端子
３４に出力する合否認識記憶回路４０とを備えている。
センスアンプ／ライトドライバ１６、入出力回路１７、
入出力コントロール回路２４および入出力制御回路３９
が本発明における書き込み読み出し制御手段に対応し、
出力判定回路３８および合否認識記憶回路４０が本発明
における判定手段に対応する。
ックのためのテスト回路３０を備えている。このテスト
回路３０は、外部からのテストモード選択信号ＴＭを入
力するためのテストモード選択端子３１と、外部からの
パターンモード選択信号ＰＳを入力するためのパターン
モード選択端子３２と、外部からのクロック信号ＣＬＫ
を入力するためのクロック入力端子３３と、判定結果信
号ＴＲを外部へ出力するための判定結果出力端子３４と
を備えている。テスト回路３０は、更に、テスト時に、
複数ビットのテスト用データを複数パターン発生可能な
テスト用データ発生手段としてのテストパターン発生回
路３５と、テスト時に、テストモード選択端子３１から
入力される複数ビットのパターン選択信号ＰＳに応じ
て、テストパターン発生回路３５が発生するテスト用デ
ータのパターンを選択するパターン選択手段としてのパ
ターンモード選択回路３６と、テスト時に、クロック入
力端子３３から入力されるクロック信号ＣＬＫに同期し
てカウントアップを行い、テスト用データの書き込みま
たは読み出しを行うメモリセルのアドレスを発生するア
ドレス発生手段としてのアドレスカウンタ回路３７と、
テスト時に、テストパターン発生回路３５から出力され
たテスト用データとこのテスト用データを書き込んだメ
モリセルから読み出されたデータとを比較して書き込み
および読み出しが正常か否かを判定する出力判定回路３
８と、入出力コントロール回路２４の出力に基づいて、
テスト時における書き込み動作時にはテストパターン発
生回路３５から出力されるテスト用データをデータバス
２１に出力すると共に、テスト時における読み出し動作
時にはデータバス２１上のデータを出力判定回路３８に
出力する入出力制御回路３９と、出力判定回路３８の判
定結果を入力し、判定結果信号ＴＲを判定結果出力端子
３４に出力する合否認識記憶回路４０とを備えている。
センスアンプ／ライトドライバ１６、入出力回路１７、
入出力コントロール回路２４および入出力制御回路３９
が本発明における書き込み読み出し制御手段に対応し、
出力判定回路３８および合否認識記憶回路４０が本発明
における判定手段に対応する。
【００１３】テスト回路３０は、更に、テスト動作選択
手段として、テスト時に、テストモード選択端子３１か
ら入力されるテストモード選択信号ＴＭに応じてテスト
パターン発生回路３５、パターンモード選択回路３６、
アドレスカウンタ回路３７、出力判定回路３８、入出力
制御回路３９および合否認識記憶回路４０を動作させる
ための例えば電流能力の小さいｎＭＯＳトランジスタ４
１を備えている。テストモード選択端子３１はトランジ
スタ４１のソース、ドレイン間を介して接地されてい
る。トランジスタ４１のゲートには電源電圧が印加され
ている。テストモード選択端子３１はテストパターン発
生回路３５、パターンモード選択回路３６、アドレスカ
ウンタ回路３７、出力判定回路３８、入出力制御回路３
９および合否認識記憶回路４０の各制御端子に接続され
ていると共に、インバータ４２を介してアドレスバッフ
ァ１３の制御端子に接続され、インバータ４３を介して
入出力バッファ２２の制御端子に接続されている。
手段として、テスト時に、テストモード選択端子３１か
ら入力されるテストモード選択信号ＴＭに応じてテスト
パターン発生回路３５、パターンモード選択回路３６、
アドレスカウンタ回路３７、出力判定回路３８、入出力
制御回路３９および合否認識記憶回路４０を動作させる
ための例えば電流能力の小さいｎＭＯＳトランジスタ４
１を備えている。テストモード選択端子３１はトランジ
スタ４１のソース、ドレイン間を介して接地されてい
る。トランジスタ４１のゲートには電源電圧が印加され
ている。テストモード選択端子３１はテストパターン発
生回路３５、パターンモード選択回路３６、アドレスカ
ウンタ回路３７、出力判定回路３８、入出力制御回路３
９および合否認識記憶回路４０の各制御端子に接続され
ていると共に、インバータ４２を介してアドレスバッフ
ァ１３の制御端子に接続され、インバータ４３を介して
入出力バッファ２２の制御端子に接続されている。
【００１４】アドレスカウンタ回路３７が発生するアド
レスは、アドレスバッファ１３およびテストパターン発
生回路３５に入力されるようになっている。テストパタ
ーン発生回路３５は、複数ビットのテスト用データのパ
ターンとして、チェッカボードパターンやストライプパ
ターン等、複数のパターンを発生させるためのデータを
保持している。このパターンの選択は、テストモード選
択端子３１から入力されるパターン選択信号ＰＳに応じ
てパターンモード選択回路３６によって行われる。テス
トパターン発生回路３５は、保持しているデータのう
ち、パターンモード選択回路３６によって選択されたパ
ターンに対応するデータとアドレスカウンタ回路３７か
ら出力されるアドレスとの演算によって、アドレス毎且
つビット毎に所定のデータ（“１”または“０”）を発
生し、入出力制御回路３９に出力するようになってい
る。入出力制御回路３９は、入出力コントロール回路２
４の出力に基づいて、テストパターン発生回路３５によ
って発生されたテスト用データのメモリセルへの書き込
みおよびメモリセルからのデータの読み出しを制御する
ようになっている。出力判定回路３８は、テストパター
ン発生回路３５によって発生されたテスト用データを期
待値データとして、クロック信号ＣＬＫに同期して、入
出力制御回路３９によってメモリセルから読み出された
データを期待値データと比較して、書き込みおよび読み
出しが正常か否かを判定し、正常（合格；Ｐａｓｓ）の
場合は“０”を、異常（不合格；Ｆａｉｌ）の場合は
“１”を合否認識記憶回路４０に出力するようになって
いる。合否認識記憶回路４０は、出力判定回路３８から
“０”が入力されている間は判定結果信号ＴＲとして
“０”を判定結果出力端子３４に出力し、出力判定回路
３８から“１”が入力されたら、その後は判定結果信号
ＴＲとして“１”を判定結果出力端子３４に出力し続け
るようになっている。
レスは、アドレスバッファ１３およびテストパターン発
生回路３５に入力されるようになっている。テストパタ
ーン発生回路３５は、複数ビットのテスト用データのパ
ターンとして、チェッカボードパターンやストライプパ
ターン等、複数のパターンを発生させるためのデータを
保持している。このパターンの選択は、テストモード選
択端子３１から入力されるパターン選択信号ＰＳに応じ
てパターンモード選択回路３６によって行われる。テス
トパターン発生回路３５は、保持しているデータのう
ち、パターンモード選択回路３６によって選択されたパ
ターンに対応するデータとアドレスカウンタ回路３７か
ら出力されるアドレスとの演算によって、アドレス毎且
つビット毎に所定のデータ（“１”または“０”）を発
生し、入出力制御回路３９に出力するようになってい
る。入出力制御回路３９は、入出力コントロール回路２
４の出力に基づいて、テストパターン発生回路３５によ
って発生されたテスト用データのメモリセルへの書き込
みおよびメモリセルからのデータの読み出しを制御する
ようになっている。出力判定回路３８は、テストパター
ン発生回路３５によって発生されたテスト用データを期
待値データとして、クロック信号ＣＬＫに同期して、入
出力制御回路３９によってメモリセルから読み出された
データを期待値データと比較して、書き込みおよび読み
出しが正常か否かを判定し、正常（合格；Ｐａｓｓ）の
場合は“０”を、異常（不合格；Ｆａｉｌ）の場合は
“１”を合否認識記憶回路４０に出力するようになって
いる。合否認識記憶回路４０は、出力判定回路３８から
“０”が入力されている間は判定結果信号ＴＲとして
“０”を判定結果出力端子３４に出力し、出力判定回路
３８から“１”が入力されたら、その後は判定結果信号
ＴＲとして“１”を判定結果出力端子３４に出力し続け
るようになっている。
【００１５】次に、本実施例の半導体メモリ１０の動作
について説明する。通常時は、テストモード選択端子３
１はトランジスタ４１によってグラウンドレベル
（“Ｌ”レベル）に固定されており、インバータ４２の
出力によってアドレスバッファ１３はアドレス入力端子
１２から入力されるアドレス信号Ａ0 〜Ａm をラッチす
るように動作する。また、インバータ４３の出力によっ
て入出力バッファ２２が動作状態となる。また、テスト
パターン発生回路３５、パターンモード選択回路３６、
アドレスカウンタ回路３７、出力判定回路３８、入出力
制御回路３９および合否認識記憶回路４０はスタンバイ
状態となる。この通常時には、アドレス入力端子１２か
ら入力されるアドレス信号Ａ0 〜Ａm に応じて、データ
の読み出しまたは書き込みを行うメモリセルのアドレス
が指定され、書き込み動作時には入出力端子ＩＯ1 〜Ｉ
Ｏn から入力されたデータが指定されたアドレスのメモ
リセルに書き込まれ、読み出し動作時には指定されたア
ドレスのメモリセルからデータが読み出され、入出力端
子ＩＯ1 〜ＩＯn へ出力される。
について説明する。通常時は、テストモード選択端子３
１はトランジスタ４１によってグラウンドレベル
（“Ｌ”レベル）に固定されており、インバータ４２の
出力によってアドレスバッファ１３はアドレス入力端子
１２から入力されるアドレス信号Ａ0 〜Ａm をラッチす
るように動作する。また、インバータ４３の出力によっ
て入出力バッファ２２が動作状態となる。また、テスト
パターン発生回路３５、パターンモード選択回路３６、
アドレスカウンタ回路３７、出力判定回路３８、入出力
制御回路３９および合否認識記憶回路４０はスタンバイ
状態となる。この通常時には、アドレス入力端子１２か
ら入力されるアドレス信号Ａ0 〜Ａm に応じて、データ
の読み出しまたは書き込みを行うメモリセルのアドレス
が指定され、書き込み動作時には入出力端子ＩＯ1 〜Ｉ
Ｏn から入力されたデータが指定されたアドレスのメモ
リセルに書き込まれ、読み出し動作時には指定されたア
ドレスのメモリセルからデータが読み出され、入出力端
子ＩＯ1 〜ＩＯn へ出力される。
【００１６】テスト（ペレットチェック）時には、メモ
リテスタのプローブカードの接触針を本実施例の半導体
メモリ１０の制御信号入力端子２３ａ〜２３ｃ、テスト
モード選択端子３１、パターンモード選択端子３２、ク
ロック入力端子３３および判定結果出力端子３４に接触
させる。プローブカードの接触針を介して、制御信号入
力端子２３ａ〜２３ｃはメモリテスタの制御信号発生部
に接続され、テストモード選択端子３１、パターンモー
ド選択端子３２およびクロック入力端子３３はメモリテ
スタのドライバに接続され、判定結果出力端子３４はメ
モリテスタのコンパレータに接続される。
リテスタのプローブカードの接触針を本実施例の半導体
メモリ１０の制御信号入力端子２３ａ〜２３ｃ、テスト
モード選択端子３１、パターンモード選択端子３２、ク
ロック入力端子３３および判定結果出力端子３４に接触
させる。プローブカードの接触針を介して、制御信号入
力端子２３ａ〜２３ｃはメモリテスタの制御信号発生部
に接続され、テストモード選択端子３１、パターンモー
ド選択端子３２およびクロック入力端子３３はメモリテ
スタのドライバに接続され、判定結果出力端子３４はメ
モリテスタのコンパレータに接続される。
【００１７】この状態で、メモリテスタによってテスト
モード選択端子３１に電源電圧Ｖcc（“Ｈ”レベル）が
印加され、これにより、テストパターン発生回路３５、
パターンモード選択回路３６、アドレスカウンタ回路３
７、出力判定回路３８、入出力制御回路３９および合否
認識記憶回路４０が動作状態となる。また、インバータ
４２の出力によってアドレスバッファ１３はアドレスカ
ウンタ回路３７から出力されるアドレスをラッチするよ
うに動作する。また、インバータ４３の出力によって入
出力バッファ２２はスタンバイ状態となる。また、メモ
リテスタによってパターンモード選択端子３２に複数ビ
ットのパターン選択信号ＰＳが入力され、このパターン
選択信号ＰＳに応じて、パターンモード選択回路３６に
よって、テストパターン発生回路３５が発生するテスト
用データのパターンが選択される。
モード選択端子３１に電源電圧Ｖcc（“Ｈ”レベル）が
印加され、これにより、テストパターン発生回路３５、
パターンモード選択回路３６、アドレスカウンタ回路３
７、出力判定回路３８、入出力制御回路３９および合否
認識記憶回路４０が動作状態となる。また、インバータ
４２の出力によってアドレスバッファ１３はアドレスカ
ウンタ回路３７から出力されるアドレスをラッチするよ
うに動作する。また、インバータ４３の出力によって入
出力バッファ２２はスタンバイ状態となる。また、メモ
リテスタによってパターンモード選択端子３２に複数ビ
ットのパターン選択信号ＰＳが入力され、このパターン
選択信号ＰＳに応じて、パターンモード選択回路３６に
よって、テストパターン発生回路３５が発生するテスト
用データのパターンが選択される。
【００１８】テスト時には、メモリテスタによってクロ
ック入力端子３３にクロック信号ＣＬＫが入力され、ア
ドレスカウンタ回路３７は、このクロック信号ＣＬＫに
同期してカウントアップを行い、テスト用データの書き
込みおよび読み出しを行うメモリセルのアドレスを発生
する。このアドレスはアドレスバッファ１３によってラ
ッチされ、ロウデコーダ１４およびカラムデコーダ１５
によって、テスト用データの書き込みおよび読み出しを
行うメモリセルのアドレスが指定される。テストパター
ン発生回路３５は、保持しているデータのうち、パター
ンモード選択回路３６によって選択されたパターンに対
応するデータとアドレスカウンタ回路３７から出力され
るアドレスとの演算によって、アドレス毎且つビット毎
に所定のデータ（“１”または“０”）を発生し、入出
力制御回路３９に出力する。また、メモリテスタによっ
て制御信号入力端子２３ａ〜２３ｃにチップセレクト信
号バーＣＥ、アウトプットイネーブル信号バーＯＥおよ
びライトイネーブル信号バーＷＥが入力され、これらの
信号に基づいて入出力コントロール回路２４はアドレス
バッファ１３、入出力制御回路３９および入出力回路１
７を制御する。入出力制御回路３９は、入出力コントロ
ール回路２４の出力に応じて、まず、テストパターン発
生回路３５によって発生されたテスト用データのメモリ
セルへの書き込みを行う。次に、入出力制御回路３９
は、同一アドレスのメモリセルからデータの読み出しを
行い、読み出したデータを出力判定回路３８に出力す
る。
ック入力端子３３にクロック信号ＣＬＫが入力され、ア
ドレスカウンタ回路３７は、このクロック信号ＣＬＫに
同期してカウントアップを行い、テスト用データの書き
込みおよび読み出しを行うメモリセルのアドレスを発生
する。このアドレスはアドレスバッファ１３によってラ
ッチされ、ロウデコーダ１４およびカラムデコーダ１５
によって、テスト用データの書き込みおよび読み出しを
行うメモリセルのアドレスが指定される。テストパター
ン発生回路３５は、保持しているデータのうち、パター
ンモード選択回路３６によって選択されたパターンに対
応するデータとアドレスカウンタ回路３７から出力され
るアドレスとの演算によって、アドレス毎且つビット毎
に所定のデータ（“１”または“０”）を発生し、入出
力制御回路３９に出力する。また、メモリテスタによっ
て制御信号入力端子２３ａ〜２３ｃにチップセレクト信
号バーＣＥ、アウトプットイネーブル信号バーＯＥおよ
びライトイネーブル信号バーＷＥが入力され、これらの
信号に基づいて入出力コントロール回路２４はアドレス
バッファ１３、入出力制御回路３９および入出力回路１
７を制御する。入出力制御回路３９は、入出力コントロ
ール回路２４の出力に応じて、まず、テストパターン発
生回路３５によって発生されたテスト用データのメモリ
セルへの書き込みを行う。次に、入出力制御回路３９
は、同一アドレスのメモリセルからデータの読み出しを
行い、読み出したデータを出力判定回路３８に出力す
る。
【００１９】出力判定回路３８は、テストパターン発生
回路３５によって発生されたテスト用データを期待値デ
ータとして、クロック信号ＣＬＫに同期して、入出力制
御回路３９によってメモリセルから読み出されたデータ
を期待値データと比較し、書き込みおよび読み出しが正
常か否かを判定し、正常（合格；Ｐａｓｓ）の場合は
“０”を、異常（不合格；Ｆａｉｌ）の場合は“１”を
合否認識記憶回路４０に出力する。合否認識記憶回路４
０は、出力判定回路３８から“０”が入力されている間
は判定結果信号ＴＲとして“０”を判定結果出力端子３
４に出力し、出力判定回路３８から“１”が入力された
ら、その後は判定結果信号ＴＲとして“１”を判定結果
出力端子３４に出力し続ける。判定結果出力端子３４か
ら出力される判定結果信号ＴＲはメモリテスタのコンパ
レータに入力され、メモリテスタによってチップ毎に書
き込みおよび読み出しが正常か否かが認識される。
回路３５によって発生されたテスト用データを期待値デ
ータとして、クロック信号ＣＬＫに同期して、入出力制
御回路３９によってメモリセルから読み出されたデータ
を期待値データと比較し、書き込みおよび読み出しが正
常か否かを判定し、正常（合格；Ｐａｓｓ）の場合は
“０”を、異常（不合格；Ｆａｉｌ）の場合は“１”を
合否認識記憶回路４０に出力する。合否認識記憶回路４
０は、出力判定回路３８から“０”が入力されている間
は判定結果信号ＴＲとして“０”を判定結果出力端子３
４に出力し、出力判定回路３８から“１”が入力された
ら、その後は判定結果信号ＴＲとして“１”を判定結果
出力端子３４に出力し続ける。判定結果出力端子３４か
ら出力される判定結果信号ＴＲはメモリテスタのコンパ
レータに入力され、メモリテスタによってチップ毎に書
き込みおよび読み出しが正常か否かが認識される。
【００２０】以上説明したように本実施例では、ペレッ
トチェック時には、半導体メモリ１０側で、外部からの
クロック信号ＣＬＫに応じてテスト用データの書き込み
および読み出しを行うメモリセルのアドレスを発生する
と共に複数ビットのテスト用データを発生し、テスト用
データを各アドレスのメモリセルへ書き込んだ後に読み
出して、書き込みおよび読み出しが正常か否かを判定す
るようにしている。従って、メモリテスタが半導体メモ
リに複数ビットのアドレスを与えたり、メモリテスタが
半導体メモリに複数ビットのテスト用データを与え且つ
半導体メモリから複数ビットの読み出しデータを入力す
る必要がないので、従来に比べてメモリテスタが半導体
メモリに与える信号が簡易になると共に、半導体メモリ
のペレットチェックに必要なメモリテスタのドライバお
よびコンパレータのピン数が少なくて済む。これによ
り、ペレットチェックにおける同時測定数を増やすこと
が可能となり、測定コストを低減することが可能とな
る。また、このことから、ウェハ状態でウェハ内の全チ
ップについてバーンインテストを行うウェハバーンイン
テストの開発が容易になる。また、本実施例では、外部
からのパターン選択信号ＰＳに応じてテストパターン発
生回路３５が発生するテスト用データのパターンを選択
できるようにしたので、容易に所望のパターンでテスト
用データを発生させることができる。
トチェック時には、半導体メモリ１０側で、外部からの
クロック信号ＣＬＫに応じてテスト用データの書き込み
および読み出しを行うメモリセルのアドレスを発生する
と共に複数ビットのテスト用データを発生し、テスト用
データを各アドレスのメモリセルへ書き込んだ後に読み
出して、書き込みおよび読み出しが正常か否かを判定す
るようにしている。従って、メモリテスタが半導体メモ
リに複数ビットのアドレスを与えたり、メモリテスタが
半導体メモリに複数ビットのテスト用データを与え且つ
半導体メモリから複数ビットの読み出しデータを入力す
る必要がないので、従来に比べてメモリテスタが半導体
メモリに与える信号が簡易になると共に、半導体メモリ
のペレットチェックに必要なメモリテスタのドライバお
よびコンパレータのピン数が少なくて済む。これによ
り、ペレットチェックにおける同時測定数を増やすこと
が可能となり、測定コストを低減することが可能とな
る。また、このことから、ウェハ状態でウェハ内の全チ
ップについてバーンインテストを行うウェハバーンイン
テストの開発が容易になる。また、本実施例では、外部
からのパターン選択信号ＰＳに応じてテストパターン発
生回路３５が発生するテスト用データのパターンを選択
できるようにしたので、容易に所望のパターンでテスト
用データを発生させることができる。
【００２１】なお、本実施例では、ペレットチェック時
に入出力バッファ２２を使用しないので、出力リーク電
流試験、出力電流試験といった入出力バッファ２２を対
象とした試験はできないが、電源電流の試験、書き込
み、読み出し動作の試験等のその他の基本的なペレット
チェックは妨げられない。
に入出力バッファ２２を使用しないので、出力リーク電
流試験、出力電流試験といった入出力バッファ２２を対
象とした試験はできないが、電源電流の試験、書き込
み、読み出し動作の試験等のその他の基本的なペレット
チェックは妨げられない。
【００２２】なお、本発明は上記実施例に限定されず、
例えば、本発明は１ビット構成の半導体メモリにも適用
することができる。この場合も、メモリテスタが半導体
メモリに複数ビットのアドレスを与える必要がないの
で、従来に比べて半導体メモリのペレットチェックに必
要なメモリテスタのピン数が少なくて済む。
例えば、本発明は１ビット構成の半導体メモリにも適用
することができる。この場合も、メモリテスタが半導体
メモリに複数ビットのアドレスを与える必要がないの
で、従来に比べて半導体メモリのペレットチェックに必
要なメモリテスタのピン数が少なくて済む。
【００２３】
【発明の効果】以上説明したように請求項１記載の半導
体メモリによれば、テスト時に、テスト用データ発生手
段によって所定のテスト用データを発生し、アドレス発
生手段によって外部からのクロック信号に応じてアドレ
スを発生し、このアドレスのメモリセルに対して、書き
込み読み出し制御手段によってテスト用データを書き込
み、書き込まれたデータを読み出し、判定手段によっ
て、テスト用データ発生手段によって発生されたテスト
用データとこのテスト用データを書き込んだメモリセル
から読み出されたデータとを比較して書き込みおよび読
み出し正常か否かを判定し、判定結果を外部に出力する
ようにしたので、ペレットチェックに必要なメモリテス
タのピン数が少なくて済み、ペレットチェックにおける
同時測定数を増やすことができ、測定コストを低減する
ことができるという効果がある。
体メモリによれば、テスト時に、テスト用データ発生手
段によって所定のテスト用データを発生し、アドレス発
生手段によって外部からのクロック信号に応じてアドレ
スを発生し、このアドレスのメモリセルに対して、書き
込み読み出し制御手段によってテスト用データを書き込
み、書き込まれたデータを読み出し、判定手段によっ
て、テスト用データ発生手段によって発生されたテスト
用データとこのテスト用データを書き込んだメモリセル
から読み出されたデータとを比較して書き込みおよび読
み出し正常か否かを判定し、判定結果を外部に出力する
ようにしたので、ペレットチェックに必要なメモリテス
タのピン数が少なくて済み、ペレットチェックにおける
同時測定数を増やすことができ、測定コストを低減する
ことができるという効果がある。
【００２４】また、請求項２記載の半導体メモリによれ
ば、テスト時に、パターン選択手段によって、外部から
のパターン選択信号に応じて、テスト用データ発生手段
が発生する複数ビットのテスト用データのパターンを選
択できるようにしたので、上記効果に加え、容易に所望
のパターンでテスト用データを発生させることができる
という効果がある。
ば、テスト時に、パターン選択手段によって、外部から
のパターン選択信号に応じて、テスト用データ発生手段
が発生する複数ビットのテスト用データのパターンを選
択できるようにしたので、上記効果に加え、容易に所望
のパターンでテスト用データを発生させることができる
という効果がある。
【図１】本発明の一実施例に係る半導体メモリの構成を
示すブロック図である。
示すブロック図である。
１０ 半導体メモリ １１ メモリセル １２ アドレス入力端子 １３ アドレスバッファ １４ ロウデコーダ １５ カラムデコーダ １６ センスアンプ／ライトドライバ １７ 入出力回路 ２２ 入出力バッファ ２３ａ〜２３ｃ 制御信号入力端子 ２４ 入出力コントロール回路 ３０ テスト回路 ３１ テストモード選択端子 ３２ パターンモード選択端子 ３３ クロック入力端子 ３４ 判定結果出力端子 ３５ テストパターン発生回路 ３６ パターンモード選択回路 ３７ アドレスカウンタ回路 ３８ 出力判定回路 ３９ 入出力制御回路 ４０ 合否認識記憶回路
Claims (2)
- 【請求項１】 データを記憶するための複数のメモリセ
ルを有するメモリセルアレイと、 データの入出力を行う入出力手段と、 テスト時に、所定のテスト用データを発生させるテスト
用データ発生手段と、 通常時には、前記入出力手段によって入力されたデータ
のメモリセルへの書き込みまたはメモリセルからのデー
タの読み出しを行い、テスト時には、前記テスト用デー
タ発生手段によって発生されたテスト用データのメモリ
セルへの書き込みまたはメモリセルからのデータの読み
出しを行う書き込み読み出し制御手段と、 テスト時に、外部からのクロック信号に応じてメモリセ
ルのアドレスを発生するアドレス発生手段と、 通常時には、外部からのアドレス信号に応じて、前記書
き込み読み出し制御手段によってデータの書き込みまた
は読み出しを行うメモリセルのアドレスを指定し、テス
ト時には、前記アドレス発生手段によって発生されたア
ドレスに従って、前記書き込み読み出し制御手段によっ
てデータの書き込みまたは読み出しを行うメモリセルの
アドレスを指定するアドレス指定手段と、 テスト時に、前記テスト用データ発生手段によって発生
されたテスト用データとこのテスト用データを書き込ん
だメモリセルから読み出されたデータとを比較して書き
込みおよび読み出しが正常か否かを判定し、判定結果を
外部に出力する判定手段と、 テスト時に、外部からの制御信号に応じて前記テスト用
データ発生手段、アドレス発生手段および判定手段を動
作させるテスト動作選択手段とを備えたことを特徴とす
る半導体メモリ。 - 【請求項２】 複数ビット単位のデータを記憶するため
の複数のメモリセルを有するメモリセルアレイと、 複数ビット単位のデータの入出力を行う入出力手段と、 テスト時に、複数ビットのテスト用データを複数パター
ン発生可能なテスト用データ発生手段と、 テスト時に、外部からのパターン選択信号に応じて、前
記テスト用データ発生手段が発生するテスト用データの
パターンを選択するパターン選択手段と、 通常時には、前記入出力手段によって入力されたデータ
のメモリセルへの書き込みまたはメモリセルからのデー
タの読み出しを行い、テスト時には、前記テスト用デー
タ発生手段によって発生されたテスト用データのメモリ
セルへの書き込みまたはメモリセルからのデータの読み
出しを行う書き込み読み出し制御手段と、 テスト時に、外部からのクロック信号に応じてメモリセ
ルのアドレスを発生するアドレス発生手段と、 通常時には、外部からのアドレス信号に応じて、前記書
き込み読み出し制御手段によってデータの書き込みまた
は読み出しを行うメモリセルのアドレスを指定し、テス
ト時には、前記アドレス発生手段によって発生されたア
ドレスに従って、前記書き込み読み出し制御手段によっ
てデータの書き込みまたは読み出しを行うメモリセルの
アドレスを指定するアドレス指定手段と、 テスト時に、前記テスト用データ発生手段によって発生
されたテスト用データとこのテスト用データを書き込ん
だメモリセルから読み出されたデータとを比較して書き
込みおよび読み出しが正常か否かを判定し、判定結果を
外部に出力する判定手段と、 テスト時に、外部からの制御信号に応じて前記テスト用
データ発生手段、パターン選択手段、アドレス発生手段
および判定手段を動作させるテスト動作選択手段とを備
えたことを特徴とする半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155507A JPH08329698A (ja) | 1995-05-31 | 1995-05-31 | 半導体メモリ |
| US08/636,524 US5661729A (en) | 1995-04-28 | 1996-04-23 | Semiconductor memory having built-in self-test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155507A JPH08329698A (ja) | 1995-05-31 | 1995-05-31 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08329698A true JPH08329698A (ja) | 1996-12-13 |
Family
ID=15607566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7155507A Pending JPH08329698A (ja) | 1995-04-28 | 1995-05-31 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08329698A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7565589B2 (en) | 2006-04-20 | 2009-07-21 | Panasonic Corporation | Semiconductor integrated circuit having a BIST circuit |
| US7607055B2 (en) | 2005-02-11 | 2009-10-20 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of testing the same |
-
1995
- 1995-05-31 JP JP7155507A patent/JPH08329698A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7607055B2 (en) | 2005-02-11 | 2009-10-20 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of testing the same |
| US7565589B2 (en) | 2006-04-20 | 2009-07-21 | Panasonic Corporation | Semiconductor integrated circuit having a BIST circuit |
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