KR100735575B1 - 메모리의 테스트 모드 인터페이스 방법 및 장치 - Google Patents

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Abstract

메모리 시스템에 실장된 메모리 모듈이나 메모리 모듈상에 장착된 메모리들을 용이하게 테스트 모드로 진입시킬 수 있는 방법 및 이를 수행하기 위한 메모리 제어용 레지스터들의 구조가 개시된다. 메모리 제조사 마다 테스트 모드로 진입하기 위한 MRS 코드 및 진입 방법을 달리하므로, 메모리 제어용 레지스터에 메모리의 테스트 MRS 횟수를 입력하고, 테스트 MRS 코드를 설정한다. 또한 테스트 MRS 횟수를 결정하는 레지스터의 각각의 비트에는 테스트 MRS 코드들을 저장하고 있는 레지스터들이 할당되어 있다.

Description

메모리의 테스트 모드 인터페이스 방법 및 장치{ Method and Apparatus for Interfacing between Test System and Embedded Memory on Test Mode Setting Operation}
도 1은 JEDEC(Joint Electron Device Engineering Council)의 규정에 따른 SDRAM의 MRS의 코드 내용을 나타내는 표이다.
도 2는 본 발명에 의한 시스템의 마더보드를 도시한 블록도이다.
도 3은 도 2의 메모리 콘트롤 허브의 내부 구성을 도시한 블록도이다.
도 4는 도 3의 메모리 테스트 레지스터의 구성을 나타낸 도면이다.
도 5a 및 도 5b는 도 4에 도시한 프로그램된 테스트 모드 진입 시퀀스의 동작을 설명하기 위한 타이밍도이다.
도 6 및 도 7은 본 발명의 바람직한 실시예에 따른 메모리의 테스트 모드 진입 시퀀스 동작을 설명하기 위한 플로우 차트이다.
도 8은 본 발명에 의한 메모리 시스템의 허브의 바람직한 일 실시예의 블록도를 나타낸다.
본 발명은 메모리의 테스트 모드 인터페이스 방법 및 장치에 관한 것으로, 더욱 상세하게는 논리회로를 통해서만 접근이 가능한 메모리의 테스트 환경을 개선하기 위한 인터페이스 방법 및 장치에 관한 것이다.
반도체 집적회로의 집적도가 커짐에 따라 이들 반도체 집적회로의 테스트는 더욱 복잡해지고 어려워지고 있다. 특히 반도체 메모리의 경우 집적도가 기가비트 단위로 대용량화되면서 테스트에 소요되는 시간과 비용의 부담이 더욱 커지고 있다.
또한, SOC(System On Chip), MML(Memory Merged Logic), DSP, CPU 등의 경우에는 칩 자체에 메모리가 내장되고, FB-DIMM(Fully Buffered Dual Line Memory Module) 등의 경우에는 모듈 자체에 허브와 메모리가 내장되어 있다. 그러므로 이와 같은 내장형 메모리의 경우에는 칩 또는 모듈 외부에서 직접적으로 메모리에 접근할 수 없으므로 테스트가 매우 어려워진다. 또한, 반도체 메모리 모듈의 경우에는 컴퓨터의 메인 보드 상의 슬롯에 장착된 시스템 환경에서 메모리 모듈의 테스트가 필요하다. 이와 같은 시스템 보드 테스트 환경에서도 외부에서 직접적으로 메모리에 접근할 수 없게 된다.
따라서, 상술한 바와 같이 논리회로를 통해서만 접근이 가능한 메모리의 테스트 환경에서 메모리와 논리회로 사이의 인터페이스 부분의 효율적인 테스트를 위해서도 테스트를 고려한 설계와 내장된 자체 테스트 기법이 필수적으로 요구되고 있다.
특히 시스템의 고속화 및 처리 데이터량의 대용량화 추세에 따라 시스템의 메인 메모리의 중요성이 점점 증대되고 있다. 메인 메모리는 전체 시스템의 버퍼 역할을 하며 칩셋과 CPU , 그리고 주변기기를 제어할 수 있는 어드레스와 데이터를 설정해준다. 따라서, 메인 메모리의 오동작은 전체 시스템에 상당한 영향을 미칠 수 있다. 메인 메모리는 동기식 디램 모듈로 구성된다.
동기식 디램(SDRAM)에서는 동작 모드 세팅 레지스터( MSR : Mode Setting Register)를 구비한다. MSR 레지스터의 값을 프로그램 하여 SDRAM을 프로그램된 특정 모드에서 동작할 수 있는 상태로 설정할 수 있다. SDRAMD의 MSR 레지스터의 프로그램은 MRS(Mode Register Set) 커맨드와 함께 제공된 어드레스 데이터가 MSR 레지스터에 저장됨으로써 이루어진다.
도 1은 JEDEC(Joint Electron Device Engineering Council)의 규정에 따른 SDRAM의 MRS를 나타내는 표이다.
도 1을 참조하면, 메모리의 어드레스 입력단자 A0 내지 A15, BA0 내지 BA2에 입력되는 데이터에 의해 메모리의 동작 모드가 결정된다. 각각의 어드레스 입력단자들에 입력된 데이터는 메모리 칩 내의 모드 레지스터에 입력되고, 모드 레지스터를 통해 버스트 타입, 버스트 길이, latency, 테스트동작모드, ODT(On-Die Termination ) DLL등을 설정할 수 있다.
MRS는 시스템의 부팅 단계에서 메모리에 인가하거나 ATE의 디램 초기화 단계에서 메모리에 인가할 수 있다. 정상적인 MRS는 표준화되어 있으므로 모든 시스템에서 메모리에 인가하는 것이 가능하다. 그러나, 테스트를 목적으로 하는 테스트 MRS는 표준화되어 있지 않고, 메모리 제조사 마다 다르다. 메모리 제조사는 테스 트 이외의 동작에서 오류에 의해 메모리가 테스트 모드로 진입하는 것을 방지하기 위하여 각자 독자적인 테스트 모드 진입 시퀀스를 사용한다. 예를들어, 테스트 모드 진입 시퀀스는 수 사이클에 걸쳐서 연속적으로 테스트 MRS 를 메모리에 인가한다. 관련된 메모리는 연속적인 시퀀스가 모두 인가된 시점에서 테스트 모드로 진입하게 된다.
그러므로, 메모리 전용 테스트 장비는 메모리 제조사마다 각자 독자적인 테스트 MRS를 설정할 수 있도록 구축되어 있다. 그러나, 메모리 전용 테스트 장비는 직접 접근이 곤란한 내장형 메모리 또는 시스템 메모리 테스트 환경과 같이 논리회로를 통하여 메모리를 접근할 경우에는 시스템의 응용분야를 구현하기가 곤란하였으므로 내장형 메모리의 테스트 MRS를 콘트롤 한다는 것은 사실상 불가능하였다.
더구나, 시스템이 부팅을 실행하여 오퍼레이팅 시스템이 로딩되어 정상적인 동작이 수행되고 있는 시스템 환경에서는 테스트 MRS를 진입한다는 것을 생각조차 할 수 없었다.
본 발명의 목적은 이와 같은 종래의 문제점을 해결하기 위하여 시스템의 메모리 인터페이스부의 레지스터를 테스트 모드 진입 시퀀스 프로그램이 가능하도록 구성함으로써 메모리 테스트 환경의 자유도를 향상시킬 수 있는 테스트 모드 설정방법을 제공하는 데 있다.
본 발명의 다른 목적은 서로 다른 테스트 모드 진입 시퀀스를 가진 다양한 메모리들에 적응적으로 테스트 모드 진입이 가능한 메모리 인터페이싱 방법 및 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 목적을 수행하기에 적합한 메모리 모듈용 허브, 메모리 모듈, 및 메모리 실장 시스템을 제공하는 데 있다.
본 발명의 또 다른 목적은 시스템의 동작조건에 관계없이 자유롭게 테스트 모드 진입 설정이 가능한 방법 및 장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 메모리 칩의 테스트 모드 인터페이스 방법은 테스트하고자 하는 내장 메모리에 대응하는 테스트 모드 진입 시퀀스 데이터를 메모리 테스트 레지스터에 프로그램하고, 시스템의 정상 동작 상태에서 테스트 모드 설정 유무를 체크한다. 이어서, 테스트 모드 설정이 있는 경우 메모리 테스트 레지스터에 프로그램된 테스트 모드 진입 시퀀스 데이터를 억세스하여 내장 메모리를 테스트 모드로 설정시킨다.
본 명세서에서 내장 메모리(Embedded Memory)는 넓은 의미로 SOC 칩 내에 내장되는 내장형 메모리, FBDIMM과 같이 외부와 패킷방식으로 데이터를 주고 받는 메모리 모듈 내의 메모리들, 마더보드와 같이 시스템 보오드에 실장된 메모리들과 같이 외부에서 논리회로를 통하여 메모리에 접근되는 모든 메모리를 통칭하는 것으로 정의한다. 일반적인 좁은 의미로의 내장 메모리는 SOC 칩 내에 내장되는 내장형 메모리를 칭한다. 또한, 시스템의 정상동작상태는 시스템의 초기 부팅동작이 수행되어 오퍼레이팅 시스템이 로딩된 이후의 동작상태로 정의한다.
테스트 모드 진입 시퀀스 데이터는 테스트 모드 진입 시퀀스의 횟수를 나타내는 시퀀스 인에이블 데이터와 시퀀스 횟수와 동일한 테스트 모드 진입 커맨드 데이터들을 포함한다. 시퀀스 인에이블 데이터는 테스트 모드 진입 시퀀스의 횟수를 카운트하기 위한 연속적인 유효 비트들의 세트로 구성하는 것이 바람직하다. 유효 비트들 각각은 테스트 모드 진입 커맨드 데이터들 각각과 1:1로 대응한다.
본 발명에서 테스트 모드 설정단계는 인에이블 데이터 중 어느 한 비트(예컨대 LSB)를 억세스하고 억세스된 비트가 유효한 값인지를 판단한다. 그리고 유효한 비트에 응답하여 대응하는 테스트 모드 진입 커맨드 데이터를 억세스하고 억세스된 커맨드 데이터에 응답하여 내장 메모리에 테스트 모드 설정신호를 제공한다. 이와 같은 동작을 억세스된 비트가 무효한 값으로 나타날 때까지 유효한 비트들의 수만큼 상기 단계들을 반복하여 테스트 모드 진입 시퀀스를 모두 달성하면 내장 메모리는 테스트 모드로 설정된다.
본 발명에서 메모리 테스트 레지스터는 프로그램을 위하여 리드 라이트가 가능한 레지스터로 구성한다. 특히 메모리 제어 허브에 구비된 PCI(peripheral component interconnection) configuration 레지스터, FBDIMM(FULLY BUFFERED DUAL LINE MEMORY MOUDLE) 모듈의 AMB(ADVANCED MEMORY BUFFER) 칩 내의 configuration 레지스터 등의 일부 공간을 테스트 모드용으로 할당하여 구성하는 것이 바람직하다. 본 명세서에서 시퀀스 인에이블 데이터가 저장되는 레지스터의 공간을 테스트 모드 진입 시퀀스 설정 레지스터(TMESSR: Test Mode Enter Sequence Set Register)라 칭하고, 테스트 모드 진입 커맨드 데이터가 저장되는 레지스터의 공간을 테스트 모드 진입 시퀀스 데이터 레지스터(TMESDR: Test Mode Enter Sequence Data Register)라 칭한다.
본 발명의 장치는 테스트하고자 하는 내장 메모리에 대응하는 테스트 모드 진입 시퀀스 데이터가 프로그램되는 메모리 테스트 레지스터와, 시스템의 정상 동작 상태에서 테스트 모드 설정 커맨드의 입력유무를 체크하고, 상기 테스트 모드 설정 커맨드의 입력이 체크되면 상기 메모리 테스트 레지스터에 프로그램된 테스트 모드 진입 시퀀스 데이터를 억세스하여 상기 내장 메모리를 테스트 모드로 설정시키는 제어부를 구비한 것을 특징으로 한다. 여기서 제어부는 SOC 칩셋, 시스템의 메모리 콘트롤러 허브 칩셋 또는 FBDIMM의 AMB(ADVANCED MEMORY BUFFER) 에 구성되는 것이 바람직하다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
< 실시예 1 > 시스템 보드 환경
도 2는 본 발명에 의한 메인 보드의 블록 구성을 나타낸다.
도 2를 참조하면, 메인 보드 시스템(200)은 CPU(210), 메모리(220) 및 그래픽카드(230)를 종합적으로 관리하는 메모리 제어 허브(MCH : Memory Control Hub) (또는 North Bridge) 칩셋(240)과, PCI 슬롯(250) 및 포트(260)를 관할하는 입출력 제어 허브(ICH : I/O Control Hub)(또는 South Bridge) 칩(270)과, 이 두 칩간에 데이터의 전송 수단인 허브 인터페이스 버스(280)로 구성되어 있다. 본 발명에서는 MCH CFG 레지스터 공간에 메모리 테스트 레지스터 공간을 설정한다.
도 3은 도 2의 메모리 제어 허브(240)의 블록도이다. 메모리 제어 허브 블록에서 본 발명의 설명과 관련이 없는 부분은 생략한다.
도 3을 참조하면, 메모리 제어 허브(240)는 제어부(242), 제1레지스터(244), 제2레지스터(246), 플래그 레지스터(248), 입출력부(249)를 포함한다.
동기식 메모리 또는 메모리 모듈은 입출력부(249)를 통하여 메모리 제어 허브(240)의 제어부(242)와 연결된다. 제어부(242)는 입출력부(249)를 통하여 메모리 칩(220)들에 커맨드 신호(CMD), 어드레스 신호(ADDR), 데이터신호(DATA)를 제공한다. 또한, 메모리 칩(220)으로부터 독출된 데이터는 데이터신호(DATA)로 제어부(242)에 제공된다. 즉, 데이터 신호(DATA)는 독출 데이터 및 쓰기 데이터를 모두 포함한다.
제1레지스터(244)는 테스트 모드 진입 시퀀스 설정비트들이 프로그램되는 테스트 모드 진입 시퀀스 설정 레지스터(TMESSR : Test Mode Enter Sequence Set Register)이다. 제2레지스터(246)는 테스트 모드 시퀀스 데이터들이 프로그램되는 테스트 모드 진입 시퀀스 데이터 레지스터(TMESDR : Test Mode Enter Sequence Data Register)이다.
도 4는 본 발명에 실시예에 의한 도3의 제1 및 제2 레지스터들의 구성을 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 실시예의 TMESSR(324)은 총 24비트의 설정비트들(MTE0~MTE23)로 구성된다. TMESSR(324)는 진입 시퀀스 횟수의 정보가 프로그램된다. 예컨대, 진입 시퀀스가 총 10사이클로 구성되면 설정비트들(MTE0~MTE9)까지 까지는 모두 “1”의 값이 프로그램되고, 나머지 설정비트들은 “0”의 값으로 프로그램된다. 여기서, “1”은 유효 설정비트를 나타내고, “0”은 무효 설정비트를 나타낸다. 그러므로, 24비트의 TMESSR(324) 레지스터에 프로그램된 설정비트 값은 003FFh(0000 0000 0000 0011 1111 1111)을 가지게 된다.
TMESDR(326)는 24비트의 데이터를 저장하기 위한 24개의 레지스터들(DR0~DR23)들로 구성된다. 24개의 레지스터들(DR0~DR23)은 각각 24비트의 설정 비트들(MTE0~MTE23)에 대응된다. 즉, MTE0은 DR0에 대응하고, MTE23은 DR23에 대응된다.
그러므로, 설정비트 MTEi의 값이 “1”의 유효한 값에 대응하는 DRi에 테스트모드 진입 시퀀스 데이터가 프로그램된다. 도 4의 실시예에서는 “1”의 값을 가지는 MTE0~MTE9 설정비트들에 대응하는 DR0~DR9 레지스터들에 도시한 유효한 데이터들이 저장된다.
각 DRi 레지스터에 저장되는 24비트 데이터는 CKE, CS, RAS, CAS, WE 등의 메모리 커맨드 정보(MTA23~MTA19)와, A15~A0, BA2~BA0의 메모리 어드레스 정보(MTA18~MTA0)를 포함한다. 본 발명의 실시예에서는 24비트를 예시하고 있으나 24비트로 한정되지 않고 변형이 가능하다. 즉, DQ 또는 DQS를 추가하여 이용할 수 있다.따라서, 각 메모리 제조사의 테스트 모드 진입 시퀀스에 따라 테스트 오퍼레이터가 제어부(242)를 통해 제1 및 제2 레지스터(244, 246)를 프로그램할 수 있다.
도 5a 및 도 5b는 도4의 실시예에 의해 레지스터에 프로그램된 테스트 모드 진입 시퀀스 데이터에 대응하는 타이밍도를 나타낸다.
도 5a를 참조하면, MTE0, MTE2, MTE5, MTE8에 대응하는 DR0, DR2, DR5, DR8의 MTA[22;19]에 데이터 “0”이 저장되고, MTE4에 대응하는 DR4의 MTA[23]에 데이터 “0”이 저장된다.
도 5b를 참조하면, 제1레지스터(244)의 MTE0부터 MTE9에 대응하여 DR0부터 DR9까지 순차적으로 데이터가 리드되므로, 클록신호(CK+, CK-)에 동기되어, MRS NOP MRS NOP CKE MRS NOP NOP MRS - NOP 순으로 커맨드 시퀀스가 메모리 칩(220)에 인가되고, 4회의 MRS 커맨드에 대응하여 4번의 MRS 어드레스 데이터가 메모리 칩(220)에 인가된다. 즉, 3회의 더미 테스트 MRS와 1회의 정상적인 테스트 MRS가 시퀀스적으로 수행된다. 4번째 테스트 MRS에 의해 메모리 칩(220)은 테스트 모드로 진입하게 된다. 상기 3회의 더미 테스트는 동작오류로 인해 테스트 모드 진입되는 것을 방지하기 위한 것으로 제조사 마다 달리 할 수 있다. 또한 두개의 더미 테스트 MRS 후에 정상적인 테스트 MRS를 연속해서 수행할 수도 있다
따라서, 이와 같이 본 발명에서는 테스트하고자 하는 메모리 의 테스트 모드 진입 시퀀스를 제1 및 제2 레지스터에 프로그램할 수 있다.
본 발명에서는 메모리 칩의 테스트 모드 진입을 시스템의 부팅과정 뿐만 아니라, 오퍼레이팅 시스템이 로딩된 후에도 자유롭게 테스트 모드 진입이 가능하도록 하기 위하여 도 3의 플래그 레지스터(248)를 더 구비한다. 즉, 플래그 레지스터(248)의 값이 “0”이면 부팅 동작시에 테스트 모드 진입이 가능하며 이루어지며, “1”이면 부팅동작모드 이외에서도 테스트 모드 진입이 가능하게 된다.
도 6 및 도 7은 본 발명에 의한 테스트 모드 설정 동작을 설명하기 위한 흐름도를 나타낸다.
도면을 참조하면, 시스템 프로세서(210)는 전원이 투입되면 , ROM BIOS를 실행하여 시스템을 초기화 시킨다(S602).즉, 시스템 프로세서(210)는 ROM BIOS를 실행하여 POST (Power On Self Test)를 수행한다. POST는 보통 CPU 테스트, ROM BIOS 체크섬(Check Sum) 테스트, DMA 콘트롤러 테스트, 인터럽트 콘트롤러 테스트, , 타이머 테스트, 주 기억 장치의 크기 체크, 인터럽트 벡터 테이블 초기화, 비디오 테스트, 메모리 테스트, Coprocessor 체크 그리고 각종 포트(Port)와 디스크 콘트롤러(Controller), 키보드와 마우스 등을 점검하게 된다.
상기 CMOS BIOS에 메모리 테스트 레지스터의 값을 프로그램하여 부팅시 상기 메모리 테스트 레지스터(TMESSR, TMESDR)에 상기 프로그램된 데이터를 기입한다. 상기 기입과 함께 MTE0를 판독하고 MTE0가 0이면 메모리 테스트 모드설정을 하지 않고 MTE0가 1이면 DR0를 메모리로 보내고 이러한 작업을 진행하여 메모리 테스트 모드 설정한다.
포스트 과정이 완료되면 오퍼레이팅 시스템을 로딩하는 과정을 수행한다(S604). 즉, 하드 디스크 상에 저장된 운용체제 프로그램을 불러다가 메모리상에 상주시켜서 실행시키면 모든 부팅작업이 끝나고 사용자가 컴퓨터를 쓸 수 있는 상태가 된다. 플래그 레지스터(248)의 값을 체크하고(S606) “0”이면 테스트 동작모드가 아니므로 정상적인 동작 대기모드를 수행한다(S608). 정상적인 동작대기모드에서 테스트 오퍼레이터가 메모리 테스트를 원할 경우에 소정의 소프트웨어를 이용하여 메모리 테스트 레지스터(244, 246, 248)들을 프로그램한다(S610). 즉, 테스트 하고자 하는 메모리의 테스트 모드 진입 시퀀스 데이터를 시스템에 제공하여 메모리 제어 허브(240)에 구비된 PCI CFG 레지스터의 공간에 할당된 TMESSR(244), TMESDR(246)에 데이터를 기억시켜서 테스트 진입 시퀀스를 프로그램시킨다. 메모리 테스트 레지스터의 프로그램 동작에 연동하여 플래그 레지스터(248)의 값이 “1”로 세팅된다.
S606 단계에서 플래그 레지스터(248)의 값이 “1”이면 메모리 테스트 모드를 설정한다(S612).
도 7을 참조하여 S612단계의 테스트 모드 설정단계의 바람직한 일 예를 구체적으로 설명하고자 한다.
도 7을 참조하면, 제어부는 플래그 레지스터의 값이 “1”이면 메모리에 ABP 커맨드를 인가시켜서 메모리의 모든 셀을 프리자치 시킨다(S702). 이어서, TMESSR(244)의 LSB 비트인 MTE0의 값을 억세스하여 그 값이 “0”인지 체크한다(S704).
억세스된 MTE0 의 값이 “0”이면 레지스터에 메모리 테스트 프로그램이 아니된 상태이거나 오류로 인식하여 노드 “A”도 6의 618단계를 거쳐서 테스트 동작모드로부터 빠져 나온다. S704단계에서 억세스된 MTE0 의 값이“1”이면 TMESDR(246) 레지스터 세트의 대응하는 레지스터 DR0의 데이터를 억세스한다(S706). 억세스된 데이터에 대응하는 테스트 MRS 커맨드가 메모리에 인가된다.
이어서, TMESSR(244)의 MTE1의 값을 억세스하여 그 값이 “0”인지 체크한다(S708). 억세스된 MTE1 의 값이 “0”이면 레지스터에 메모리 테스트 프로그램이 아니된 상태이거나 오류로 인식하여 노드 “B”를 거쳐서 도 6의 S614단계를 수행한다. S614단계에서는 주어진 테스트 동작을 실행한다. S616단계에서 테스트 동작이 종료되었는가를 체크하고 종료시에는 S616단계를 수행한다. S708단계에서 억세스된 MTE1 의 값이 “1”이면 TMESDR(246) 레지스터 세트의 대응하는 레지스터 DR1의 데이터를 억세스한다(S710). 이와 같은 동작을 MTEi에 대해 수행하여(S712) 테스트 MRS 시퀀스를 수행한다(S714). 이와 같이 루프동작에 의해 MTE9까지 순환되면 TMESDR(246)의 DR0~DR9까지 프로그램된 테스트 모드 진입 시퀀스 데이터들이 순차적으로 억세스 된다. 그러므로 도 5b에 도시한 테스트 MRS 커맨드 시퀀스가 발생되어 메모리에 인가되게 된다. 10사이클의 테스트 MRS 커맨드 시퀀스가 인가되면 메모리는 성공적으로 테스트 모드로 진입되어 테스트 모드로 세팅되게 된다. 10사이클 중 어느 한 사이클이라도 오류로 인식되면 테스트 모드 진입은 실패로 처리된다.
따라서, 시스템의 정상동작 상태 오퍼레이터가 메모리 테스트 레지스터를 프로그램함으로써 메모리를 언제든지 자유롭게 테스트할 수 있다.
< 실시예 2 > 패킷 방식 메모리 모듈
도 8은 본 발명에 의한 FB-DIMM모듈의 바람직한 일실시예의 블록도를 나타낸다.
도 8을 참조하면, 허브(810)는 데이터 송수신부(812), 제1인터페이스부(814), 제2인터페이스부(816) 및 데이터처리부(818)를 포함한다.
데이터 송수신부(812)는 제1수신단(SRx), 제1송신단(STx), 제2수신단(NRx), 제2송신단(NTx)을 포함한다.
모듈(800-1)의 제1수신단(SRx)은 메모리 콘트롤러(800)로부터 송신된 사우스 바운드 패킷(SBP)을 수신하도록 버스(802)에 연결된다. 제1수신단(SRx)을 통해 수신된 사우스 바운드 패킷(SBP)은 제1송신단(STx)에 연결된다. 제1송신단(STx)은 인접 모듈(800-2)의 제1수신단(SRx)에 SBP를 을 수신하도록 버스(804)에 연결된다. 버스 802, 804는 모두 사우스 바운드 패킷을 전송하기 위한 전용 버스 구조를 가진다. 버스 802과 804는 각각 동일한 사우스 바운드 패킷을 전송하지만 각 모듈의 송수신단에 의해 서로 아이솔레이션 되어 포인트 투 포인트 방식으로 연결된다.
모듈(800-1)의 제2수신단(NRx)은 인접 모듈(800-2)로부터 송신된 노스 바운드 패킷(NBP)을 수신하도록 버스(808)에 연결된다. 제2수신단(NRx)을 통해 수신된 노스 바운드 패킷(NBP)은 제2송신단(NTx)에 연결된다. 제2송신단(NTx)은 메모리 콘트롤러(800)에 NBP를 송신하도록 버스(806)에 연결된다. 버스 806, 808은 모두 노스 바운드 패킷을 전송하기 위한 전용 버스 구조를 가진다. 마찬가지로 버스806, 808는 포인트 투 포인트 방식으로 연결된다.
제1인터페이스부(814)는 SM 버스(809)를 통하여 메모리 콘트롤러(800)와 시스템 관리 정보를 송수신하기 위하여 플래그 레지스터(RG1), 테스트 모드 진입 시퀀스 설정 레지스터(TMESSR : Test Mode Enter Sequence Set Register)(RG2), 테스트 모드 진입 시퀀스 데이터 레지스터(TMESDR : Test Mode Enter Sequence Data Register)(RG3) 및 검출 레지스터(RG4)를 포함한다. 제1인터페이스부(814)는 도 9에 도시한 바와 같이 SM버스(809)를 통해 메모리 콘트롤러(800)로부터 제공된 테스 트 모드설정신호를 플래그 레지스터(RG1)에 저장하고, 테스트 모드 진입 시퀀스 수를 레지스터(RG2)에 저장하고, 테스트 모드 진입 시퀀스 데이터를 레지스터(RG3)에 저장한다. 즉, RG1에는 1비트의 테스트 설정 플래그값이 저장되고, RG2에는 24비트의 시퀀스 인에이블 데이터가 저장되고, RG3에는 24개의 24비트 테스트 모드 진입 커맨드 데이터들이 저장된다.
이와 같이 메모리 모듈의 RG1, RG2, RG3가 프로그램된 상태에서 도 6 및 도 7과 동일한 방법으로 데이터 처리부에서 테스트 모드 설정 시퀀스를 수행하여 메모리 모듈 내부의 메모리 칩들이 테스트 모드로 설정시킨다.
따라서, 메모리 모듈의 메모리 칩들의 테스트 모드 시퀀스에 매칭되게 테스트 오퍼레이터가 외부에서 테스트 모드 시퀀스를 프로그램할 수 있다.
상기와 같은 본 발명에 따르면, BIST 회로 등의 소정의 테스트 기능을 가지는 회로를 구비한 메모리 모듈 또는 시스템에 실장된 메모리들은 메모리 제조사에 관계없이 용이하게 테스트 모드로 진입할 수 있으므로, 테스트 시간의 단축 및 테스트 커버리지의 향상을 가져올 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (30)

  1. 테스트하고자 하는 내장 메모리에 대응하는 테스트 모드 진입 시퀀스 데이터(상기 테스트 모드 진입 시퀀스 데이터는 상기 테스트 모드 진입 시퀀스의 수를 나타내는 시퀀스 인에이블 데이터와 상기 시퀀스 수와 동일한 테스트 모드 진입 커맨드 데이터들을 포함함)를 메모리 테스트 레지스터에 프로그램하는 단계;
    시스템의 정상 동작 상태에서 테스트 모드 설정 유무를 체크하는 단계;
    상기 테스트 모드 설정이 있는 경우에는 상기 메모리 테스트 레지스터에 프로그램된 테스트 모드 진입 시퀀스 데이터를 억세스하여 상기 내장 메모리를 테스트 모드로 설정시키는 단계를 구비한 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 시퀀스 인에이블 데이터는
    상기 테스트 모드 진입 시퀀스의 수를 카운트하기 위한 연속적인 유효 비트들의 세트인 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 방법.
  4. 제3항에 있어서, 상기 유효 비트들 각각은 상기 테스트 모드 진입 커맨드 데이터들 각각과 1:1로 대응하는 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 방법.
  5. 제4항에 있어서, 상기 테스트 모드 설정단계는
    상기 인에이블 데이터 중 어느 한 비트를 억세스하는 단계;
    상기 억세스된 비트가 유효한 값인지를 판단하는 단계;
    상기 유효한 비트에 응답하여 대응하는 테스트 모드 진입 커맨드 데이터를 억세스하는 단계;
    상기 억세스된 커맨드 데이터에 응답하여 상기 내장 메모리에 테스트 모드 설정신호를 제공하는 단계;
    상기 억세스된 비트가 무효한 값으로 나타날 때까지 유효한 비트들의 수만큼 상기 비트를 억세스 하는 단계, 상기 판단하는 단계, 상기 데이터를 억세스하는 단계 및 상기 테스트 모드 설정신호를 제공하는 단계를 반복하는 단계를 구비한 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 방법.
  6. 제1항에 있어서, 상기 테스트 모드 진입 커맨드 데이터는 테스트 모드 레지스터 세트 커맨드 정보와 어드레스 정보를 포함하는 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 방법.
  7. 제1항에 있어서, 상기 메모리 테스트 레지스터는
    시스템의 메모리 제어 허브에 포함된 PCI(peripheral component interconnection) configuration 레지스터인 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 방법.
  8. 제1항에 있어서, 상기 메모리 테스트 레지스터는
    FBDIMM(FULLY BUFFERED DUAL LINE MEMORY MOUDLE) 모듈의 AMB(ADVANCED MEMORY BUFFER) 칩 내의 configuration 레지스터인 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 방법
  9. 테스트하고자 하는 내장 메모리에 대응하는 테스트 모드 진입 시퀀스 데이터(상기 테스트 모드 진입 시퀀스 데이터는 상기 테스트 모드 진입 시퀀스의 수를 나타내는 시퀀스 인에이블 데이터와 상기 시퀀스 수와 동일한 테스트 모드 진입 커맨드 데이터들을 포함함)가 프로그램되는 메모리 테스트 레지스터; 및
    시스템의 정상 동작 상태에서 테스트 모드 설정 유무를 체크하고, 상기 테스트 모드 설정이 있는 경우에는 상기 메모리 테스트 레지스터에 프로그램된 테스트 모드 진입 시퀀스 데이터를 억세스하여 상기 내장 메모리를 테스트 모드로 설정시키는 제어부를 구비한 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 장치.
  10. 제9항에 있어서, 상기 테스트 모드 인터페이스 장치는 시스템 칩셋에 구성되고, 상기 메모리 테스트 레지스터는 상기 칩셋 내의 PCI(peripheral component interconnection) configuration 레지스터인 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 장치.
  11. 제9항에 있어서, 상기 테스트 모드 인터페이스 장치는 FBDIMM(FULLY BUFFERED DUAL LINE MEMORY MOUDLE) 모듈의 AMB(ADVANCED MEMORY BUFFER) 칩셋에 구성되고, 상기 메모리 테스트 레지스터는 AMB 칩셋 내의 configuration 레지스터인 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 방법.
  12. 제9항에 있어서, 상기 테스트 모드 인터페이스 장치는 SOC(SYSTEM ON CHIP) 칩셋에 구성되고, 상기 메모리 테스트 레지스터는 SOC 칩셋 내의 configuration 레지스터인 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 방법.
  13. 제9항에 있어서, 상기 메모리 테스트 레지스터에 프로그램되는 테스트 모드 진입 시퀀스 데이터는
    상기 테스트 모드 진입 시퀀스의 수를 나타내는 시퀀스 인에이블 데이터와
    상기 시퀀스 수와 동일한 테스트 모드 진입 커맨드 데이터들을 포함하는 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 장치.
  14. 제13항에 있어서, 상기 시퀀스 인에이블 데이터는
    상기 테스트 모드 진입 시퀀스의 수를 카운트하기 위한 연속적인 유효 비트들의 세트인 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 장치.
  15. 제14항에 있어서, 상기 유효 비트들 각각은 상기 테스트 모드 진입 커맨드 데이터들 각각과 1:1로 대응하는 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 장치.
  16. 제15항에 있어서, 상기 제어부는 상기 테스트 모드 설정 커맨드의 입력이 체크되면,
    상기 인에이블 데이터 중 어느 한 비트를 억세스하는 단계;
    상기 억세스된 비트가 유효한 값인지를 판단하는 단계;
    상기 유효한 비트에 응답하여 대응하는 테스트 모드 진입 커맨드 데이터를 억세스하는 단계;
    상기 억세스된 커맨드 데이터에 응답하여 상기 내장 메모리에 테스트 모드 설정신호를 제공하는 단계; 및
    상기 억세스된 비트가 무효한 값으로 나타날 때까지 유효한 비트들의 수만큼 상기 비트를 억세스 하는 단계, 상기 판단하는 단계, 상기 데이터를 억세스하는 단계 및 상기 테스트 모드 설정신호를 제공하는 단계를 반복하는 단계를 수행하여 상기 내장형 메모리를 테스트 모드로 설정하는 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 장치.
  17. 제13항에 있어서, 상기 테스트 모드 진입 커맨드 데이터는 테스트 모드 레지스터 세트 커맨드 정보와 어드레스 정보를 포함하는 것을 특징으로 하는 내장 메모리의 테스트 모드 인터페이스 장치.
  18. 테스트 모드 진입 시퀀스 설정 레지스터로부터 어느 한 설정비트를 리드하는 단계;
    상기 리드된 설정비트가 유효한 값인지를 판단하는 단계;
    상기 유효한 설정비트에 응답하여 테스트 모드 진입 시퀀스 데이터 레지스터 로부터 대응하는 진입 시퀀스 데이터를 리드하는 단계;
    상기 리드된 진입 시퀀스 데이터에 응답하여 메모리 칩에 테스트 모드 세팅 신호를 제공하는 단계;
    상기 리드된 설정비트가 무효한 값이 나타날 때까지 유효한 설정비트들의 수만큼 상기 어느 한 설정비트를 리드하는 단계, 상기 판단하는 단계, 상기 진입 시퀀스 데이터를 리드하는 단계 및 상기 메모리 칩에 테스트 모드 세팅 신호를 제공하는 단계들을 반복하여 진입 시퀀스를 수행하는 단계를 구비한 것을 특징으로 하는 메모리 칩의 테스트 모드 진입 시퀀스 프로그래머블 인터페이싱 방법.
  19. 제18항에 있어서, 상기 유효한 설정비트들은
    상기 메모리 칩의 테스트 모드 진입 시퀀스의 수에 대응하는 비트 수를 가지며 상기 테스트 모드 진입 시퀀스 설정 레지스터에 미리 프로그램 된 것을 특징으로 하는 메모리 장치의 테스트 모드 진입 시퀀스 프로그래머블 인터페이싱 방법.
  20. 제19항에 있어서, 상기 유효한 설정비트들은
    상기 테스트 모드 진입 시퀀스 설정 레지스터의 최하위 비트에서부터 최상위 비트까지 순차적으로 리드되는 것을 특징으로 하는 메모리 장치의 테스트 모드 진입 시퀀스 프로그래머블 인터페이싱 방법
  21. 제18항에 있어서, 상기 진입 시퀀스 데이터는
    상기 메모리 칩의 테스트 모드 진입 시퀀스의 데이터 열로 상기 테스트 모드 진입 시퀀스 데이터 레지스터에 미리 프로그램 된 것을 특징으로 하는 메모리 칩의 테스트 모드 진입 시퀀스 프로그래머블 인터페이싱 방법.
  22. 제18항에 있어서, 상기 진입 시퀀스 데이터는
    상기 메모리 칩의 모드 레지스터 세트 커맨드 정보와 어드레스 정보를 포함하는 것을 특징으로 하는 메모리 칩의 테스트 모드 진입 시퀀스 프로그래머블 인터페이싱 방법.
  23. 삭제
  24. 적어도 하나의 설정 비트들이 저장된 테스트 모드 진입 시퀀스 설정 레지스터;
    적어도 하나의 진입 시퀀스 데이터들이 저장된 테스트 모드 진입 시퀀스 데이터 레지스터;
    상기 테스트 모드 진입 시퀀스 설정 레지스터로부터 어느 한 설정비트를 리드하고, 상기 리드된 설정비트가 유효한 값인지를 판단하고, 상기 유효한 설정비트에 응답하여 테스트 모드 진입 시퀀스 데이터 레지스터로부터 대응하는 진입 시퀀스 데이터를 리드하고, 상기 리드된 진입 시퀀스 데이터에 응답하여 메모리 칩에 테스트 모드 세팅 신호를 제공하는 제어부를 구비하고,
    상기 제어부는 상기 리드된 설정비트의 무효한 값이 나타날 때까지 테스트 모드 진입 시퀀스 설정 레지스터의 유효한 설정 비트들의 수만큼 반복하여 테스트 모드 진입 시퀀스를 수행하는 것을 특징으로 하는 메모리 칩의 테스트 모드 진입 시퀀스 프로그래머블 인터페이싱 장치.
  25. 제24항에 있어서, 상기 유효한 설정 비트들은
    상기 메모리 칩의 테스트 모드 진입 시퀀스의 수에 대응하는 비트 수를 가지며 상기 테스트 모드 진입 시퀀스 설정 레지스터에 미리 프로그램 된 것을 특징으로 하는 메모리 장치의 테스트 모드 진입 시퀀스 프로그래머블 인터페이싱 장치.
  26. 제24항에 있어서, 상기 진입 시퀀스 데이터는
    상기 메모리 칩의 테스트 모드 진입 시퀀스의 데이터 열로 상기 테스트 모드 진입 시퀀스 데이터 레지스터에 미리 프로그램 된 것을 특징으로 하는 메모리 칩의 테스트 모드 진입 시퀀스 프로그래머블 인터페이싱 장치.
  27. 제24항에 있어서, 상기 인터페이싱 장치는
    메모리 콘트롤러 또는 메모리 모듈 내에 설치되는 메모리 허브인 것을 특징으로 하는 메모리 칩의 테스트 모드 진입 시퀀스 프로그래머블 인터페이싱 장치.
  28. 적어도 하나의 설정 비트들이 저장된 테스트 모드 진입 시퀀스 설정 레지스터;
    적어도 하나의 진입 시퀀스 데이터들이 저장된 테스트 모드 진입 시퀀스 데이터 레지스터;
    적어도 하나 이상의 메모리 칩들에 테스트 모드 세팅 신호를 출력하는 출력부; 및
    상기 테스트 모드 진입 시퀀스 설정 레지스터로부터 어느 한 설정 비트를 리드하고, 상기 리드된 설정 비트가 유효한 값인지를 판단하고, 상기 유효한 설정 비트에 응답하여 테스트 모드 진입 시퀀스 데이터 레지스터로부터 대응하는 진입 시퀀스 데이터를 리드하고, 상기 리드된 진입 시퀀스 데이터에 응답하여 메모리 칩에 테스트 모드 세팅 신호를 상기 출력부를 통해 제공하는 제어부를 구비하고,
    상기 제어부는 상기 리드된 설정 비트의 무효 값이 나타날 때까지 테스트 모드 진입 시퀀스 설정 레지스터의 유효한 설정 비트들의 수만큼 반복하여 테스트 모드 진입 시퀀스를 수행하는 것을 특징으로 하는 메모리 모듈용 허브.
  29. 테스트 모드 세팅이 가능한 복수의 메모리 칩들; 및
    적어도 하나의 설정 비트들이 저장된 테스트 모드 진입 시퀀스 설정 레지스터와, 적어도 하나의 진입 시퀀스 데이터들이 저장된 테스트 모드 진입 시퀀스 데이터 레지스터와, 상기 복수의 메모리 칩들에 테스트 모드 세팅 신호를 출력하는 출력부와, 상기 테스트 모드 진입 시퀀스 설정 레지스터로부터 어느 한 설정 비트를 리드하고, 상기 리드된 설정 비트가 유효한 값인지를 판단하고, 상기 유효한 설정 비트에 응답하여 테스트 모드 진입 시퀀스 데이터 레지스터로부터 대응하는 진입 시퀀스 데이터를 리드하고, 상기 리드된 진입 시퀀스 데이터에 응답하여 상기 복수의 메모리 칩에 테스트 모드 세팅 신호를 상기 출력부를 통해 제공하는 제어부를 구비하고,
    상기 제어부는 상기 리드된 설정 비트의 무효 값이 나타날 때까지 테스트 모드 진입 시퀀스 설정 레지스터의 유효한 설정 비트들의 수만큼 반복하여 테스트 모드 진입 시퀀스를 수행하는 것을 특징으로 하는 메모리 모듈.
  30. 테스트 모드 세팅이 가능한 적어도 하나 이상의 메모리 칩; 및
    제1 레지스터로부터 어느 한 설정 비트를 리드하고, 상기 리드된 설정 비트가 유효한 값인지를 판단하고, 상기 유효한 설정 비트에 응답하여 제2 레지스터로부터 대응하는 테스트 모드 진입 시퀀스 데이터를 리드하고, 상기 리드된 테스트 모드 진입 시퀀스 데이터에 응답하여 상기 메모리 칩에 테스트 모드 세팅 신호를 제공하는 메모리 제어부를 구비하고,
    상기 메모리 제어부는 상기 리드된 설정 비트의 무효 값이 나타날 때까지 유효한 설정 비트들의 수만큼 반복하여 테스트 모드 진입 시퀀스를 수행하는 것을 특징으로 하는 메모리 실장 시스템.
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