CN1965372B - 在测试模式设置操作下交接测试系统和嵌入式存储器的方法和装置 - Google Patents
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Abstract
本发明提供了使安装在存储器系统上的存储器模块或安装在存储器模块上的数个存储器进入测试模式的方法，和引入了执行该方法的第一寄存器和第二寄存器。每个存储器制造者提供了相互不同的使存储器进入测试模式的MRS代码和相互不同的使存储器进入测试模式的方法。因此，将测试MRS的个数存储在控制存储器的第一寄存器中，和将测试MRS代码编程到第二寄存器中。另外，用于确定测试MRS的个数的存储在第一寄存器中的每个位分别对应于存储相应测试MRS代码的每个第二寄存器。
Description
技术领域
本发明涉及交接存储器测试模式和嵌入式存储器的方法和装置，尤其涉及能够改善只可通过逻辑电路访问的存储器的测试环境的交接存储器测试模式和嵌入式存储器的方法和装置。
背景技术
随着半导体IC(集成电路)的密度不断提高，对半导体IC的测试变得越来越复杂和越来越困难。尤其，随着半导体存储设备的容量增加到GB(千兆位)的单位，有关存储器测试时间和测试存储器的成本的额外开销越来越大。
SOC(芯片上系统)、MML(合并存储器逻辑)、DSP(数字信号处理器)、和CPU(中央处理单元)都将存储器嵌入那些芯片中，和FB-DIMM(全缓冲双列直插式存储器模块)包括嵌入该模块中的集线器和存储器。因此，由于不可能从芯片的外部或存储器模块的外部直接访问存储器，所以难以测试嵌入式存储器。
在半导体存储器模块中，需要测试安装在计算机中的主板的插槽上的存储器模块。但是，难以在在存储器模块外部的系统板测试环境下访问存储器。
如上所述，在只可通过逻辑电路访问的存储器测试环境下，需要考虑存储器和逻辑电路之间的接口的测试装置和嵌入式自检技术。
随着装有存储器的系统的运算速度不断提高和要处理的数据量不断增大，主存储器的性能被认为是升级整个系统的性能的重要因素。
主存储器建立地址和用于控制系统的芯片组、中央处理单元(CPU)和外围设备的数据。于是，主存储器的故障致命地影响整个系统的性能。主存储器包括同步DRAM(动态随机访问存储器)模块。
SDRAM(同步动态随机访问存储器)包括模式设置寄存器(MSR)。通过编程MSR的值，SDRAM可以在编程模式下工作。
SDRAM的MSR可以通过将带有地址数据的模式寄存器设置(MRS)命令存储在MSR中来编程。
图1是例示SDRAM的传统正常模式MRS代码的表格。
参照图1，存储器的操作模式根据输入到存储器的地址输入端A0-A15、和BA0-BA2的数据确定。
输入到每个地址输入端的数据被存储在存储器芯片的模式寄存器中，和利用模式寄存器设置脉冲串类型、脉冲串长度、等待时间、测试操作模式、和ODT(片内终止)DLL。
MRS(模式寄存器设置)在系统引导进程中应用于存储器，或在ATE(自动测试设备)的DRAM初始化进程中应用于存储器。正常MRS是标准化的，因此，所有系统都使用正常MRS。
但是，用于测试存储器的测试MRS不是标准化的，和每个存储器制造者提供相互不同的测试MRS。
每个存储器制造者提供唯一测试模式进入序列，以防存储器在除了测试操作之外的其它操作中因某些错误而进入测试模式。
例如，测试模式进入序列在长达几个周期内被连续应用于存储器。当应用了所有测试模式进入序列时，存储器进入测试模式。
于是，每个存储器制造者为存储器提供能够设置唯一测试MRS的测试设备。
但是，当像系统存储器测试环境那样通过逻辑电路访问不能直接访问的嵌入式存储器或存储器时，难以实现系统的应用。其结果是，存储器的测试设备不能控制嵌入式存储器的测试MRS。
并且，在在执行了系统引导进程，然后装入操作系统之后进行正常操作的系统环境下，存储器不可能进入测试模式。
发明内容
本发明的一个目的提供了通过将测试模式进入序列编程到存储器接口单元中的寄存器中，能够提高存储器测试环境的灵活性的设置测试模式的方法。
本发明的另一个目的还提供了允许各种各样存储器具有相互不同测试模式进入序列和允许各种各样存储器自适应地进入测试模式的存储器交接方法和利用它的装置。
本发明的又一个目的还提供了适合完成上述目的的用于存储器模块的集线器、存储器模块和装有存储器的系统。
本发明的再一个目的还提供了与系统的工作条件无关地自由设置测试模式入口的方法和装置。
在本发明的一些实施例中，提供了存储器芯片的测试模式交接方法，包括：将测试模式进入序列数据编程到存储器测试寄存器中，测试模式进入序列数据对应于要测试的嵌入式存储器；检验在系统的正常操作期间是否输入了测试模式设置命令；当输入了测试模式设置命令时，访问编程到存储器测试寄存器中的测试模式进入序列数据，然后将嵌入式存储器设置成测试模式。
附图说明
通过参照附图，对本发明的示范性实施例进行详细描述，本发明的上述目的和其它优点将更加显而易见，在附图中：
图1是例示SDRAM的传统正常模式MRS代码的表格；
图2是例示根据本发明一个示范性实施例的装有存储器的系统的母板的方块图；
图3是例示根据本发明一个示范性实施例的如图2所示的存储器控制集线器的方块图；
图4是例示根据本发明一个示范性实施例的如图3所示的存储器测试寄存器的表格；
图5和6是说明根据本发明一个示范性实施例的如图4所示的编程测试模式进入序列的操作的时序图；
图7和8是说明根据本发明一个示范性实施例的存储器的测试模式进入序列的操作的流程图；和
图9是例示根据本发明一个示范性实施例的存储器系统的集线器的方块图。
具体实施方式
广义的嵌入式存储器代表安装在SOC中的嵌入式存储器、像FBDIMM(全缓冲双列直插式存储器模块)那样用分组数据传输方法与外部设备通信的存储器模块中的数个存储器、或安装在像母板那样的系统板上和可通过预定逻辑电路访问的存储器。
一般说来，狭义的嵌入式存储器代表安装在SOC中的嵌入式存储器。
系统的正常操作模式代表在执行了系统的最初引导进程，然后，装入操作系统之后的操作状态。
测试模式进入序列数据包括代表测试模式进入序列的个数的序列使能数据和与测试模式进入序列的个数相对应的测试模式进入命令数据。
序列使能数据包括用于计算测试模式进入序列的个数的一组连续有效位。
每个有效位对应于测试模式进入命令数据。
在设置测试模式的步骤中，访问序列使能数据当中的1个位，例如，LSB(最低有效位)，然后，核实访问的位值，看看该位值是否是有效值。
响应有效位，访问相应测试模式进入命令数据，然后，响应访问的测试模式进入命令数据，将测试模式设置信号提供给嵌入式存储器。
与有效位的个数相对应地连续重复上述步骤，直到出现无效位，当所有测试模式进入序列都完成时，将嵌入式存储器设置成测试模式。
可读/可写寄存器适用于存储器测试寄存器。
尤其，系统PCI(外围部件互连)配置寄存器的一部分、或FBDIMM(全缓冲双列直插式存储器模块)的AMB(高级存储缓冲器)芯片的配置寄存器的一部分可以用于存储器测试寄存器。
存储序列使能数据的寄存器被命名为‘TMESSR(测试模式进入序列设置寄存器)’，和存储模式进入命令数据的寄存器被命名为‘TMESDR(测试模式进入序列数据寄存器)’。
根据本发明示范性实施例的装置包含控制器，该控制器被配置成检验与要测试的嵌入式存储器相对应的测试模式进入序列数据被编程到其中的存储器测试寄存器，和被配置成在系统的正常操作模式期间检验是否应用了测试模式设置命令。该控制器还被配置成当应用了测试模式设置命令时，访问编程到存储器测试寄存器中的测试模式进入序列数据，和被配置成将嵌入式存储器设置成测试模式。
应该注意到，控制器包含在SOC芯片组、系统存储器的存储器控制集线器芯片组、或FBDIMM的AMB(高级存储缓冲器)中。
在下文中，将参照附图叙述本发明的示范性实施例。
<第一示范性实施例>系统板环境
图2是例示根据本发明一个示范性实施例的装有存储器的系统的主板的方块图。
参照图2，主板包括CPU(中央处理单元；200)、控制图形卡230的存储器220和存储器控制集线器(MCH；240或北桥)芯片组、控制PCI插槽250和端口260的输入/输出控制集线器(ICH；270或南桥)、和交接MCH 250和ICH 270的总线280。
在本发明的示范性实施例中，MCH 240的寄存器包括存储器测试寄存器。
图3是例示根据本发明一个示范性实施例的如图2所示的存储器控制集线器的方块图。
在存储器控制集线器的方块中，下面只描述关键点。
参照图3，存储器控制集线器240包括控制器242、第一寄存器244、第二寄存器246、标志寄存器248和I/O电路249。
同步存储器或同步存储器模块通过I/O电路249与存储器控制集线器240的控制器242耦合。
控制器242向数个存储器芯片220提供命令信号CMD、地址信号ADDR、和数据信号DATA。
将从数个存储器芯片220中读取的数据作为数据信号DATA提供给控制器242。也就是说，数据信号DATA包括读取数据和写入数据。
第一寄存器244是编程测试模式进入序列设置位的测试模式进入序列设置寄存器(TMESSR)。
第二寄存器246是编程测试模式进入序列数据的测试模式进入序列数据寄存器(TMESDR)。
图4是例示根据本发明一个示范性实施例的如图3所示的第一寄存器和第二寄存器的表格。
参照图4，TMESSR 324包括由24个位组成的设置位MTE0-MTE23。TMESSR324存储测试模式进入序列的个数。例如，如果测试模式进入序列包括10个周期，设置位MTE0-MTE9被分别设置成逻辑有效值‘1’，而其它设置位MTE10-MTE23被分别设置成逻辑无效值‘0’。
应该注意到，逻辑有效值‘1’代表有效设置位，和逻辑无效值‘0’代表无效设置位。
其结果是，由24个位组成的TMESSR 324具有′00dFFh′(0000 0000 00000011 1111 1111)的编程设置位值。
TMESDR 324包括24个数据寄存器DR0-DR23，和24个数据寄存器DR0-DR23分别对应于由24个位组成的设置位MTE0-MTE23的每一个。
例如，设置位MTE0对应于数据寄存器DR0，和设置位MTE23对应于数据寄存器DR23。
因此，测试模式进入序列被编程在与具有‘1’的值的设置位MTEi相对应的数字寄存器DRi中。
如图4所示，有效数据被存储在与具有‘1’的值的设置位MTE0-MTE9的每一个相对应的数字寄存器DR0-DR9的每一个中。
数字寄存器DRi的每一个包括像CKE、CS、RAS、CAS、和WE那样的存储器命令信息MTA23-MTA19、和存储器地址信息MTA18-MTA0。
在本发明的实施例的例子中，数字寄存器DRi的每一个由24个位组成，但是，总位构成不局限于24个位。也就是说，可以加上DQ或DQS。
于是，测试操作人员可以根据每个存储器制造者编制的每个测试模式进入序列编程第一寄存器244和第二寄存器246。
图5和6是说明根据本发明一个示范性实施例的如图4所示的编程测试模式进入序列的操作的时序图。
参照图5，对应于设置位MTE0、MTE2、MTE5、和MTE8的数字寄存器DR0、DR2、DR5、和DR8的每一个具有逻辑无效值‘0’，和对应于设置位MTE4的数字寄存器DR4具有逻辑无效值‘0’。
参照图6，由于依次读取存储在对应于第一寄存器244的设置位MTE0-MTE9的数据寄存器DR0-DR9的每一个中的数据，命令序列与时钟信号CK+和CK-同步地以MRS、NOP、MRS、NOP、CKE、MRS、NOP、NOP、MRS、-NOP的顺序应用于存储器芯片220。
与四个MRS命令相对应，将MRS地址数据提供给存储器芯片220四次。也就是说，分别进行三次假测试MRS和一次正常测试MRS。
存储器芯片220根据第四次测试MRS进入测试模式。
进行三次假测试MRS是为了防止存储器芯片200因异常操作而进入测试模式，三次假测试MRS可以随每个制造者而异。
可替代地，正常测试MRS可以在二次假测试MRS之后连续进行。
如上所述，存储器可以通过将测试模式进入序列编程在第一寄存器和第二寄存器中来测试。
在本发明的示范性实施例中，在装入操作系统之后，以及在系统引导进程期间，进一步包括如图3所示的标志寄存器248，以便使存储器芯片220进入测试模式。
也就是说，当标志寄存器248的值是‘0’时，存储器芯片220可以在系统引导进程中进入测试模式，和当标志寄存器248的值是‘1’时，存储器芯片220可以在除了系统引导进程之外的其它一些时间间隔内进入测试模式。
图7和8是说明根据本发明一个示范性实施例的存储器的测试模式进入序列的操作的流程图。
参照图7，当接通电源时，在图2中显示成CPU的系统处理器210执行ROM(只读存储器)BIOS(基本输入输出系统)来初始化系统(步骤S602)。
也就是说，系统处理器210执行ROM BIOS来完成POST(通电自检)。
POST包括CPU测试、ROM BIOS检验和测试、DMA(直接存储器访问)控制器测试、中断控制器测试、计时器测试、主存储器大小检验、中断矢量表初始化、视频测试、存储器测试、协处理器检验、每个端口检验、盘控制器检验、键盘检验、和鼠标检验。
用于存储器测试寄存器的数据被编程在CMOS(互补金属氧化物半导体)BIOS中，和在系统引导进程中，将存储在CMOS BIOS中的数据写入存储器测试寄存器TMESSR和TMESDR中。
在将CMOS BIOS中的数据写入存储器测试寄存器中的同时，读取MTE0的值。如果MTE0的值是‘0’，则未发生存储器测试模式设置，或如果MTE0的值是‘1’，则数据寄存器DR0的数据被传送到存储器芯片220进行存储器测试模式设置。
当POST进程完成时，装入操作系统(步骤S604)。
也就是说，将存储在硬盘中的操作系统装入存储器中，和用户可以在操作系统的控制下使用计算机。
检验标志寄存器248的值(步骤S606)，和当标志寄存器248的值是‘0’时，执行正常操作待命模式(步骤S608)。
在正常操作待命模式期间，当测试操作人员需要测试存储器时，测试操作人员编程存储器测试寄存器244、246和248(步骤S610)。
将与要测试的存储器相对应的测试模式进入序列数据提供给系统，和将测试模式进入序列存储在包括在PCI CFG寄存器中的TMESSR 244和TMESDR246中。然后，编程测试模式进入序列数据。
随着存储器测试寄存器的测试模式进入序列数据被编程，标志寄存器248的值被设置成‘1’。
在S606的步骤中，当标志寄存器248的值是‘1’时，进行存储器测试模式设置(步骤S612)。
图8是说明根据本发明一个示范性实施例的如图7所示的存储器测试模式设置步骤S612的流程图。
参照图8，当标志寄存器的值是‘1’时，控制器242将ABP命令提供给存储器，以便预充电存储器中的所有存储单元(步骤S702)。
控制器242检验(或核实)TMESSR 244的MTE0是否具有值‘0’(步骤S704)。
当MTE0的值是‘0’时，确定TMESDR 246的数据寄存器DR0未编程或确定为出故障了。其结果是，节点A(即，当前进程流)经过图7的步骤S618，节点A从测试模式中释放出来。
在步骤S704中，当MTE0的值是‘1’时，控制器242访问TMESDR 246的数据寄存器DR0(步骤S706)。将与从数据寄存器DR0中取出的数据相对应的测试MRS命令应用于存储器。
接下来，控制器242检验(或核实)TMESSR 244的MTE1是否具有值‘0’(步骤S708)。
当MTE1的值是‘0’时，确定TMESDR 246的数据寄存器DR1未编程或确定为出故障了。其结果是，当前进程流经过如图7所示的节点B，然后，执行图7的步骤S614。在步骤S614中，进行预定测试操作。
在步骤S616中，控制器检验预定测试操作是否完成。当预定测试操作完成时，执行步骤S618。
在步骤S708中，当MTE1的值是‘1’时，控制器242访问TMESDR 246的数据寄存器DR1(步骤S710)。
继续执行存储器测试模式设置进程，直到访问TMESDR 246的数据寄存器DRi，完成与从数据寄存器DRi取出的数据相对应的测试MRS序列(步骤S714)为止。
如上所述，检验MTE0-MTE9的每个值，以便依次访问数据寄存器DR0-DR9的每个测试模式进入序列数据。于是，生成如图6所示的测试MRS命令序列，和将生成的测试MRS命令序列应用于存储器。
当将测试MRS命令序列应用于存储器多达10周期时，存储器接着进入测试模式，然后，存储器被设置成测试模式。
但是，如果10个周期当中的一个周期被确定为出故障了，存储器就不进入测试模式。
因此，系统操作人员可以通过编程存储器测试寄存器自由地测试存储器。
<第二示范性实施例>分组型存储器模块
图9是例示根据本发明一个示范性实施例的存储器系统的集线器的方块图。
参照图9，存储器系统的集线器包括数据发送/接收单元812、第一接口单元814、第二接口单元816和数据处理单元818。
数据发送/接收单元812包括第一接收器SRx、第一发送器STx、第二接收器NRx、第二发送器NTx。
包含在第一模块800-1中的第一接收器SRx与总线802耦合，以便接收来自存储器控制器800的南界分组(SBP)。
通过第一接收器SRx接收的SBP被耦合到第一发送器STx。第一发送器STx与包含在相邻模块800-2中的第一接收器SRx耦合，以便发送SBP。
总线802和总线804用于传送SBP。总线802和804分别传送相同的SBP，但是，总线802和804相互分离。因此，总线802和804在点到点配置中相互耦合。
第一接口单元814包括标志寄存器RG1、测试模式进入序列设置寄存器(TMESSR；RG2)、测试模式进入序列数据寄存器(TMESDR；RG3)、和检测寄存器RG4，以便第一接口单元814通过系统管理总线809向/从存储器控制器800发送/接收系统管理信息。
第一接口单元814通过如图9所示的SMBUS 809将存储器控制器800提供的测试模式设置信号存储在标志寄存器RG1中，将测试模式进入序列的个数存储在测试模式进入序列设置寄存器(TMESSR；RG2)中，和将测试模式进入序列数据存储在测试模式进入序列数据寄存器(TMESDR；RG3)中。
也就是说，将由1个位组成的测试设置标志值存储在RG1中，将由24个位组成的序列使能数据存储在RG2中，和将由24个位组成的24个测试模式进入命令数据存储在RG3中。
如上所述，在包含在存储器模块中的寄存器RG1、RG2和RG3被编程之后，数据处理单元818根据例示在图7和8中的进程完成测试模式设置序列，然后，存储器模块中的存储器芯片进入测试模式。
其结果是，测试操作人员可以容易地编程与对应于存储器模块中的每个存储器芯片的测试模式序列匹配的测试模式序列。
<工业可应用性>
如上所述，含有BIST电路的存储器模块或安装在系统上的至少一个存储器可以与存储器制造者无关地容易进入测试模式。因此，可以改善存储器测试时间和存储器测试总费用。
上面参照上述优选实施例已经对本发明作了描述。但是，显然，根据前面的描述，许多可替代的修改和改变对于本领域的普通技术人员来说都是显而易见的。于是，本发明包含处在所附权利要求书的精神和范围之内的所有这样的可替代修改和改变。
Claims (28)
1.一种嵌入式存储器的测试模式交接方法，该方法包含：
将测试模式进入序列数据编程到存储器测试寄存器中，测试模式进入序列数据对应于要测试的嵌入式存储器；
检验在系统的正常操作期间是否输入了测试模式设置命令；
当输入了测试模式设置命令时，访问编程在存储器测试寄存器中的测试模式进入序列数据，然后将嵌入式存储器设置成测试模式，
其中测试模式进入序列数据包含：
代表测试模式进入序列的个数的序列使能数据；和
与测试模式进入序列的个数相对应的数个测试模式进入命令数据。
2.根据权利要求1所述的测试模式交接方法，其中，序列使能数据包括用于计算测试模式进入序列的个数的一组连续有效位。
3.根据权利要求2所述的测试模式交接方法，其中，每个有效位对应于每个测试模式进入命令数据。
4.根据权利要求3所述的测试模式交接方法，其中，将嵌入式存储器设置成测试模式包含：
访问序列使能数据当中的一个位；
确定被访问位具有有效位值还是无效位值；
响应有效位，访问与序列使能数据相对应的测试模式进入命令数据；
响应访问的测试模式进入命令数据，将测试模式设置信号提供给嵌入式存储器；和
重复访问一个位、确定、响应有效位访问与序列使能数据相对应的测试模式进入命令数据、和提供测试模式设置信号多达与有效位的个数一样多的次数，直到被访问序列使能数据被确定为无效位值为止。
5.根据权利要求1所述的测试模式交接方法，其中，测试模式进入命令数据包括测试模式寄存器设置命令数据和地址数据。
6.根据权利要求1所述的测试模式交接方法，其中，存储器测试寄存器包括系统的外围部件互连PCI配置寄存器。
7.根据权利要求1所述的测试模式交接方法，其中，存储器测试寄存器包括全缓冲双列直插式存储器模块FBDIMM的高级存储缓冲器AMB中的配置寄存器。
8.一种嵌入式存储器的测试模式交接装置，该装置包含：
将测试模式进入序列数据编程到其中的存储器测试寄存器，该测试模式进入序列数据对应于要测试的嵌入式存储器；和
控制器，被配置成检验在系统的正常操作期间是否输入了测试模式设置命令，被配置成当输入了测试模式设置命令时，访问编程到存储器测试寄存器中的测试模式进入序列数据，和被配置成将嵌入式存储器设置成测试模式，
其中编程到存储器测试寄存器中的测试模式进入序列数据包含：
代表测试模式进入序列的个数的序列使能数据；和
与测试模式进入序列的个数相对应的测试模式进入命令数据。
9.根据权利要求8所述的测试模式交接装置，其中，测试模式交接装置包括在系统芯片组中，和其中，存储器测试寄存器包括系统芯片组的外围部件互连PCI配置寄存器。
10.根据权利要求8所述的测试模式交接装置，其中，测试模式交接装置包括在全缓冲双列直插式存储器模块FBDIMM的高级存储缓冲器AMB芯片组中，和其中，存储器测试寄存器包括AMB芯片组中的配置寄存器。
11.根据权利要求8所述的测试模式交接装置，其中，测试模式交接装置包括在芯片上系统SOC芯片组中，和其中，存储器测试寄存器包括SOC芯片组中的配置寄存器。
12.根据权利要求8所述的测试模式交接装置，其中，序列使能数据包括用于计算测试模式进入序列的个数的一组连续有效位。
13.根据权利要求12所述的测试模式交接装置，其中，每个连续有效位对应于每个测试模式进入命令数据。
14.根据权利要求13所述的测试模式交接装置，其中，当输入测试模式设置命令时，控制器访问序列使能数据当中的一个位；
确定被访问位具有有效位值还是无效位值；
响应有效位，访问与序列使能数据相对应的测试模式进入命令数据；
响应访问的测试模式进入命令数据，将测试模式设置信号提供给嵌入式存储器；和
重复访问一个位、确定、响应有效位访问与序列使能数据相对应的测试模式进入命令数据、和提供测试模式设置信号多达与有效位的个数一样多的次数，直到被访问序列使能数据被确定为无效位值为止。
15.根据权利要求8所述的测试模式交接装置，其中，测试模式进入命令数据包括测试模式寄存器设置命令数据和地址数据。
16.一种存储器芯片的测试模式进入序列可编程的交接方法，该方法包含：
从测试模式进入序列设置寄存器中读取一个设置位；
确定读取的设置位具有有效位值还是无效位值；
响应有效设置位，从测试模式进入序列数据寄存器中读取相应进入序列数据；
响应读取的进入序列数据，将测试模式设置信号提供给存储器芯片；和
通过重复读取一个设置位、确定、读取相应进入序列数据、和提供测试模式设置信号多达与有效设置位的个数一样多的次数，直到读取的设置位被确定为无效位值为止，执行测试模式进入序列。
17.根据权利要求16所述的交接方法，其中，有效设置位包括存储器芯片的测试模式进入序列的个数，和被编程到测试模式进入序列设置寄存器中。
18.根据权利要求17所述的交接方法，其中，从测试模式进入序列设置寄存器的最低有效位LSB到最高有效位MSB依次读取有效设置位。
19.根据权利要求16所述的交接方法，其中，测试模式进入序列数据被依次预编程到测试模式进入序列数据寄存器中，作为与存储器芯片的测试模式进入序列相对应的数据序列。
20.根据权利要求16所述的交接方法，其中，测试模式进入序列数据包括存储器芯片的模式寄存器设置命令数据和地址数据。
21.根据权利要求16所述的交接方法，进一步包含存储器芯片的模式寄存器设置命令数据和地址数据。
22.一种存储器芯片的测试模式进入序列可编程的交接装置，该装置包含：
测试模式进入序列设置寄存器，用于存储至少一个设置位；
测试模式进入序列数据寄存器，用于存储至少一个进入序列数据；和
控制器，被配置成从测试模式进入序列设置寄存器中读取一个设置位，被配置成确定读取的设置位具有有效位值还是无效位值，被配置成响应有效设置位，从测试模式进入序列数据寄存器中读取相应进入序列数据，被配置成响应读取的进入序列数据，将测试模式设置信号提供给存储器芯片，和被配置成通过重复读取一个设置位、确定、读取相应进入序列数据、和提供测试模式设置信号多达与有效设置位的个数一样多的次数，直到读取的设置位被确定为无效位值为止，执行进入序列。
23.根据权利要求22所述的交接装置，其中，有效设置位包括存储器芯片的测试模式进入序列的个数，和被预编程在测试模式进入序列设置寄存器中。
24.根据权利要求22所述的交接装置，其中，进入序列数据被依次预编程在测试模式进入序列数据寄存器中，作为与存储器芯片的测试模式进入序列相对应的数据序列。
25.根据权利要求22所述的交接装置，其中，交接装置对应于安装在存储器控制器或存储器模块中的集线器。
26.一种用于存储器模块的集线器，该集线器包含：
测试模式进入序列设置寄存器，用于存储至少一个设置位；
测试模式进入序列数据寄存器，用于存储至少一个进入序列数据；
输出电路，被配置成将测试模式设置信号输出到至少一个存储器芯片；和
控制器，被配置成从测试模式进入序列设置寄存器中读取一个设置位，被配置成确定读取的设置位具有有效位值还是无效位值，被配置成响应有效设置位，从测试模式进入序列数据寄存器中读取相应进入序列数据，被配置成响应读取的进入序列数据，将测试模式设置信号提供给存储器芯片，和被配置成通过重复读取一个设置位、确定、读取相应进入序列数据、和提供测试模式设置信号多达与有效设置位的个数一样多的次数，直到读取的设置位被确定为无效位值为止，执行进入序列。
27.一种存储器模块包含：
能够设置成测试模式的数个存储器芯片；
测试模式进入序列设置寄存器，用于存储至少一个设置位；
测试模式进入序列数据寄存器，用于存储至少一个进入序列数据；
输出电路，被配置成将测试模式设置信号输出到至少一个存储器芯片；和
控制器，被配置成从测试模式进入序列设置寄存器中读取一个设置位，被配置成确定读取的设置位具有有效位值还是无效位值，被配置成响应有效设置位，从测试模式进入序列数据寄存器中读取相应进入序列数据，被配置成响应读取的进入序列数据，将测试模式设置信号提供给存储器芯片，和被配置成通过重复读取一个设置位、确定、读取相应进入序列数据、和提供测试模式设置信号多达与有效设置位的个数一样多的次数，直到读取的设置位被确定为无效位值为止，执行进入序列。
28.一种装有存储器的系统，包含：
能够设置成测试模式的至少一个存储器芯片；和
存储器控制器，被配置成从第一寄存器中读取一个设置位，被配置成确定读取的设置位具有有效位值还是无效位值，被配置成响应有效设置位，从第二寄存器中读取相应进入序列数据，被配置成响应读取的进入序列数据，将测试模式设置信号提供给存储器芯片，和被配置成通过重复读取一个设置位、确定、读取相应进入序列数据、和提供测试模式设置信号多达与有效设置位的个数一样多的次数，直到读取的设置位被确定为无效位值为止，执行测试模式进入序列。
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