DE112005001371T5

DE112005001371T5 - Verfahren und Vorrichtung zur Kopplung zwischen einem Testsystem und einem eingebetteten Speicher für einen Testmodussetzvorgang

Info

Publication number: DE112005001371T5
Application number: DE112005001371T
Authority: DE
Inventors: Seung-Man Suwon Shin; Seung-Jin Suwon Seo; You-Keun Yongin Han; Hui-Chong Seongnam Shin; Jong-Geon Lee; Kyung-Hee Gwangmyeong Han
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-06-11
Filing date: 2005-06-08
Publication date: 2007-09-06
Also published as: US20070022335A1; CN1965372A; WO2005122181A1; US20050289287A1; CN1965372B; US7519873B2

Abstract

Testmoduskoppelverfahren eines eingebetteten Speichers mit den Schritten:
– Programmieren von Testmoduseintrittssequenzdaten in ein Speichertestregister, wobei die Testmoduseintrittssequenzdaten mit dem zu testenden eingebetteten Speicher korrespondieren,
– Überprüfen, ob während eines normalen Betriebs des Systems ein Testmodussetzbefehl eingegeben wird oder nicht, und
– Zugreifen auf die in das Speichertestregister programmierten Testmoduseintrittssequenzdaten, wenn der Testmodussetzbefehl eingegeben wird, und anschließendes Setzen des eingebetteten Speichers in den Testmodus.

Description

Technisches Feld
Die vorliegende Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zur Kopplung zwischen einem Speichertestmodus und einem eingebetteten Speicher und insbesondere auf ein Verfahren und eine Vorrichtung zur Kopplung zwischen einem Speichertestmodus und einem eingebetteten Speicher, die in der Lage sind, eine Testumgebung eines Speichers zu verbessern, auf den nur über eine Logikschaltung zugegriffen werden kann.
Stand der Technik
Entsprechend der Zunahme der Dichte von integrierten Halbleiterschaltungen wird ein Test für integrierte Halbleiterschaltungen komplexer und schwieriger. Insbesondere nehmen der Aufwand an Speichertestzeit und die Kosten zum Testen der Speicher entsprechend der Zunahme der Kapazität eines Halbleiterspeicherbauelements auf Giga-Bit-Einheiten zu.
Ein System-on-Chip (SOC), eine speicherintegrierte Logik (MML), ein digitaler Signalprozessor (DSP) und eine zentrale Prozessoreinheit (CPU) weisen jeweils einen eingebetteten Speicher auf, und ein vollständig gepuffertes Dual-Inline-Speichermodul (FB-DIMM) umfasst einen Hub (Knotenpunkt) und einen in das Modul eingebetteten Speicher. Als Konsequenz ist es schwierig den eingebetteten Speicher zu testen, da ein direkter Zugriff auf den Speicher von außerhalb des Chips oder von außerhalb des Speichermoduls unmöglich ist.
Im Halbleiterspeichermodul ist es erforderlich, dass das Speichermodul, das in einem Slot einer Hauptplatine eines Computers installiert ist, getestet wird. Es ist jedoch schwierig, auf den Speicher in der Systemplatinentestumgebung außerhalb des Speichermoduls zuzugreifen.
Wie oben ausgeführt ist, sind in der Speichertestumgebung, auf die nur über die Logikschaltung zugegriffen werden kann, eine Testvorrichtung und eine eingebettete Selbsttesttechnik erforderlich, die eine Schnittstelle zwischen dem Speicher und der Logikschaltung berücksichtigen.
Entsprechend einer Zunahme der Betriebsgeschwindigkeit eines Systems, in dem ein Speicher installiert ist, und einer zu verarbeitenden Datenmenge ist die Leistungsfähigkeit eines Hauptspeichers ein wichtiger Faktor zur Verbesserung der Leistungsfähigkeit des Gesamtsystems.
Der Hauptspeicher stellt die Adressen und Daten zum Steuern eines Systemchipsatzes, der zentralen Prozessoreinheit (CPU) und peripherer Bauelemente zur Verfügung. Entsprechend beeinflusst ein Fehler des Hauptspeichers die Leistungsfähigkeit des Gesamtsystems auf schwerwiegende Weise. Der Hauptspeicher umfasst ein synchrones DRAM-Modul.
Der SDRAM umfasst ein Modussetzregister (MSR). Der SDRAM kann durch Programmieren eines Wertes des MSR im programmierten Modus arbeiten.
Das MSR des SDRAMs kann durch Speichern eines Modusregistersetzbefehls (MRS-Befehls) mit Adressendaten im MSR programmiert werden.
1 zeigt eine Tabelle zur Darstellung eines MRS-Codes eines SDRAMs in einem herkömmlichen normalen Modus.
Unter Bezugnahme auf 1 wird ein Betriebsmodus des Speichers basierend auf Daten bestimmt, die an Adresseneingabeanschlüssen A0 bis A15 und BA0 bis BA2 des Speichers eingegeben werden.
Die an jedem der Adresseneingabeanschlüssen eingegebenen Daten werden in einem Modusregister des Speicherchips gespeichert und ein Bündeltyp, eine Bündellänge, eine Latenz, ein Testbetriebsmodus und ein On-Die-Termination-DLL (ODT-DLL) werden unter Verwendung des Modusregisters gesetzt.
Ein Modus-Register-Satz (MRS) wird während eines Systemhochladevorgangs oder während eines DRAM-Initialisierungsvorgangs einer Automatic-Test-Equipment (ATE) an den Speicher angelegt. Der normale MRS ist standardisiert, so dass alle Systeme den normalen MRS verwenden.
Ein Test-MRS, der zum Testen des Speichers verwendet wird, ist jedoch nicht standardisiert und jeder Speicherhersteller stellt einen anderen Test-MRS zur Verfügung.
Jeder Speicherhersteller stellt eine eindeutige Testmoduseintrittssequenz zur Verfügung, um zu verhindern, dass der Speicher aufgrund von Fehlern bei Vorgängen außer dem Testvorgang in den Testmodus eintritt.
Die Testmoduseintrittssequenz wird beispielsweise kontinuierlich für mehrere Perioden an den Speicher angelegt. Wenn alle Testmoduseintrittssequenzen angelegt sind, tritt der Speicher in den Testmodus ein.
Entsprechend stellt jeder Speicherhersteller ein Testbauelement für den Speicher zur Verfügung, das in der Lage ist, einen eindeutigen Test-MRS zu setzen.
Bei einem eingebetteten Speicher, auf den nicht direkt zugegriffen werden kann, oder wenn auf den Speicher über eine Logikschaltung, wie über eine Systemspeichertestumgebung, zugegriffen wird, ist es jedoch schwierig, Applikationen auf einem System zu implementieren. Daraus resultiert, dass das Testbauelement für den Speicher den Test-MRS des eingebetteten Speichers nicht steuern kann.
Zudem ist es in einer Systemumgebung, bei der ein normaler Betrieb nach Ausführen eines Systemhochladevorgangs und eines anschließenden Ladevorgangs des Betriebssystems ausgeführt wird, nicht möglich, dass der Speicher in den Testmodus wechselt.
Offenbarung der Erfindung
Ein Gegenstand der vorliegenden Erfindung berifft ein Verfahren zum Setzen eines Testmodus, das in der Lage ist, die Flexibilität einer Speichertestumgebung durch Programmieren einer Testmoduseintrittssequenz in ein Register einer Speicherkoppeleinheit zu verbessern.
Ein anderer Gegenstand der vorliegenden Erfindung betrifft ein Speicherkoppelverfahren und eine Vorrichtung zur Verwendung des Verfahrens, die verschiedene Speicher mit unterschiedlichen Testmoduseintrittssequenzen und ein adaptives Eintreten der verschiedenen Speicher in den Testmodus ermöglichen.
Ein weiterer Gegenstand der vorliegenden Erfindung betrifft einen Hub (Knotenpunkt) für ein Speichermodul, ein Speichermodul und ein System mit integriertem Speicher, die geeignet sind, die o.g. Aufgaben zu erfüllen.
Ein weiterer Gegenstand der Erfindung stellt ein Verfahren und eine Vorrichtung zum freien Setzen eines Testmoduseintritts zur Verfügung, die unabhängig von einem Betriebszustand des Systems sind.
In einigen Ausführungsformen der vorliegenden Erfindung wird ein Testmoduskoppelverfahren für einen Speicherchip zur Verfügung gestellt, das folgende Schritte umfasst: Programmieren von Testmoduseintrittssequenzdaten in ein Speichertestregister, wobei die Testmoduseintrittssequenzdaten mit einem zu testenden eingebetteten Speicher korrespondieren, Überprüfen, ob während eines Normalbetriebs ein Testmodussetzbefehl eingegeben wurde oder nicht, Zugreifen auf die in das Speichertestregister programmierten Testmoduseintrittssequenzdaten, wenn der Testmodussetzbefehl eingegeben ist, und anschließendes Setzen des eingebetteten Speichers in den Testmodus.
Kurze Beschreibung der Zeichnungen
Die oben genannten Gegenstände und Vorteile der vorliegenden Erfindung werden durch die detaillierte Beschreibung von beispielhaften erfindungsgemäßen Ausführungsformen unter Bezugnahme auf die beiliegenden Zeichnungen verdeutlicht. Es zeigen:
1 eine Tabelle zur Darstellung eines herkömmlichen MRS-Codes eines SDRAMs für einen normalen Modus,
2 ein Blockdiagramm einer Hauptplatine eines Systems, auf der ein Speicher gemäß einem erfindungsgemäßen Ausführungsbeispiel angeordnet ist,
3 ein Blockdiagramm eines Speichersteuerhubs aus 2 gemäß einem erfindungsgemäßen Ausführungsbeispiel,
4 eine Tabelle zur Darstellung eines in 3 dargestellten Speichertestregisters gemäß einem erfindungsgemäßen Ausführungsbeispiel,
5 und 6 Zeitablaufdiagramme zur Beschreibung eines Betriebs einer in 4 dargestellten programmierten Testmoduseintrittssequenz gemäß einem erfindungsgemäßen Ausführungsbeispiel,
7 und 8 Flussdiagramme zur Beschreibung eines Betriebs einer programmierten Testmoduseintrittssequenz eines Speichers gemäß einem erfindungsgemäßen Ausführungsbeispiel, und
9 ein Blockdiagramm eines Hubs eines Speichersystems gemäß einem erfindungsgemäßen Ausführungsbeispiel.
Bestmögliche Ausführungsform der Erfindung:
Ein eingebetteter Speicher umfasst in einer weiten Auslegung des Begriffs einen auf dem SOC angeordneten eingebetteten Speicher, eine Mehrzahl von Speichern in einem Speichermodul, das mit einem exter nen Bauelement, wie einem Fully-Buffered-Dual-Inline-Memory-Modul (FBDIMM), über ein Paketdatenübertragungsverfahren kommuniziert, und einen Speicher, der auf einer Systemplatine, wie einer Hauptplatine, angeordnet ist und auf den über eine vorgegebenen Logikschaltung zugegriffen wird.
Generell repräsentiert der eingebettete Speicher in einer engeren Bedeutung den auf dem SOC angeordneten eingebetteten Speicher.
Ein normaler Betriebsmodus des Systems ist ein Betriebszustand nach dem Ausführen eines Anfangsladevorgangs des Systems und nachfolgendem Laden eines Betriebssystems.
Die Testmoduseintrittssequenzdaten umfassen Sequenzfreigabedaten zum Repräsentieren der Anzahl der Testmoduseintrittssequenzen und Testmoduseintrittsbefehlsdaten, die mit der Anzahl der Testmoduseintrittssequenzen korrespondieren.
Die Sequenzfreigabedaten umfassen einen Satz von aufeinander folgenden gültigen Bits, die zum Zählen der Anzahl der Testmoduseintrittssequenzen verwendet werden.
Jedes der gültigen Bits korrespondiert mit den Testmoduseintrittsbefehlsdaten.
In einem Schritt zum Setzen eines Testmodus wird auf ein Bit, zum Beispiel auf ein Least-Significant-Bit (LSB), der Sequenzfreigabedaten zugegriffen und anschließend wird der Bitwert, auf den zugegriffen wurde, dahingehend verifiziert, ob er ein gültiger Wert ist oder nicht.
In Reaktion auf das gültige Bit wird auf korrespondierende Testmoduseintrittsbefehlsdaten zugegriffen und dann wird dem eingebetteten Spei cher in Reaktion auf die Testmoduseintrittsbefehlsdaten, auf die zugegriffen wurde, ein Testmodussetzsignal zur Verfügung gestellt.
Die oben beschriebenen Schritte werden korrespondierend mit der Anzahl der gültigen Bits kontinuierlich wiederholt, bis ein ungültiges Bit auftritt, und wenn alle Testmoduseintrittssequenzen abgeschlossen sind, wird der eingebettete Speicher in den Testmodus gesetzt.
Ein lesbares/beschreibbares Register ist für das Speichertestregister angepasst.
Insbesondere kann ein Teil eines System-PCI-Konfigurationsregisters (PCI: Peripheral Component Interconnection) oder ein Teil eines Konfigurationsregisters in einem AMB-Chip (AMB: Advanced Memory Buffer) als Speichertestregister verwendet werden.
Das Register, in dem die Sequenzfreigabedaten gespeichert sind, wird als Testmoduseintrittssequenzsetzregister (TMESSR) bezeichnet, und das Register, in dem die Testmoduseintrittsbefehlsdaten gespeichert sind, wird als Testmoduseintrittssequenzdatenregister (TMESDR) bezeichnet.
Die Vorrichtung gemäß erfindungsgemäßen Ausführungsformen umfasst eine Steuerschaltung, die dazu ausgebildet ist, das Speichertestregister zu überprüfen, in das die Testmoduseintrittssequenzdaten programmiert sind, die mit dem zu testenden eingebetteten Speicher korrespondieren, und zu überprüfen, ob während des normalen Betriebsmodus des Systems der Testmodussetzbefehl angelegt ist oder nicht. Zudem ist die Steuerschaltung dazu ausgebildet, auf die in das Speichertestregister programmierten Testmoduseintrittssequenzdaten zuzugreifen, wenn der Testmodussetzbefehl angelegt ist, und den eingebetteten Speicher in den Testmodus zu setzen.
Es wird angemerkt, dass die Steuerschaltung im SOC-Chipsatz in einem Speichersteuerschaltungshubchipsatz des Systemspeichers oder im AMB des FBDIMM enthalten sein kann.
Nachfolgend werden unter Bezugnahme auf die beiliegenden Zeichnungen beispielhafte Ausführungsformen der vorliegenden Erfindung beschrieben.
Erstes Ausführungsbeispiel: Systemplatinenumgebung
2 zeigt ein Blockdiagramm einer Hauptplatine eines Systems, auf der ein Speicher gemäß einem erfindungsgemäßen Ausführungsbeispiel angeordnet ist.
Unter Bezugnahme auf 2 umfasst die Hauptplatine eine Central-Processing-Unit (CPU) 200, einen Speicher 220 und einen Speichersteuerhubchipsatz (MCH 240 oder North-Bridge) zum Steuern einer Grafikkarte 230, einen Eingabe-/Ausgabesteuerhub (ICH 270 oder South Bridge) zum Steuern eines PCI-Slots 250 und eines Ports 260 und einen Bus 280 zur Kopplung zwischen dem MCH 240 und dem ICH 270.
In beispielhaften Ausführungsformen der vorliegenden Erfindung umfasst ein Register des MCH 240 ein Speichertestregister.
3 zeigt ein Blockdiagramm eines in 2 dargestellten Speichersteuerhubs gemäß einem erfindungsgemäßen Ausführungsbeispiel.
Im Block des Speichersteuerhubs werden nachfolgend nur wesentliche Punkte beschrieben.
Unter Bezugnahme auf 3 umfasst der Speichersteuerhub 240 eine Steuerschaltung 242, ein erstes Register 244, ein zweites Register 246, ein Flagregister 248 und eine I/O-Schaltung 249.
Ein synchroner Speicher oder ein synchrones Speichermodul ist über die I/O-Schaltung 249 mit der Steuerschaltung 242 des Speichersteuerhubs 240 gekoppelt.
Die Steuerschaltung 242 stellt einer Mehrzahl von Speicherchips 220 Befehlssignale CMD, Adressensignale ADDR und Datensignale DATA zur Verfügung.
Daten, die aus der Mehrzahl von Speicherchips 220 gelesen werden, werden der Steuerschaltung 242 als Datensignale DATA zur Verfügung gestellt. Das bedeutet, dass die Datensignale DATA Lesedaten und Schreibdaten umfassen.
Das erste Register 244 ist ein Testmoduseintrittssequenzsetzregister (TMESSR), in dem Testmoduseintrittssequenzsetzbits programmiert sind.
Das zweite Register 246 ist ein Testmoduseintrittssequenzdatenregister (TMESDR), in dem Testmoduseintrittssequenzdaten programmiert sind.
4 zeigt eine Tabelle zur Darstellung des ersten Registers und des zweiten Registers, die in 3 dargestellt sind, gemäß einem erfindungsgemäßen Ausführungsbeispiel.
Unter Bezugnahme auf 4 umfasst das TMESSR 324 Setzbits MTE0 bis MTE23, die aus 24 Bits zusammengesetzt sind. Das TMESSR 324 speichert die Anzahl von Testmoduseintrittssequenzen. Wenn die Testmoduseintrittssequenz beispielsweise 10 Perioden umfasst, werden die Setzbits MTE0 bis MTE9 jeweils auf einen logisch gültigen Wert „1" gesetzt und die anderen Setzbits MTE10 bis MTE23 werden jeweils auf einen logisch ungültigen Wert „0" gesetzt.
Es wird angemerkt, dass der logisch gültige Wert „1" ein gültiges Setzbit repräsentiert und der logisch ungültige Wert „0" ein ungültiges Setzbit repräsentiert.
Daraus resultiert, dass das aus 24 Bits zusammengesetzte TMESSR 324 einen programmierten Setzbitwert von „00dFFh" (0000 0000 0000 0011 1111 1111) aufweist.
Das TMESDR 326 umfasst 24 Datenregister DR0 bis DR23, wobei die 24 Datenregister DR0 bis DR23 mit jedem der Setzbits MTE0 bis MTE23 korrespondieren, die aus 24 Bits zusammengesetzt sind.
Das Setzbit MTE0 korrespondiert beispielsweise mit dem Datenregister DR0 und das Setzbit MTE23 korrespondiert mit dem Datenregister DR23.
Folglich sind die Testmoduseintrittsequenzdaten in die Datenregister DRi programmiert, die mit den Setzbits MTEi korrespondieren, die den Wert „1" aufweisen.
Wie aus 4 ersichtlich ist, sind die gültigen Daten in jedem der Datenregister DR0 bis DR9 gespeichert, die mit jedem der Setzbits MTE0 bis MTE9 korrespondieren, die den Wert „1" aufweisen.
Jedes der Datenregister DRi umfasst Speicherbefehlsinformationen MTA23 bis MTA19, wie CKE, CS, RAS, CAS und WE, und Speicheradresseninformationen MTA18 bis MTA0.
Im Ausführungsbeispiel der vorliegenden Erfindung ist jedes der Datenregister DRi aus 24 Bits zusammengesetzt, die Gesamtbitzusammensetzung ist jedoch nicht auf 24 Bits begrenzt. Das bedeutet, dass DQ oder DQS hinzugefügt werden können.
Entsprechend können Testoperatoren eines jeweiligen Speicherherstellers basierend auf jeder Testmoduseintrittssequenz das erste Register 244 und das zweite Register 246 programmieren.
5 und 6 zeigen Zeitablaufdiagramme zur Beschreibung eines Betriebs einer in 4 dargestellten programmierten Testmoduseintrittssequenz gemäß einem erfindungsgemäßen Ausführungsbeispiel.
Unter Bezugnahme auf 5 weist jedes der Datenregister DR0, DR2, DR5 und DR8, die mit den Setzbits MTE0, MTE2, MTE5 und MTE8 korrespondieren, den logisch ungültigen Wert „0" auf und das Datenregister DR4, das mit dem Setzbit MTE4 korrespondiert, weist den logisch ungültigen Wert „0" auf.
Unter Bezugnahme auf 6 wird die Befehlssequenz für den Speicherchip 220 in der Sequenz aus MRS, NOP, MRS, NOP, CKE, MRS, NOP, NOP, MRS, -NOP synchronisiert mit den Taktsignalen CK+ und CK- angelegt, da Daten, die in jedem der Datenregister DR0 bis DR9, die mit den Setzbits MTE0 bis MTE9 des ersten Registers 244 korrespondieren, sequentiell gelesen werden.
Korrespondierend mit den vier MRS-Befehlen, werden die MRS-Adressendaten dem Speicherchip 220 viermal zur Verfügung gestellt. Dadurch werden entsprechend dreimal Dummytest-MRS und einmal normale Test-MRS ausgeführt.
Der Speicherchip 220 tritt basierend auf den vierten Test-MRS in den Testmodus ein.
Die dreimaligen Dummytest-MRS werden ausgeführt, um zu verhindern, dass der Speicherchip 200 aufgrund von abnormalen Vorgängen in den Testmodus eintritt, wobei die dreimaligen Dummytest-MRS durch jeden Hersteller variiert werden können.
Alternativ kann der normale Test-MRS nach zweimaligem Dummytest-MRS kontinuierlich ausgeführt werden.
Wie oben ausgeführt ist, kann der Speicher durch Programmieren der Testmoduseintrittssequenz in das erste Register und das zweite Register getestet werden.
In der beispielhaften Ausführungsform der vorliegenden Erfindung ist nachdem ein Betriebssystem geladen ist sowie während eines Systemhochladevorgangs zudem ein in 3 dargestelltes Flagregister 248 vorhanden, so dass der Speicherchip 220 in den Testmodus eintritt.
Das bedeutet, dass der Speicherchip 220 während des Systemhochladevorgangs in den Testmodus eintreten kann, wenn ein Wert des Flagregisters 248 „0" ist, und dass der Speicherchip 220 während Zeitperioden außerhalb des Systemhochladevorgangs in den Testmodus eintreten kann, wenn der Wert des Flagregisters 248 „1" ist.
7 und 8 zeigen Flussdiagramme zur Beschreibung eines Betriebs einer Testmoduseintrittssequenz eines Speichers gemäß einem erfindungsgemäßen Ausführungsbeispiel.
Unter Bezugnahme auf 7 führt ein in 2 als CPU dargestellter Systemprozessor 210 ein ROM BIOS aus, um im Schritt S602 ein System zu initialisieren, wenn die Energie angeschaltet wird.
Das bedeutet, dass der Systemprozessor 210 das ROM BIOS ausführt, um einen Power-On-Self-Test (POST, Einschaltselbsttest) auszuführen.
Der POST umfasst einen CPU-Test, einen ROM-BIOS-Überprüfungssummentest, einen DMA-Steuertest, einen Interruptsteuertest, einen Timertest, eine Hauptspeichergrößenüberprüfung, eine Interruptvektortabelleninitialisierung, einen Videotest, einen Speichertest, eine Coprozessorüberprüfung, eine Portüberprüfung, eine Disksteuerüberprüfung, eine Tastaturüberprüfung und eine Mausüberprüfung.
Daten für das Speichertestregister werden im CMOS BIOS programmiert und während des Systemhochladevorgangs werden die im CMOS BIOS gespeicherten Daten in die Speichertestregister TMESSR und TMESDR geschrieben.
Während die Daten im CMOS BIOS in das Speichertestregister geschrieben werden, wird ein Wert des MTE0 gelesen. Wenn der Wert des MTE0 „0" ist, tritt kein Setzen des Speichertestmodus auf. Wenn der Wert des MTE0 „1" ist, werden die Daten des Datenregisters DR0 zum Speicherchip 220 übertragen, um das Setzen des Speichertestmodus auszuführen.
Wenn der POST-Vorgang abgeschlossen ist, wird im Schritt S604 ein Betriebssystem geladen.
Das bedeutet, dass das auf einer Festplatte gespeicherte Betriebssystem in den Speicher geladen wird und Benutzer einen Computer benutzen können, der von dem Betriebssystem gesteuert wird.
Ein Wert des Flagregisters 248 wird im Schritt S606 überprüft und ein normaler Bereitschaftsmodus wird im Schritt S608 ausgeführt, wenn der Wert des Flagregisters 248 „0" ist.
Während des normalen Bereitschaftsmodus programmieren Testoperatoren im Schritt S610 die Speichertestregister 244, 246 und 248, wenn die Testoperatoren den Speicher testen sollen.
Die Testmoduseintrittssequenzdaten, die mit dem zu testenden Speicher korrespondieren, werden dem System zur Verfügung gestellt, und die Testmoduseintrittssequenzen werden in das TMESSR 244 und das TMESDR 246 gespeichert, die im PCI-CFG-Register enthalten sind. Nachfolgend werden die Testmoduseintrittssequenzdaten programmiert.
Gemäß der Programmierung der Testmoduseintrittssequenzdaten des Speichertestregisters wird der Wert des Flagregisters 248 auf „1" gesetzt.
Im Schritt S612 wird das Setzen des Speichertestmodus ausgeführt, wenn im Schritt S606 der Wert des Flagregisters 248 gleich „1" ist.
8 zeigt ein Flussdiagramm zur Beschreibung eines in 7 dargestellten Speichertestmodussetzschrittes S612 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung.
Unter Bezugnahme auf 8 stellt die Steuerschaltung 242 dem Speicher im Schritt S702 einen ABP-Befehl zur Verfügung, um alle Speicherzellen des Speichers vorzuladen.
Die Steuerschaltung 242 überprüft oder verifiziert im Schritt S704, ob das MTE0 des TMESSR 244 den Wert „0" aufweist.
Wenn der Wert des MTE0 „0" ist, wird bestimmt, dass das Datenregister DR0 des TMESDR 246 nicht programmiert ist oder es wird als Ausfall bestimmt. Als Ergebnis wird ein Knoten A, d.h. ein aktueller Prozessfluss, zum Schritt S618 aus 7 verzweigt und der Knoten A wird vom Testmodus freigegeben.
Wird im Schritt S704 der Wert des MTE0 mit „1" bestimmt, dann greift die Steuerschaltung 242 im Schritt S706 auf das Datenregister DR0 des TMESDR 246 zu. Der Test-MRS-Befehl, der mit den aus dem Datenregister DR0 geholten Daten korrespondiert, wird an den Speicher angelegt.
Die Steuerschaltung 242 überprüft oder verifiziert im Schritt S708 kontinuierlich, ob das MTE1 des TMESDR 244 den Wert „0" aufweist.
Wenn der Wert des MTE1 „0" ist, wird bestimmt, dass das Datenregister DR1 des TMESDR 246 nicht programmiert ist oder es wird als Ausfall bestimmt. Als Ergebnis wird ein aktueller Prozessfluss zu einem in 7 dargestellten Knoten B verzweigt und dann wird der Schritt S614 aus 7 ausgeführt. Im Schritt S614 wird ein vorgegebener Testvorgang ausgeführt.
Im Schritt S616 überprüft die Steuerschaltung, ob der vorgegebene Testvorgang abgeschlossen ist, oder nicht. Wenn der vorgegebene Testvorgang abgeschlossen ist, wird der Schritt S616 ausgeführt.
Wird im Schritt S708 der Wert des MTE1 mit „1" bestimmt, dann greift die Steuerschaltung 242 im Schritt S710 auf das Datenregister DR1 des TMESDR 246 zu.
Der Speichertestmodussetzvorgang wird kontinuierlich ausgeführt, bis im Schritt S714 auf das Datenregister DRi des TMESDR 246 zugegriffen wird, um die Test-MRS-Sequenz auszuführen, die mit den vom Datenregister DRi geholten Daten korrespondiert.
Wie oben ausgeführt ist, wird jeder Wert des MTE0 bis zum MTE9 überprüft, um sequentiell auf alle Testmoduseintrittssequenzdaten der Datenregister DR0 bis DR9 zuzugreifen. Entsprechend wird die in 6 dargestellte Test-MRS-Befehlssequenz erzeugt und die erzeugte Test-MRS-Befehlssequenz wird an den Speicher angelegt.
Wenn die Test-MRS-Befehlssequenz an den Speicher über eine Anzahl von 10 Perioden angelegt wird, tritt der Speicher sukzessive in den Testmodus ein, und anschließend wird der Speicher in den Testmodus gesetzt.
Wenn jedoch eine Periode unter den 10 Perioden als Ausfall bestimmt wird, tritt der Speicher nicht in den Testmodus ein.
Daher kann ein Systemoperator den Speicher durch Programmieren des Speichertestregisters frei testen.
Zweites Ausführungsbeispiel: Pakettypspeichermodul
9 zeigt ein Blockdiagramm eines Hubs eines Speichersystems gemäß einem erfindungsgemäßen Ausführungsbeispiel.
Unter Bezugnahme auf 9 umfasst der Hub des Speichersystems eine Datensende-/Datenempfangseinheit 812, eine erste Schnittstelleneinheit 814, eine zweite Schnittstelleneinheit 816 und eine Datenverarbeitungseinheit 818.
Die Datensende-/Datenempfangseinheit 812 umfasst einen ersten Empfänger SRx, einen ersten Sender STx, einen zweiten Empfänger NRx und einen zweiten Sender NTx.
Der in einem ersten Modul 800-1 enthaltene erste Empfänger SRx ist mit einem Bus 802 gekoppelt, um ein South-bound-Packet (SBP) von einer Speichersteuerschaltung 800 zu empfangen.
Das über den ersten Empfänger SRx empfangene SBP wird zum ersten Sender STx übertragen. Der erste Sender STx ist mit einem in einem benachbarten Modul 800-2 enthaltenen ersten Empfänger SRx gekoppelt, um das SBP zu übertragen.
Der Bus 802 und ein Bus 804 dienen zum Übertragen des SBP. Die Busse 802 und 804 übertragen jeweils identische SBP, wobei die Busse 802 und 804 voneinander isoliert sind. Daher sind die Busse 802 und 804 in einer Punkt-zu-Punkt-Konfiguration miteinander gekoppelt.
Die ersten Schnittstelleneinheit 814 umfasst ein Flagregister RG1, ein Testmoduseintrittssequenzsetzregister (TMESSR, RG2), ein Testmoduseintrittssequenzdatenregister (TMESDR, RG3) und ein Detektionsregister RG4, so dass die erste Schnittstelleneinheit 814 Systemmanagementinformationen über einen Systemmanagementbus 809 an die Speichersteuerschaltung 800 sendet oder von der Speichersteuerschaltung 800 empfängt.
Die erste Schnittstelleneinheit 814 speichert, wie aus 9 ersichtlich ist, ein Testmodussetzsignal, das von der Speichersteuerschaltung 800 über den SMBUS 809 zur Verfügung gestellt wird, im Flagregister RG1 und speichert die Anzahl der Testmoduseintrittssequenzen im Testmoduseintrittssequenzsetzregister (TMESSR, RG2) und speichert die Testmoduseintrittssequenzdaten im Testmoduseintrittssequenzdatenregister (TMESDR, RG3).
Das bedeutet, dass ein Testsetzflagwert, der aus einem Bit aufgebaut ist, im RG1 gespeichert ist, Sequenzfreigabedaten, die aus 24 Bits aufgebaut sind, im RG2 gespeichert sind, und 24 Testmoduseintrittsbefehlsdaten, die aus 24 Bits aufgebaut sind, im RG3 gespeichert sind.
Wie oben ausgeführt ist, führt die Datenverarbeitungseinheit 818 nach der Programmierung der im Speichermodul enthaltenen Register RG1, RG2 und RG3 basierend auf dem in 7 und 8 dargestellten Prozess die Testmodussetzsequenz aus, wodurch die Speicherchips im Speichermodul anschließend in den Testmodus eintreten.
Daraus resultiert, dass ein Tester die Testmodussequenzen leicht programmieren kann, die mit der Testmodussequenz übereinstimmen, die mit jedem der Speicherchips im Speichermodul korrespondieren.
Gewerbliche Anwendbarkeit:
Wie oben ausgeführt ist, kann das Speichermodul mit einer BIST-Schaltung oder wenigstens ein im System angeordneter Speicher unabhängig vom Speicherhersteller leicht in den Testmodus eintreten. Dadurch können die Speichertestzeit und die Speichertestabdeckung verbessert werden.
Die Erfindung ist oben unter Bezugnahme auf die genannten Ausführungsbeispiele beschrieben. Es versteht sich, dass Modifikationen und Variationen einem Fachmann im Lichte der vorherigen Beschreibung offensichtlich sind. Entsprechend umfasst die Erfindung Modifikationen und Variationen, die unter den Geist und den Schutzbereich der nachfolgenden Ansprüche fallen.
Zusammenfassung
Die Erfindung betrifft ein Verfahren zum Eintritt eines in einem Speichersystem angeordneten Speichermoduls oder einer Mehrzahl von Speichern, die auf einem Speichermodul angeordnet sind, in einen Testmodus sowie ein erstes Register und ein zweites Register zum Ausführen des Verfahrens. Ein jeweiliger Speicherhersteller stellt verschiedene MRS-Codes zum Eintreten des Speichers in den Testmodus und verschiedene Verfahren zum Eintreten des Speichers in den Testmodus zur Verfügung. Daraus folgt, dass die Anzahl der Test-MRS im ersten Register zum Steuern des Speichers gespeichert wird und die Test-MRS-Codes in das zweite Register programmiert werden. Zusätzlich korrespondiert jedes der im ersten Register gespeicherten Bits zur Bestimmung der Anzahl der Test-MRS mit einem zugehörigen Bit des zweiten Registers, das den korrespondierenden Test-MRS-Code speichert.

Claims

Testmoduskoppelverfahren eines eingebetteten Speichers mit den Schritten: – Programmieren von Testmoduseintrittssequenzdaten in ein Speichertestregister, wobei die Testmoduseintrittssequenzdaten mit dem zu testenden eingebetteten Speicher korrespondieren, – Überprüfen, ob während eines normalen Betriebs des Systems ein Testmodussetzbefehl eingegeben wird oder nicht, und – Zugreifen auf die in das Speichertestregister programmierten Testmoduseintrittssequenzdaten, wenn der Testmodussetzbefehl eingegeben wird, und anschließendes Setzen des eingebetteten Speichers in den Testmodus.
Testmoduskoppelverfahren nach Anspruch 1, wobei die Testmoduseintrittssequenzdaten umfassen: – Sequenzfreigabedaten zum Repräsentieren der Anzahl der Testmoduseintrittssequenzen, und – eine Mehrzahl von Testmoduseintrittsbefehlsdaten, die mit der Anzahl der Testmoduseintrittssequenzen korrespondieren.
Testmoduskoppelverfahren nach Anspruch 2, wobei die Sequenzfreigabedaten einen Satz aufeinander folgender gültiger Bits zum Zählen der Anzahl der Testmoduseintrittssequenzen umfassen.
Testmoduskoppelverfahren nach Anspruch 3, wobei jedes der aufeinander folgenden gültigen Bits mit jedem der Testmoduseintrittsbefehlsdaten korrespondiert.
Testmoduskoppelverfahren nach Anspruch 4, wobei das Setzen des eingebetteten Speichers in den Testmodus die Schritte umfasst: – Zugreifen auf ein einzelnes Bit der Sequenzfreigabedaten, – Bestimmen, ob das Bit, auf das zugegriffen wurde, einen gültigen Bitwert oder einen ungültigen Bitwert aufweist, – Zugreifen auf die Testmoduseintrittsbefehlsdaten, die mit den Sequenzfreigabedaten korrespondieren, in Reaktion auf das gültige Bit, – Bereitstellen eines Testmodussetzsignals an den eingebetteten Speicher in Reaktion auf die Testmoduseintrittsbefehlsdaten, auf die zugegriffen wurde, und – Wiederholen des Zugriffs auf ein einzelnes Bit, der Bestimmung, des Zugriffs auf die mit dem Sequenzfreigabedaten korrespondierenden Testmoduseintrittsbefehlsdaten in Reaktion auf das gültige Bit und der Bereitstellung eines Testmodussetzsignals so oft wie die Anzahl von gültigen Bits, bis die Sequenzfreigabedaten, auf die zugegriffen wurde, als der ungültige Bitwert bestimmt werden.
Testmoduskoppelverfahren nach Anspruch 2, wobei die Testmoduseintrittsbefehlsdaten Testmodusregistersetzbefehlsdaten und Adressendaten umfassen.
Testmoduskoppelverfahren nach Anspruch 1, wobei das Speichertestregister ein Peripheral-Component-Interconnection(PCI)-Konfigurationsregister des Systems umfasst.
Testmoduskoppelverfahren nach Anspruch 1, wobei das Speichertestregister ein Konfigurationsregister in einem Advanced- Memory-Buffer (AMB) eines Fully-Buffered-Dual-Inline-Memory-Moduls (FBDIMM) umfasst.
Testmoduskoppelvorrichtung eines eingebetteten Speichers, umfassend: – ein Speichertestregister, in das Testmoduseintrittssequenzdaten programmiert sind, wobei die Testmoduseintrittssequenzdaten mit dem zu testenden eingebetteten Speicher korrespondieren, und – eine Steuerschaltung, die derart ausgebildet ist, dass sie überprüft, ob während eines normalen Betriebs des Systems ein Testmodussetzbefehl eingegeben ist oder nicht, dass sie auf die in das Speichertestregister programmierten Testmoduseintrittssequenzdaten zugreift, wenn der Testmodussetzbefehl eingegeben ist, und dass sie anschließend den eingebetteten Speichers in den Testmodus setzt.
Testmoduskoppelvorrichtung nach Anspruch 9, wobei die Testmoduskoppelvorrichtung in einem Systemchipsatz enthalten ist, und wobei das Speichertestregister ein PCI-Konfigurationsregister im Systemchipsatz umfasst.
Testmoduskoppelvorrichtung nach Anspruch 9, wobei die Testmoduskoppelvorrichtung in einem AMB-Chipsatz eines FBDIMM enthalten ist, und wobei das Speichertestregister ein Konfigurationsregister im AMB-Chipsatz umfasst.
Testmoduskoppelvorrichtung nach Anspruch 9, wobei die Testmoduskoppelvorrichtung in einem System-On-Chip(SOC)-Chipsatz enthalten ist, und wobei das Speichertestregister ein Konfigurationsregister des SOC-Chipsatzes umfasst.
Testmoduskoppelvorrichtung nach Anspruch 9, wobei die in das Speichertestregister programmierten Testmoduseintrittssequenzdaten umfassen: – Sequenzfreigabedaten zum Repräsentieren der Anzahl der Testmoduseintrittssequenzen, und – Testmoduseintrittsbefehlsdaten, die mit der Anzahl der Testmoduseintrittssequenzen korrespondieren.
Testmoduskoppelvorrichtung nach Anspruch 13, wobei die Sequenzfreigabedaten einen Satz aufeinander folgender gültiger Bits zum Zählen der Anzahl der Testmoduseintrittssequenzen umfassen.
Testmoduskoppelvorrichtung nach Anspruch 14, wobei jedes der aufeinander folgenden gültigen Bits mit jedem der Testmoduseintrittssequenzdaten korrespondiert.
Testmoduskoppelvorrichtung nach Anspruch 15, wobei die Steuerschaltung – auf ein Bit der Sequenzfreigabedaten zugreift, wenn der Testmodussetzbefehl eingegeben ist, – bestimmt, ob das Bit, auf das zugegriffen wurde, einen gültigen Bitwert oder einen ungültigen Bitwert aufweist, – in Reaktion auf das gültige Bit auf die Testmoduseintrittsbefehlsdaten zugreift, die mit den Sequenzfreigabedaten korrespondieren, – dem eingebetteten Speicher in Reaktion auf die Testmoduseintrittsbefehlsdaten, auf die zugegriffen wurde, ein Testmodussetzsignal bereitstellt, und – den Zugriff auf ein Bit, die Bestimmung, den Zugriff auf die mit dem Sequenzfreigabedaten korrespondierenden Testmoduseintrittsbefehlsdaten in Reaktion auf das gültige Bit und die Bereitstellung eines Testmodussetzsignals so oft wie die Anzahl von gültigen Bits wiederholt, bis die Sequenzfreigabedaten, auf die zugegriffen wurde, als der ungültige Bitwert bestimmt sind.
Testmoduskoppelvorrichtung nach Anspruch 13, wobei die Testmoduseintrittsbefehlsdaten Testmodusregistersetzbefehlsdaten und Adressendaten umfassen.
Koppelverfahren, bei dem eine Testmoduseintrittssequenz eines Speicherchips programmierbar ist, mit den Schritten: – Lesen eines einzelnen Setzbits aus einem Testmoduseintrittssequenzsetzregister, – Bestimmen, ob das gelesene Setzbit einen gültigen Bitwert oder einen ungültigen Bitwert aufweist, – Lesen von korrespondierenden Eintrittssequenzdaten aus einem Testmoduseintrittssequenzdatenregister in Reaktion auf das gültige Setzbit, – Bereitstellen eines Testmodussetzsignals für einen Speicherchip in Reaktion auf die gelesenen Eintrittssequenzdaten, und – Ausführen der Testmoduseintrittssequenz durch Wiederholen des Lesevorgangs eines einzelnen Setzbits, des Bestimmungsvorgangs, des Lesevorgangs der korrespondierenden Eintrittssequenzdaten und der Bereitstellung eines Testmodussetzsignals so oft wie die Anzahl der gültigen Setzbits, bis das gelesene Setzbit als der ungültige Bitwert bestimmt wird.
Koppelverfahren nach Anspruch 18, wobei die gültigen Setzbits die Anzahl der Testmoduseintrittssequenzen des Speicherchips umfassen und in das Testmoduseintrittssequenzsetzregister programmiert werden.
Koppelverfahren nach Anspruch 19, wobei die gültigen Setzbits sequentiell von einem Least-Significant-Bit (LSB) bis zu einem Most-Significant-Bit (MSB) des Testmoduseintrittssequenzsetzregisters gelesen werden.
Koppelverfahren nach Anspruch 18, wobei die Testmoduseintrittssequenzdaten als Datensequenz, die mit der Testmoduseintrittssequenz des Speicherchips korrespondiert, sequentiell in das Testmoduseintrittssequenzdatenregister vorprogrammiert werden.
Koppelverfahren nach Anspruch 18, wobei die Testmoduseintrittssequenzdaten die Modusregistersetzbefehlsdaten des Speicherchips und Adressendaten umfassen.
Koppelverfahren nach Anspruch 18, weiter umfassend die Modusregistersetzbefehlsdaten des Speicherchips und die Adressendaten.
Koppelvorrichtung, in die eine Testmoduseintrittssequenz eines Speicherchips programmierbar ist, umfassend: – ein Testmoduseintrittssequenzsetzregister, das wenigstens ein Setzbit speichert, – ein Testmoduseintrittssequenzdatenregister, das wenigstens einen Eintrittssequenzdatensatz speichert, – eine Steuerschaltung, die dazu ausgebildet ist, ein einzelnes Setzbit aus dem Testmoduseintrittssequenzsetzregister zu lesen, zu bestimmen, ob das gelesene Setzbit einen gültigen Bitwert oder einen ungültigen Bitwert aufweist, in Reaktion auf das gültige Setzbit korrespondierende Eintrittsse quenzdaten aus dem Testmoduseintrittssequenzdatenregister zu lesen, in Reaktion auf die gelesenen Eintrittssequenzdaten dem Speicherchip ein Testmodussetzsignal zur Verfügung zu stellen und die Testmoduseintrittssequenz durch Wiederholen des Lesevorgangs des einen Setzbits, des Bestimmungsvorgangs, des Lesevorgangs der korrespondierenden Eintrittssequenzdaten und der Bereitstellung eines Testmodussetzsignals so oft wie die Anzahl der gültigen Setzbits auszuführen, bis das gelesene Setzbit als der ungültige Bitwert bestimmt ist.
Koppelvorrichtung nach Anspruch 24, wobei die gültigen Setzbits die Anzahl der Testmoduseintrittssequenzen des Speicherchips umfassen und in das Testmoduseintrittssequenzsetzregister vorprogrammiert sind.
Koppelvorrichtung nach Anspruch 24, wobei die Eintrittssequenzdaten als Datensequenz, die mit der Testmoduseintrittssequenz des Speicherchips korrespondiert, sequentiell in das Testmoduseintrittssequenzdatenregister vorprogrammiert sind.
Koppelvorrichtung nach Anspruch 24, wobei die Koppelvorrichtung zu einem Hub gehört, der in einer Speichersteuerschaltung oder in einem Speichermodul angeordnet ist.
Hub für ein Speichermodul, umfassend: – ein Testmoduseintrittssequenzsetzregister, das wenigstens ein Setzbit speichert, – ein Testmoduseintrittssequenzdatenregister, das wenigstens einen Eintrittssequenzdatensatz speichert, – eine Ausgabeschaltung, die dazu ausgebildet ist, ein Testmodussetzsignal an wenigstens einen Speicherchip auszugeben, und – eine Steuerschaltung, die die dazu ausgebildet ist, ein Setzbit aus dem Testmoduseintrittssequenzsetzregister zu lesen, zu bestimmen, ob das gelesene Setzbit einen gültigen Bitwert oder einen ungültigen Bitwert aufweist, in Reaktion auf das gültige Setzbit korrespondierende Eintrittssequenzdaten aus dem Testmoduseintrittssequenzdatenregister zu lesen, in Reaktion auf die gelesenen Eintrittssequenzdaten dem Speicherchip ein Testmodussetzsignal zur Verfügung zu stellen und die Eintrittssequenz durch Wiederholen des Lesevorgangs des einen Setzbits, des Bestimmungsvorgangs, des Lesevorgangs der korrespondierenden Eintrittssequenzdaten und der Bereitstellung eines Testmodussetzsignals so oft wie die Anzahl der gültigen Setzbits auszuführen, bis das gelesene Setzbit als der ungültige Bitwert bestimmt ist.
Speichermodul, mit – einer Mehrzahl von Speicherchips, die in einen Testmodus setzbar sind, – einem Testmoduseintrittssequenzsetzregister, das wenigstens ein Setzbit speichert, – einem Testmoduseintrittssequenzdatenregister, das wenigstens einen Eintrittssequenzdatensatz speichert, – einer Ausgabeschaltung, die dazu ausgebildet ist, ein Testmodussetzsignal an wenigstens einen Speicherchip auszugeben, und – einer Steuerschaltung, die dazu ausgebildet ist, ein Setzbit aus dem Testmoduseintrittssequenzsetzregister zu lesen, zu bestimmen, ob das gelesene Setzbit einen gültigen Bitwert oder einen ungültigen Bitwert aufweist, in Reaktion auf das gültige Setzbit korrespondierende Eintrittssequenzdaten aus dem Testmoduseintrittssequenzdatenregister zu lesen, in Reaktion auf die gelesenen Eintrittssequenzdaten dem Speicherchip ein Testmodussetzsignal zur Verfügung zu stellen und die Eintrittssequenz durch Wiederholen des Lesevorgangs des einen Setzbits, des Bestimmungsvorgangs, des Lesevorgangs der korrespondierenden Eintrittssequenzdaten und der Bereitstellung eines Testmodussetzsignals so oft wie die Anzahl der gültigen Setzbits auszuführen, bis das gelesene Setzbit als der ungültige Bitwert bestimmt ist.
System auf dem ein Speicher angeordnet ist, mit – wenigstens einem Speicherchip, der in einen Testmodus setzbar ist, und – einer Speichersteuerschaltung, die dazu ausgebildet ist, ein einzelnes Setzbit aus einem ersten Register zu lesen, zu bestimmen, ob das gelesene Setzbit einen gültigen Bitwert oder einen ungültigen Bitwert aufweist, in Reaktion auf das gültige Setzbit korrespondierende Eintrittssequenzdaten aus einem zweiten Register zu lesen, in Reaktion auf die gelesenen Eintrittssequenzdaten dem Speicherchip ein Testmodussetzsignal zur Verfügung zu stellen und die Testmoduseintrittssequenz durch Wiederholen des Lesevorgangs des einen Setzbits, des Bestimmungsvorgangs, des Lesevorgangs der korrespondierenden Eintrittssequenzdaten und der Bereitstellung eines Testmodussetzsignals so oft wie die Anzahl der gültigen Setzbits auszuführen, bis das gelesene Setzbit als ungültiger Bitwert bestimmt ist.