CN106886495B - 一种嵌入式系统及其控制方法 - Google Patents
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Abstract
本发明公开了一种嵌入式系统及其控制方法，所述系统包括：总线、存储器地址交换寄存器、存储器地址交换控制模块、第一闪存存储器、第二闪存存储器和随机存取存储器，存储器地址交换控制模块，用于在存储器地址交换寄存器为复位值时，控制第一闪存存储器直接与总线相连，以及控制第二闪存存储器通过存储器地址交换控制模块与总线连接，还用于在存储器地址交换寄存器为置位值时，控制第二闪存存储器直接与总线相连，以及控制第一闪存存储器通过存储器地址交换控制模块与总线连接。采用该系统，以较少的随机存取存储器，将尽可能多的闪存存储器中的程序数据通过随机存取存储器读取，提高读取速度，节约成本。
Description
技术领域
本发明涉及嵌入式系统技术领域，尤其涉及一种嵌入式系统及其控制方法。
背景技术
微控制单元(Micro Control Unit，MCU)，又称单片微型计算机或者单片机，是指随着大规模集成电路的出现及其发展，将计算机的中央处理器(Central ProcessingUnit，CPU)、随机存取存储器(Random Access Memory，RAM)、只读存储器(Read-OnlyMemory，ROM)、定时计数器和多种输入/输出接口等集成在一片芯片上，形成芯片级的计算机，为不同的应用场合做不同组合控制。闪存(Flash Memory，简称Flash)是一种非易失性存储器，既能在掉电的情况下保存数据，又能够进行多次擦除和编程，具有较高的灵活性，逐渐成为MCU中非常重要的程序、数据存储器。
随着MCU的发展，MCU中Flash的容量越来越大，Flash的读取速度成为制约MCU发展的一个重要因素。为了提升Flash的读取速度，大多采取将Flash中程序数据复制到与之相连的RAM中，RAM的读取速度远大于Flash的读取速度，从而提高对这部分程序数据的读取速度。
但是现有技术中，为了提升更多Flash的读取速度，通过增加RAM单元来映射更多Flash单元，RAM单元和Flash单元一一对应设置，而一个RAM单元一般是由6个晶体管组成，比Flash单元需要更多的面积，因此现有技术存在成本较高的缺陷。
发明内容
有鉴于此，本发明实施例提供一种嵌入式系统及其控制方法，旨在使用较少的RAM，将尽可能多的Flash通过RAM提高读取速度，节约成本。
第一方面，本发明实施例提供了一种嵌入式系统，包括：
总线、存储器地址交换寄存器、存储器地址交换控制模块、第一闪存存储器、第二闪存存储器和随机存取存储器；
所述存储器地址交换寄存器、所述存储器地址交换控制模块分别与所述总线连接；
所述存储器地址交换控制模块还分别与所述第一闪存存储器、所述第二闪存存储器和所述随机存取存储器连接，用于在所述存储器地址交换寄存器为复位值时，控制所述第一闪存存储器直接与所述总线相连，以及控制所述第二闪存存储器通过所述存储器地址交换控制模块与所述总线连接，且将所述第二闪存存储器的程序数据写入到所述随机存取存储器；
所述存储器地址交换控制模块还用于在所述存储器地址交换寄存器为置位值时，控制所述第二闪存存储器直接与所述总线相连，以及控制所述第一闪存存储器通过所述存储器地址交换控制模块与所述总线连接，且将所述第一闪存存储器的程序数据写入到所述随机存取存储器。
可选的，所述存储器地址交换控制模块还用于在接收到第一读取请求时，从所述随机存取存储器读取与所述第一读取请求对应的程序数据。
可选的，所述存储器地址交换控制模块还用于在接收到第一写入请求时，将所述程序数据写入到所述随机存取存储器和所述第二闪存存储器中。
可选的，所述存储器地址交换控制模块还用于在接收到第二读取请求时，从所述随机存取存储器读取与所述第二读取请求对应的程序数据。
可选的，所述存储器地址交换控制模块还用于在接收到第二写入请求时，将所述程序数据写入到所述随机存取存储器和所述第一闪存存储器中。
第二方面，本发明实施例还提供了一种嵌入式系统的控制方法，包括：
存储器地址交换控制模块获取所述存储器地址交换寄存器的寄存值；
若所述寄存值为复位值，控制所述第一闪存存储器直接与所述总线相连，以及控制所述第二闪存存储器通过所述存储器地址交换控制模块与所述总线连接，且将所述第二闪存存储器的程序数据写入到所述随机存取存储器；
若所述寄存值为置位值，控制所述第二闪存存储器直接与所述总线相连，以及控制所述第一闪存存储器通过所述存储器地址交换控制模块与所述总线连接，且将所述第一闪存存储器的程序数据写入到所述随机存取存储器。
可选的，接收到第一读取请求时，从所述随机存取存储器读取与所述第一读取请求对应的程序数据；
接收到第一写入请求时，将所述程序数据写入到所述随机存取存储器和所述第二闪存存储器中。
可选的，接收到第二读取请求时，从所述随机存取存储器读取与所述第二读取请求对应的程序数据；
接收到第二写入请求时，将所述程序数据写入到所述随机存取存储器和所述第一闪存存储器中。
本发明实施例提供一种嵌入式系统及其控制方法，其中，所述嵌入式系统包括：总线、存储器地址交换寄存器、存储器地址交换控制模块、第一闪存存储器、第二闪存存储器和随机存取存储器，存储器地址交换控制模块获取所述存储器地址交换寄存器的寄存值，若所述寄存值为复位值，控制所述第一闪存存储器直接与所述总线相连，以及控制所述第二闪存存储器通过所述存储器地址交换控制模块与所述总线连接，且将所述第二闪存存储器的程序数据写入到所述随机存取存储器；若所述寄存值为置位值时，控制第二闪存存储器直接与总线相连，以及控制第一闪存存储器通过存储器地址交换控制模块与总线连接，且将第一闪存存储器的程序数据写入到随机存取存储器。采用本发明实施例提供的嵌入式系统及其控制方法，旨在使用较少的随机存取存储器，将尽可能多的闪存存储器中的程序数据通过随机存取存储器读取，提高读取速度，节约成本。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1是本发明实施例一提供的一种嵌入式系统的结构示意图；
图2是本发明实施例二提供的一种嵌入式系统的控制方法的流程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
实施例一
图1是本发明实施例一提供的一种嵌入式系统的结构示意图。如图1所示，所述嵌入式系统包括：
总线101、存储器地址交换寄存器102、存储器地址交换控制模块103、第一闪存存储器104、第二闪存存储器105和随机存取存储器106。
存储器地址交换寄存器102、存储器地址交换控制模块103分别与总线101连接；
存储器地址交换控制模块103还分别与第一闪存存储器104、第二闪存存储器105和随机存取存储器106连接，用于在存储器地址交换寄存器102为复位值时，控制第一闪存存储器104直接与总线101相连，以及控制第二闪存存储器105通过存储器地址交换控制模块103与总线101连接，且将第二闪存存储器105的程序数据写入到随机存取存储器106。
示例性的，如图1所示，该嵌入式系统还包括A、B、C、D四个连接端口，在存储器地址交换寄存器102为复位值时，通过A与B相连，控制第一闪存存储器104直接与总线101相连，通过C与D相连，控制第二闪存存储器105通过存储器地址交换控制模块103与总线101连接，并将第二闪存存储器105的程序数据写入到随机存取存储器106。
进一步的，本发明实施例提供的嵌入式系统，将第一地址空间映射为与随机存取存储器106相连的闪存存储器的地址范围，将第二地址空间映射为直接与总线101相连的闪存存储器的地址范围。当存储器地址交换寄存器102为复位值时，将第二地址空间映射为第一闪存存储器104的地址范围，将第一地址空间，即随机存取存储器106的地址范围，映射为第二闪存存储器105的地址范围。
存储器地址交换控制模块103还用于在存储器地址交换寄存器102为置位值时，控制第二闪存存储器105直接与总线101相连，以及控制第一闪存存储器104通过存储器地址交换控制模块103与总线101连接，且将第一闪存存储器104的程序数据写入到随机存取存储器106。
示例性的，如图1所示，在存储器地址交换寄存器102为置位值时，通过A与D相连，控制第二闪存存储器105直接与总线101相连，通过C与B相连，控制第一闪存存储器104通过存储器地址交换控制模块103与总线101连接，且将第一闪存存储器104的程序数据写入到随机存取存储器106。此时，将第二地址空间映射为第二闪存存储器105的地址范围，将第一地址空间，即随机存取存储器106的地址范围，映射为第一闪存存储器104的地址范围。
可选的，存储器地址交换控制模块103还用于在接收到第一读取请求时，从随机存取存储器106读取与第一读取请求对应的程序数据。
示例性的，所述第一读取请求可以是存储器地址交换寄存器102为复位值时，总线101对第一地址空间的读取请求。当存储器地址交换控制模块103接收到第一读取请求时，从随机存取存储器106读取与第一读取请求对应的程序数据，即从随机存取存储器106读取与第二闪存存储器105中程序数据相同的程序数据。
可选的，存储器地址交换控制模块103还用于在接收到第一写入请求时，将程序数据写入到随机存取存储器106和第二闪存存储器105中。
示例性的，所述第一写入请求可以是存储器地址交换寄存器为复位值时，总线101对第一地址空间的写入请求。当存储器地址交换控制模块103接收到第一写入请求时，将程序数据写入到随机存取存储器106和第二闪存存储器105中。
可选的，存储器地址交换控制模块103还用于在接收到第二读取请求时，从随机存取存储器106读取与第二读取请求对应的程序数据。
示例性的，所述第二读取请求可以是存储器地址交换寄存器102为置位值时，总线101对第一地址空间的读取请求。当存储器地址交换控制模块103接收到第二读取请求时，从随机存取存储器106读取与第二读取请求对应的程序数据，即从随机存取存储器106读取与第一闪存存储器104中程序数据相同的程序数据。
可选的，存储器地址交换控制模块103还用于在接收到第二写入请求时，将程序数据写入到随机存取存储器106和第一闪存存储器104中。
示例性的，所述第二写入请求可以是存储器地址交换寄存器为置位值时，总线101对第一地址空间的写入请求。当存储器地址交换控制模块103接收到第二写入请求时，将程序数据写入到随机存取存储器106和第一闪存存储器104中。
本发明实施例一提供的嵌入式系统，获取存储器地址交换寄存器的寄存值，若寄存值为复位值，控制第一闪存存储器直接与总线相连，以及控制第二闪存存储器通过存储器地址交换控制模块与总线连接，且将第二闪存存储器的程序数据写入到随机存取存储器，若寄存值为置位值，控制第二闪存存储器直接与总线相连，以及控制第一闪存存储器通过存储器地址交换控制模块与总线连接，且将第一闪存存储器的程序数据写入到随机存取存储器。采用本发明实施例提供的嵌入式系统，可以使用较少的随机存取存储器，将尽可能多的闪存存储器中的程序数据通过随机存取存储器读取，提高读取速度，节约成本。
实施例二
图2是本发明实施例二提供的一种嵌入式系统的控制方法的流程示意图，本实施例是以上述实施例所述的嵌入式系统为基础，提供一种嵌入式系统的控制方法。如图2所示，该方法包括：
S210、存储器地址交换控制模块获取所述存储器地址交换寄存器的寄存值。
S220、若所述寄存值为复位值，控制所述第一闪存存储器直接与所述总线相连，以及控制所述第二闪存存储器通过所述存储器地址交换控制模块与所述总线连接，且将所述第二闪存存储器的程序数据写入到所述随机存取存储器。
示例性的，若存储器地址交换寄存器的寄存值为复位值时，控制第一闪存存储器直接与总线相连，控制第二闪存存储器通过存储器地址交换控制模块与总线连接，且将第二闪存存储器的程序数据写入到随机存取存储器中。此时，将第二地址空间映射为第一闪存存储器的地址范围，将第一地址空间，即随机存取存储器的地址范围，映射为第二闪存存储器的地址范围。
可选的，接收到第一读取请求时，从随机存取存储器读取与第一读取请求对应的程序数据。
示例性的，所述第一读取请求可以是存储器地址交换寄存器为复位值时，总线对第一地址空间的读取请求，即从随机存取存储器读取与第二闪存存储器中程序数据相同的程序数据。
可选的，接收到第一写入请求时，将程序数据写入到随机存取存储器和第二闪存存储器中。
示例性的，所述第一写入请求可以是存储器地址交换寄存器为复位值时，总线对第一地址空间的写入请求，即将程序数据写入到随机存取存储器和第二闪存存储器中。
S230、若所述寄存值为置位值，控制所述第二闪存存储器直接与所述总线相连，以及控制所述第一闪存存储器通过所述存储器地址交换控制模块与所述总线连接，且将所述第一闪存存储器的程序数据写入到所述随机存取存储器。
示例性的，若存储器地址交换寄存器的寄存值为置位值时，控制第二闪存存储器直接与总线相连，控制第一闪存存储器通过存储器地址交换控制模块与总线连接，且将第一闪存存储器的程序数据写入到随机存取存储器中。此时，将第二地址空间映射为第二闪存存储器的地址范围，将第一地址空间，即随机存取存储器的地址范围，映射为第一闪存存储器的地址范围。
可选的，接收到第二读取请求时，从随机存取存储器读取与第二读取请求对应的程序数据。
示例性的，所述第二读取请求可以是存储器地址交换寄存器为置位值时，总线对第一地址空间的读取请求，即从随机存取存储器读取与第一闪存存储器中程序数据相同的程序数据。
可选的，接收到第二写入请求时，将程序数据写入到随机存取存储器和第一闪存存储器中。
示例性的，所述第二写入请求可以是存储器地址交换寄存器为置位值时，总线对第一地址空间的写入请求，即将程序数据写入到随机存取存储器和第一闪存存储器中。
进一步的，本发明实施例提供的嵌入式系统的控制方法，还可以实现程序数据的备份。
示例性的，由于随机存取存储器的读取速度远大于闪存存储器的读取速度，因此在某些情况下，通过总线访问第二地址空间不能满足读取时间约束，而访问第一地址空间可以满足。当存储器地址交换寄存器的寄存值为复位值时，第二闪存存储器可以存储一个较新的不太稳定的程序数据版本，而第一闪存存储器可以存储一个稳定的程序数据版本，即一个备份版本。通过总线访问第一地址空间，访问的是第二闪存存储器中的程序数据，因访问的是一个不稳定的程序数据版本，一旦出现错误，可以通过总线将存储器地址交换寄存器的寄存值改写为置位值，当通过总线再次访问第一地址空间时，此时访问的是第一闪存存储器的程序数据，即访问的是一个稳定的程序数据版本，此时该嵌入式系统可以正常运行，从而避免嵌入式系统一直处在错误状态。
进一步的，本发明实施例提供的嵌入式系统的控制方法，还可以实现程序数据的隐藏。
示例性的，由于随机存取存储器的读取速度远大于闪存存储器的读取速度，因此在某些情况下通过总线访问第二地址空间不能满足读取时间约束，而访问第一地址空间可以满足。这里，可以对存储器地址交换寄存器的寄存值进行权限设置，在未授权条件下，存储器地址交换寄存器的寄存值为复位值，第二闪存存储器可以存储一个精简的程序数据版本，而第一闪存存储器可以存储一个全功能的程序数据版本。通过总线访问第一地址空间，访问的是第二闪存存储器中的程序数据，只能访问到一个精简的程序数据版本。因此在未授权条件下，全功能的程序数据版本是隐藏的。而当获得授权后，通过总线将存储器地址交换寄存器的寄存值改写为置位值，此时通过总线再次访问第一地址空间，访问的是第一闪存存储器的程序数据，就能访问到全功能的程序数据版本。
本发明实施例二提供的嵌入式系统的控制方法，存储器地址交换控制模块获取所述存储器地址交换寄存器的寄存值，若寄存值为复位值，控制第一闪存存储器直接与总线相连，控制第二闪存存储器通过存储器地址交换控制模块与总线连接，且将第二闪存存储器的程序数据写入到随机存取存储器，若寄存值为置位值，控制第二闪存存储器直接与总线相连，控制第一闪存存储器通过存储器地址交换控制模块与总线连接，且将第一闪存存储器的程序数据写入到随机存取存储器。采用本发明实施例提供的方法，可以使用较少的随机存取存储器，将尽可能多的闪存存储器中的程序数据通过随机存取存储器读取，提高读取速度，节约成本，并且可以实现程序数据的备份和隐藏。
需要说明的是，存储器地址交换寄存器的寄存值与第一闪存寄存器和第二闪存寄存器与总线的连接关系并不是限定关系，本发明实施例只是通过一种对应关系进行说明，在上述实施例的基础上，也可以是当存储器地址交换寄存器的寄存值为复位值时，第二闪存存储器直接与总线相连，第一闪存存储器通过存储器地址交换控制模块与总线连接，以及当存储器地址交换寄存器的寄存值为置位值时，第一闪存存储器直接与总线相连，第二闪存存储器通过存储器地址交换控制模块与总线连接。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (8)
1.一种嵌入式系统，其特征在于，包括：
总线、存储器地址交换寄存器、存储器地址交换控制模块、第一闪存存储器、第二闪存存储器和随机存取存储器；
所述存储器地址交换寄存器、所述存储器地址交换控制模块分别与所述总线连接；
所述存储器地址交换控制模块还分别与所述第一闪存存储器、所述第二闪存存储器和所述随机存取存储器连接，用于在所述存储器地址交换寄存器为复位值时，控制所述第一闪存存储器直接与所述总线相连，以及控制所述第二闪存存储器通过所述存储器地址交换控制模块与所述总线连接，且将所述第二闪存存储器的程序数据写入到所述随机存取存储器；
所述存储器地址交换控制模块还用于在所述存储器地址交换寄存器为置位值时，控制所述第二闪存存储器直接与所述总线相连，以及控制所述第一闪存存储器通过所述存储器地址交换控制模块与所述总线连接，且将所述第一闪存存储器的程序数据写入到所述随机存取存储器。
2.根据权利要求1所述的系统，其特征在于，所述存储器地址交换控制模块还用于在接收到第一读取请求时，从所述随机存取存储器读取与所述第一读取请求对应的程序数据；所述第一读取请求是所述存储器地址交换寄存器为复位值时，所述总线对第一地址空间的读取请求。
3.根据权利要求1所述的系统，其特征在于，所述存储器地址交换控制模块还用于在接收到第一写入请求时，将所述程序数据写入到所述随机存取存储器和所述第二闪存存储器中；所述第一写入请求是所述存储器地址交换寄存器为复位值时，所述总线对第一地址空间的写入请求。
4.根据权利要求1所述的系统，其特征在于，所述存储器地址交换控制模块还用于在接收到第二读取请求时，从所述随机存取存储器读取与所述第二读取请求对应的程序数据；所述第二读取请求是所述存储器地址交换寄存器为置位值时，所述总线对第一地址空间的读取请求。
5.根据权利要求1所述的系统，其特征在于，所述存储器地址交换控制模块还用于在接收到第二写入请求时，将所述程序数据写入到所述随机存取存储器和所述第一闪存存储器中；所述第二写入请求是所述存储器地址交换寄存器为置位值时，所述总线对第一地址空间的写入请求。
6.一种针对权利要求1-5任一所述的嵌入式系统的控制方法，其特征在于，包括：
存储器地址交换控制模块获取所述存储器地址交换寄存器的寄存值；
若所述寄存值为复位值，控制所述第一闪存存储器直接与所述总线相连，以及控制所述第二闪存存储器通过所述存储器地址交换控制模块与所述总线连接，且将所述第二闪存存储器的程序数据写入到所述随机存取存储器；
若所述寄存值为置位值，控制所述第二闪存存储器直接与所述总线相连，以及控制所述第一闪存存储器通过所述存储器地址交换控制模块与所述总线连接，且将所述第一闪存存储器的程序数据写入到所述随机存取存储器。
7.根据权利要求6所述的方法，其特征在于，还包括：
接收到第一读取请求时，从所述随机存取存储器读取与所述第一读取请求对应的程序数据；所述第一读取请求是所述存储器地址交换寄存器为复位值时，所述总线对第一地址空间的读取请求；
接收到第一写入请求时，将所述程序数据写入到所述随机存取存储器和所述第二闪存存储器中；所述第一写入请求是所述存储器地址交换寄存器为复位值时，所述总线对第一地址空间的写入请求。
8.根据权利要求6所述的方法，其特征在于，还包括：
接收到第二读取请求时，从所述随机存取存储器读取与所述第二读取请求对应的程序数据；所述第二读取请求是所述存储器地址交换寄存器为置位值时，所述总线对第一地址空间的读取请求；
接收到第二写入请求时，将所述程序数据写入到所述随机存取存储器和所述第一闪存存储器中；所述第二写入请求是所述存储器地址交换寄存器为置位值时，所述总线对第一地址空间的写入请求。
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111258922B (zh) * | 2020-01-14 | 2023-10-27 | 深圳天邦达科技有限公司 | 阈值参数的读取方法和装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1607509A (zh) * | 2003-08-16 | 2005-04-20 | 三星电子株式会社 | 用于构成具有协处理器的无线终端的高速缓存存储器的装置和方法 |
| CN102411683A (zh) * | 2011-08-15 | 2012-04-11 | 复旦大学 | 一种适用于嵌入式系统的基于高速缓存的aes加速器 |
| CN103890688A (zh) * | 2011-07-28 | 2014-06-25 | 奈特力斯公司 | 一种flash-dram混合存储器模块 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140035771A (ko) * | 2012-09-14 | 2014-03-24 | 삼성전자주식회사 | 임베디드 멀티미디어 카드, 상기 임베디드 멀티미디어 카드를 제어하는 호스트, 및 그 동작방법 |
-
2015
- 2015-12-15 CN CN201510933701.5A patent/CN106886495B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1607509A (zh) * | 2003-08-16 | 2005-04-20 | 三星电子株式会社 | 用于构成具有协处理器的无线终端的高速缓存存储器的装置和方法 |
| CN103890688A (zh) * | 2011-07-28 | 2014-06-25 | 奈特力斯公司 | 一种flash-dram混合存储器模块 |
| CN102411683A (zh) * | 2011-08-15 | 2012-04-11 | 复旦大学 | 一种适用于嵌入式系统的基于高速缓存的aes加速器 |
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