CN103890688A - 一种flash-dram混合存储器模块 - Google Patents

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Abstract

一种能够连接到主系统的存储控制器集线器（MCH）的存储器模块，包括非易失存储子系统，连接至该非易失存储子系统的数据管理器，连接至该数据管理器并通过该数据管理器可用于与非易失存储子系统交换数据的易失存储子系统，以及可用于接收来自MCH的命令的控制器，该控制器基于该命令管理MCH、易失存储子系统或非易失存储子系统中的任意两个或两个以上间的数据传输。

Description

一种 FLASH-DRAM 混合存储器模块
优先权声明
本发明申请要求享有以下申请的优先权：2011年7月28日提交的申请号为61/512,6871的美国临时专利申请；2012年7月26日提交的申请号为13/559,476的美国专利申请，其为要求2007年6月1日提交的申请号为60/941,586的美国临时专利申请的优先权的2008年6月2日提交的申请号为12/131,873的美国专利继续申请的2008年9月29日提交的申请号为12/240,916的美国专利申请的部分继续申请。上述申请的全部内容都以引用的方式并入到本申请中。
本发明申请也可能被认为与2012年6月28日提交的且在此共同拥有的申请号为13/536,173的共同审理中的美国专利申请有关。
技术领域
本发明涉及计算机存储设备，特别地，涉及采用不同类型存储设备，如Flash和随机存取存储器（Random Access Memories， RAM），的设备。
背景技术
随着技术进步，以及便携式计算设备，如平板笔记本电脑，的使用的增加，更多的数据需要在数据中心间传输，并输入/输出给终端用户。在许多情况下，数据中心通过聚集多个联网服务器建立，以提高性能。
虽然有许多类型的对于应用预期类型而言特定的联网服务器，但是基本概念通常是通过动态地分配计算和存储资源来提高服务器性能。今年来，服务器技术已经发展为针对特定应用，如“金融交易”（例如，记点服务计划、银行同业交易、证据市场交易）、“科学计算”（例如，流体动力学汽车和船舶设计、天气预报、石油和天然气勘探）、“医疗诊断”（例如，基于模糊逻辑的诊断、医用数据处理）、“简单的信息共享和搜索”（例如，网页搜索、零售商店网站、公司主页）、“电子邮件”（信息分发和存档）、“安全服务”、“娱乐”（例如，视频点播），等等。然而，由于高速CPU（中央处理单元）不能在相对低速的存储或内存子系统内外有效地传输数据，特别是由于数据通常通过CPU输入/输出（I/O）通道传输，因此所有这些应用都要承受相同的信息传输瓶颈。
图1所示的配置举例说明了由于CPU的数据传输限制，这种限制与主存储器（例如，硬盘（Hard Disk，HD）或固态驱动器（Solid State Drive，SSD））和内存子系统（例如，与前端总线（Front Side Bus FSB）连接的动态随机访问存储器双列直插式内存模块（Dynamic Random Access Memory Dual In-line Memory Module，DRAM DIMM））间的数据传输有关。在图1所示的配置中，传统存储器配置的SSD/HD和DRAM DIMM通过单独的存储器控制端口（未显示）连接至CPU。图1特别地通过双箭头显示了计算机或服务器主存储器（SSD/HD）与DRAM DIMM间的数据流路径。由于SSD/HD数据I/O和DRAM DIMM数据I/O受CPU控制，CPU需要分配其处理周期来控制这些I/O，这可能包括了CPU周期性执行的中断请求（Interrupt Request，IRQ）服务。可以理解的是，CPU分配越多的时间来控制数据传输流量，CPU不得不用越少的时间执行其他任务。因此，服务器的整体性能将随着CPU耗费在执行数据传输上的时间的增加而恶化。
已经有多种不同的方法来增加进出主存储器，如SSD/HS，到局部存储器，如DRAMDIMM的数据传输吞吐率。在如图2所示的一个实施例中，飞索半导体（Spansion）开发的EcoRAM 提供了一种假定了DIMM实体尺寸的基于存储SSD的系统。EcoRAM
Figure 697796DEST_PATH_IMAGE001
由Flash存储器和使用DRAM用作数据缓冲的相对小的存储容量组成。虽然SSD/HD通常通过SATA（serial AT attachment，串行高级技术附件）、USB（Universal Serial Bus，通用串行总线）或PCI-E（Peripheral Component Interface Express，外围组件接口快速）连接，但是EcoRAM
Figure 804817DEST_PATH_IMAGE001
通过高速接口，如HT（Hyper Transport，超传输）接口，连接至CPU（中央处理单元），因此这种配置方式相比基于标准SSD的系统能够提供更高的吞吐率。例如，相比于使用标准PCI-E总线的NAND SSD 存储子系统400MB/s的读速率，EcoRAM
Figure 20772DEST_PATH_IMAGE001
的读随机访问吞吐率接近3GB/s。这是7.5倍的性能提升。然而，写随机访问吞吐率的性能提升小于2倍（EcoRAM为197MB/s，NAND SSD为104MB/s）。这主要是由于写速率不可能比NAND Flash的写访问时间快。图2是使用具有标准DIMM 的SSD 的EcoRAM的一个实施例，其可以连接至FSB（前端总线）。然而，由于DRAM和Flash的接口协议不同，占用了其中一个服务器CPU插槽的接口设备（EcoRAM Accelerator
Figure 168037DEST_PATH_IMAGE001
）被使用，并因此通过减少可用CPU插槽的数量进一步降低服务器性能，并相应地降低整体计算效率。由于读写操作间数据传输吞吐率的巨大不同导致的CPU总线的有限利用，服务器的性能将进一步受到负面影响。
EcoRAM
Figure 990499DEST_PATH_IMAGE001
架构使得CPU将Flash DIMM控制芯片认作具有大量可供CPU访问的存储空间的处理器。
通常，Flash系统的访问速率受到以下四方面限制：Flash存储器的读/写速率；CPU的FSB总线速率和性能；Flash DIMM控制其的固有延长；HT互连速率和取决于CPU和Flash DIMM控制器芯片中的HT接口控制器的性能。
已经公开的文献结果表明由于读操作的最大吞吐率为1.56 GBs，写操作的最大吞吐率为104 MBs，上述缺点是明显的。这些速率为工作在400MHz的DRAM读访问速率的25%，和DRAM写访问速率的1.7%。读操作和写操作间访问速率（15到1）的不同突出了这种结构的主要缺点。由于DRAM技术比Flash存储器技术进步得快得多，这种类型架构和JEDEC标准DRAM DIMM间的访问速率的差别预计将越来越大。
发明内容
本发明的一方面提供一种能够连接到主系统的存储控制器的存储器模块。该存储器模块包括非易失存储子系统，数据管理器，其连接至所述非易失存储子系统；易失存储子系统，其连接至所述数据管理器，并可操作，以通过该数据管理器与所述非易失存储子系统交换数据；控制器，其可操作，以接收来自所述存储控制器的命令，该控制器管理（1）所述非易失存储子系统的运作、（2）所述易失存储子系统的运作以及（3）基于至少一个接收到的来自所述存储控制器的命令在所述存储控制器、所述易失存储子系统或所述非易失存储子系统中的任意两个或两个以上之间的数据传输。
本发明的另一方面提供一种通过存储控制器管理存储器模块的方法，该存储器模块包括易失和非易失存储子系统。该方法包括接收来自存储控制器的控制信息，其中，该控制信息使用易失存储子系统的协议接收。该方法还包括识别用于使用接收到的控制信息将数据传入或传出该存储器模块的数据通路，使用该存储器模块的数据管理器和控制器基于至少一个接收到的控制信息和识别的数据通路在存储控制器、易失存储子系统和非易失存储子系统中的任意两个或两个以上间传输数据。
在本发明的存储器模块中，所述数据管理器用于响应接收到的来自控制器的至少一个控制信号和控制信息来控制数据流速率、数据传输大小、数据缓存大小、数据错误监测以及数据错误纠正中的一个或多个。
在本发明的存储器模块中，所述数据管理器基于接收到的来自所述控制器的指令控制存储控制器、易失存储子系统或非易失存储子系统中的任意两个或两个以上间的数据通信。
在本发明的存储器模块中，所述数据通信控制涉及数据流速率、数据传输大小、数据缓存大小、数据传输位宽、格式信息、数据流方向和数据传输起始时间中的任意一个或多个。
在本发明的存储器模块中，所述控制器响应接收到的来自存储控制器的命令以和所述存储器模块的存储地址空间初始化信息中的至少一个来配置易失存储子系统的第一存储地址空间和非易失存储子系统的第二存储地址空间中的至少一个。
在本发明的存储器模块中，所述数据管理器配置为具有两组或两组以上与易失存储子系统和非易失存储子系统中任意一个连接的数据端口的双向数据传输结构。
在本发明的存储器模块中，所述易失存储子系统和非易失存储子系统中的至少一个包括一个或多个存储段。
在本发明的存储器模块中，每个存储段包括至少一个存储电路、存储设备或存储晶粒。
在本发明的存储器模块中，所述易失存储子系统包括DRAM存储器。
在本发明的存储器模块中，所述非易失存储子系统包括Flash存储器。
在本发明的存储器模块中，至少一组数据端口由所述数据管理器进行操作以独自和/或同时地将数据传入或传出所述易失存储子系统或非易失存储子系统中的一个或多个存储段。
在本发明的存储器模块中，所述数据管理器和控制器响应通过控制器接收到的来自存储控制器的存储器访问命令来实现所述存储控制器和非易失存储子系统间的数据传输。
在本发明的存储器模块中，所述易失存储子系统用作所述存储控制器和非易失存储子系统间的数据传输缓存。
在本发明的存储器模块中，所述数据控制器还包括数据格式模块，用于根据接收到的来自控制器的控制信息将数据按一定格式在存储控制器、易失存储子系统和非易失存储子系统中的任意两个或两个以上间传输。
在本发明的存储器模块中，所述数据管理器还包括数据缓存，用以缓存传入到传出非易失存储子系统的数据。
在本发明的存储器模块中，所述控制器用于执行存储器地址转换、存储器地址映射、地址域转换、存储器存取控制、数据错误纠正和易失存储子系统与非易失存储子系统间的数据位宽调节中的一个或多个。
在本发明的存储器模块中，所述控制器用于依照规定的协议实现与主系统的操作。
在本发明的存储器模块中，所述规定的协议选自DDR、DDR2、DDR3和DDR4协议中的一种或多种。
在本发明的存储器模块中，所述控制器能够基于以下至少一种信息配置存储空间：接收到的来自存储控制器的命令；写入寄存器的可编程的值；对应易失存储子系统开始部分的值；对应非易失存储子系统开始部分的值；以及时间值。
在本发明的存储器模块中，所述控制器至少使用所述易失存储子系统开始部分和所述非易失存储子系统开始部分配置所述存储器模块的存储空间，并且该控制器向所述存储控制器给出统一的存储空间。
在本发明的存储器模块中，所述控制器使用专用的分割指令配置存储器模块中的存储空间。
在本发明的存储器模块中，所述控制器在上电过程中用于从非易失存储子系统向易失存储子系统复制启动信息。
在本发明的存储器模块中，所述控制器包括易失存储器控制模块、非易失存储器控制模块、数据管理器控制模块、命令解析模块和调度模块。
在本发明的存储器模块中，从易失存储器控制模块到易失存储子系统的命令从属于从存储控制器到控制器的命令。
在本发明的存储器模块中，所述控制器实现从非易失存储器到易失存储器的数据的预取。
在本发明的存储器模块中，所述预取通过所述存储控制器向所述控制器的寄存器写入请求数据的地址而发出。
在本发明的存储器模块中，所述控制器用于发起所述易失存储子系统中封闭块到所述非易失存储子系统中目标块的数据复制操作。
在本发明的存储器模块中，如果所述封闭块解封，那么所述控制器用于中止所述复制操作，并且从所述非易失存储子系统擦除所述目标块。
在本发明的存储器模块中，所述数据传输包括非易失存储子系统和易失存储子系统间的数据双向传输。
本发明的管理存储器模块的方法还包括操作所述数据管理器控制数据流速率，、数据传输大小、数据位宽大小、数据缓存大小、数据错误监测、数据错误纠正和数据传输起始时间中的一个或多个。
本发明的管理存储器模块的方法还包括操作所述数据管理器控制存储控制器和易失存储子系统和非易失存储子系统中至少一个间的数据通信。
在本发明的管理存储器模块的方法中，所述数据通信控制数据传输大小、格式信息、数据流方向和数据传输起始时间中的任意一个或多个。
在本发明的管理存储器模块的方法中，由通过所述数据管理器的数据通信控制基于接收到的来自所述控制器的指令。
本发明的管理存储器模块的方法还包括将所述数据管理器用作具有两组或两组以上与易失存储子系统和非易失存储子系统中任意一个连接的数据端口的双向数据传输结构。
在本发明的管理存储器模块的方法中，所述易失存储子系统和非易失存储子系统中的至少一个包括一个或多个存储段。
在本发明的管理存储器模块的方法中，每个存储段均包括至少一个存储电路、存储设备或存储晶粒。
在本发明的管理存储器模块的方法中，所述易失存储子系统包括DRAM存储器。
在本发明的管理存储器模块的方法中，所述非易失存储子系统包括Flash存储器。
本发明的管理存储器模块的方法还包括操作所述数据端口独自和/或同时地将数据传入或传出所述易失存储子系统或非易失存储子系统中的一个或多个存储段。
本发明的管理存储器模块的方法还包括响应通过控制器接收到的来自存储控制器的存储器访问命令，使用数据管理器管理所述易失存储子系统和非易失存储子系统间的数据双向传输。
本发明的管理存储器模块的方法还包括使用所述易失存储子系统缓存所述存储控制器和非易失存储子系统间传输的数据。
本发明的管理存储器模块的方法还包括使用所述控制器执行存储器地址转换、存储器地址映射、地址域转换、存储器存取控制、数据错误纠正和易失存储子系统与非易失存储子系统间的数据位宽调节中的一个或多个。
本发明的管理存储器模块的方法还包括使用所述控制器依照规定的协议通过所述易失存储子系统实现与主系统间的通信。
在本发明的管理存储器模块的方法中，所述规定的协议选自DDR、DDR2、DDR3和DDR4协议中的一种或多种。
本发明的管理存储器模块的方法还包括使用所述控制器基于以下至少一种信息配置所述存储器模块中的存储空间：接收到的来自存储控制器的命令；写入寄存器的可编程的值；对应易失存储子系统开始部分的值；对应非易失存储子系统开始部分的值；以及时间值。
在本发明的管理存储器模块的方法中，所述控制器至少使用所述易失存储子系统开始部分和所述非易失存储子系统开始部分配置所述存储器模块的存储空间，并且该控制器向所述存储控制器给出统一的存储空间。
在本发明的管理存储器模块的方法中，所述控制器使用专用的分割指令配置存储器模块中的存储空间。
本发明的管理存储器模块的方法还包括在上电过程中使用所述控制器从非易失存储子系统向易失存储子系统复制启动信息。
在本发明的管理存储器模块的方法中，所述控制器包括易失存储器控制模块，所述方法还包括响应来自所述存储控制器的命令，通过易失存储器控制模块生产命令，并且将生产的命令传输到易失存储子系统中。
本发明的管理存储器模块的方法还包括预取从非易失存储器到易失存储器的数据。
在本发明的管理存储器模块的方法中，所述预取通过所述存储控制器向所述控制器的寄存器写入请求数据的地址而发出。
本发明的管理存储器模块的方法还包括发起所述易失存储子系统中封闭块到所述非易失存储子系统中目标块的数据复制操作。
本发明的管理存储器模块的方法还包括当所述易失存储子系统的封闭块解封时，中止所述复制操作，并擦除所述非易失存储子系统中的所述目标块。
附图说明
以下并入并构成本说明书的一部分的附图，举例说明了本发明的一个或多个实施例，其结合对优选实施例的具体描述，有助于理解本发明原理及实施本发明。
图1为一个常规存储器配置中经过CPU的数据传输路径框图；
图2为一种已知的EcoRAM™架构框图；
图3A和3B为非易失存储器DIMM或NVDIMM的框图；
图4A和4B为Flash-DRAM混合DIMM或FDHDIMM的框图；
图5A为本发明特定实施例中的存储器模块500的框图；
图5B为展示了图5A所示的存储器模块的部分功能的框图；
图6为展示了数据管理器（DMgr）部分细节的框图；
图7为模组控制器（CDC）的功能框图；
图8A为展示了如图4A和4B所示的现有技术中Flash-DRAM混合DIMM（FDHDIMM）更多细节的框图；
图8B为根据本发明特定实施例的Flash-DRAM混合DIMM（FDHDIMM）的框图；
图9为针对示范的FDHDIMM中数据从Flash存储器传到DRAM存储器以及从DRAM存储器传到Flash存储器的的流程图；
图10为展示了将DRAM地址空间映射到Flash存储空间的框图；
图11为使用各种平均块使用时间的不同DRAM密度在写回Flash存储器的一个队列中对最大允许封闭块的评估表格。
具体实施方式
本文在计算机系统、服务器、控制器、存储器模块、硬盘驱动和软件前提下对实施例进行了描述。本领域的一般技术人员将认识到下面所描述的具体实施例仅用以解释本发明，并不用于限定本发明。本领域技术人员很容易借助本发明的优先想到其他实施例。现在，将做出详细参考以执行附图所示的实施例。附图和以下描述所使用的相同的参考编号涉及相同或相似的物件。
为了本发明的描述更清晰，没有对本文所描述的实现方式的全部常规特征都进行显示和叙述。当然，可以理解的是，在发展任何这样的实际实现中，必须做出许多的特定于实现的决定以实现开发人员的具体目标，如符合应用和业务相关的约束，并且这些具体目标从一种实现方式到另一种实现方式以及从一个开发人员到另一个开发人员将会改变。此外，还可以理解的是，这样的开发工作可能是负责并且费时的，然而，借助于本发明，对于本领域一般技术人员而言这不过是常规工程任务。
根据本发明，本文所述的组件、处理步骤和/或数据结构可以使用各种类型的操作系统、计算平台、计算机程序和/或通用设备实现。此外，本领域一般技术人员将认识到也可以使用具有更少通用用途的设备，如硬连接设备、现场可编程门阵列（Field Programmable Gate Array，FPGA）、专用集成电路（Application Specific Integrated Circuit，ASIC）等等，而不脱离本发明的范围和精神。由计算机或机器实现的包含一系列处理步骤的方法以及这些处理步骤可以存储为一系列机器可读指令，它们可能存储在有形媒介中，如计算机存储设备（例如，ROM（Read Only Memory，只读存储器）、PROM（Programmable Read Only Memory，可编程只读存储器）、EEPROM（Electrically Eraseable Programmable Read Only Memory，电可擦除可编程只读存储器）、Flash存储器、跳转驱动（Jump Drive）等等）、磁存储媒质（例如，磁带、磁盘驱动器等等）、光存储媒质（例如，CD-ROM、DVD-ROM、纸卡和纸带等等），以及其他类型的程序存储器。
本文用到的“示范的”术语用来表示“作为一个例子、实例或说明”。本文描述的任何“示范的”实施例不一定被理解为比其他实施例更优或更好。
本文所公开的配置可以提高存储器访问速率和处理读数据吞吐率和写数据吞吐率间的悬殊差异（15比1的比率）。在一个配置中，使用了具有集成的Flash-DRAM的Flash-DRAM混合DIMM (FDHDIMM)。下面将介绍对这种配置的控制方法。
在一些实施例中，DIMM的实际存储密度（大小或容量）和/或DRAM存储器到Flash存储器的比率都是可配置的以实现特定应用的最优化使用（例如，POS、银行同业交易、证券市场交易、如汽车和船舶设计流体动力学等的科学计算、天气预报、石油和天然气勘探、如基于模糊逻辑的诊断、医用数据处理等的医疗诊断、如例如，网页搜索、零售商店网站、公司主页、电子邮件或信息分发和存档等的简单的信息共享和搜索、安全服务以及如视频点播等的娱乐）。
在一些实施例中，所述设备包括具有低密度DRAM的高密度Flash存储器，其中，该DRAM用作读/写操作的数据缓存。该Flash充当主存储器。这里描述的实施例克服了在启动命令（可以称为RAS）和对应的读或写命令（可以称为开始CAS命令）间对长的间隔期的需要。
根据本发明的一个实施例，参考图3A和3B，存储系统300包括非易失（例如，Flash）存储子系统302和易失（例如DRAM）存储子系统304。图3A和3B的例子针对非易失DIMM (NVDIMM) NVDIMM系统架构，该系统可能把包括电池或电容器的电源子系统（未显示）用作能量存储以便在运行过程中检测到发生或预计发生供电中断时将DRAM存储器上的数据复制到Flash存储器上。当供电恢复正常时，发起恢复NVDIMM操作，存储在Flash存储器中的数据被正确地存储进DRAM存储器。在这种架构中，Flash的密度和DRAM存储容量差不多一样，或者在几倍的范围内，然而，在一些应用中，Flash的密度可能更大。这种架构还可能用于提供连接至FSB（前端总线）非易失存储以支持基于RAID（Redundant Array of Independent Disk，独立磁盘冗余阵列）的系统或其他类型的操作。NVDIMM控制器306接收并解析来自系统存储控制器集线器（Memory Controller Hub，MCH）的命令。该NVDIMM控制器306控制NVDIMM DRAM和Flash存储器的操作。在图3A中，DRAM 304与MCH进行数据通信，而内部总线308用于DRAM存储子系统和Flash存储子系统间的数据传输。在图3B中，NVDIMM 300’的NVDIMM控制器306’监视事件或命令并且使得DRAM 304'和Flash 302'间的第一模式或DRAM和MCH间的第二模式发生数据传输。
根据本发明的一个实施例，Flash-DRAM混合DIMM（FDHDIMM）系统400的一般架构如图4A所示。FDHDIMM与MCH接合以操纵和用作高密度DIMM，其中，与MCH接合的非易失存储子系统（例如，Flash）402由FDHDIMM控制器404控制。虽然MCH通过FDHDIMM控制器与Flash接合，但是FDHDIMM全部性能由Flash访问时间决定。易失存储子系统（例如，DRAM）406主要用作数据缓存或临时存储位置，使得来自Flash存储器402的数据能够以Flash访问速度传输到DRAM 406，并缓存或收集进DRAM 406，而后该易失存储子系统将缓存的数据基于DRAM访问时间传输到MCH。类似地，当MCH传输数据到DRAM 406，FDHDIMM控制器404管理从DRAm406到Flash 402的数据传输。由于Flash存储访问速度（读和写）相对DRAM要慢，（例如，读访问需要几百毫秒），FDHDIMM 400的平均数据吞吐率受限于Flash访问速度。因此，DRAM 406充当需要传入/传出Flash 402的数据的临时存储。此外，根据本发明的一个实施例，MCH将作为高密度DIMM 运作的FDHDIMM的物理密度仅识别为Flash密度。
根据本发明的一个实施例，读操作可以由MCH通过向FDHDIMM 400发送启动命令（可以简单地称为RAS，或行地址选通）以进行从Flash 402到DRAM 406的预取读数据操作来执行，预取数据大小为，例如，一页（1KB或2KB，或可以设计为任意大小）。接着MCH发送读命令（可以简单地称为CAS，或列地址选通）以从DRAM读取数据。在这个实施例中，从Flash到DRAM的数据传输发生在Flash访问速率，而从DRAM到MCH的数据传输发生在DRAM访问速率。在这个实施例中，只要读操作执行在预先发送的以从Flash预取数据到DRAM的启动命令打开的页上，数据延迟和吞吐率与任意DRAM操作相同。因此，考虑到从Flash预取数据到DRAM需要花费的时间，RAS（例如，启动命令）和首个CAS（列地址选通，例如，读或写命令）间需要更长的间隔时间。
图4B展示了运作为具有SSD的DDR DIMM的FDHDIMM的例子，其中，FDHDIMM 400'具有到MCH的两个不同接口解析。在第一个接口解析中，MCH把FDHDIMM 400'看作DRAM DIMM和SSD（未显示）的组合。以这种方式，MCH需要管理两个地址空间，一个用于DRAMs 402'，另一个用于Flash 404'。MCH连接并控制DRAM存储子系统和Flash存储子系统。这种方式的一个优点是当数据从DRAM转移到Flash或者从Flash到DRAM，CPU不需要在数据路径中。在第二接口解析中，MCH把FDHDIMM 400'看作在扩展的内存空间中具有SSD的DIMM上Flash，该扩展的内存空间在DRAM空间之后。因此，以这种方式，MCH物理地从SSD获取数据到DDR DRAM，接着DRAM将该数据发送到MCH。由于所有的数据传送都发生在FDHDIMM上，这种方式比起通过或经过CPU传送数据提供更好的性能。
根据本发明的一个实施例，如图4B所示，FDHDIMM 400'接收来自MCH的控制信号，其中，该控制信号可能包括专门针对DRAM 402'操作的一个或多个控制信号和专门针对Flash 404'操作的一个或多个控制信息。在这个实施例中，MCH或CPU通过将MCH连接至DRAM的单数据总线接口410连接到FDHDIMM。
图5A和5B为连接到主系统（未显示）的存储器模块500的框图。该主系统可能为服务器或包含存储系统控制器或向一个或多个存储系统提供并控制读/写访问的MCH的任何其他系统，其中，每个存储系统可能包括多个存储子系统、多个存储设备或至少一个存储器模块。术语“读/写访问”表示MCH与存储系统或子系统接口的性能，以向其写入或从其读取数据，该性能取决于特殊时间的特殊要求。
在一些实施例中，存储器模块500为Flash-DRAM混合存储器系统，该系统可能集成有主系统的其他组件。在一些实施例中，存储器模块500为具有DIMM（双内联存储模块）形状因数的Flash-DRAM混合存储器模块，其可以被称作FDHDIMM，然而，可以理解的是，它与上述FDHDIMM和参照图4A和4B的描述在结构和操作上可能不同。存储器模块500包括两个模块上中间组件：控制器和数据管理器。这些模块上中间组件可能是物理上分离的组件、电路或模块，或者它们可能集成到一个集成电路或设备上，或者与其他存储设备集成，例如，在三维堆栈中，或在本领域技术人员已知用以实现特定设计、应用或经济目标的其他可能的若干集成的实施例中的任意一个中。至于DIMM，这些模块上中间组件为DIMM上控制器（CDC）502和DIMM上数据管理器（DMgr）504。尽管DIMM形状因子将占本文讨论的主导地位，可以理解的是，这只是为了便于说明，存储系统也是可以考虑使用其他形状因子。CDC 502和数据管理器DMgr 504用于管理非易失存储子系统（如Flash 506）和易失存储子系统（如DRAM 508）间的接口，以及由MCH 510所代表的主系统。
在一些实施例中，CDC 502控制从DRAM存储器508到Flash存储器506或从Flash存储器506到DRAM存储器508，以及从MCH 510.到Flash 506或从Flash 506到MCH 510的读/写访问。DRAM 508、Flash 506和MCH 510间的读/写访问在这一般可以称为通信，其中，控制和访问信息C/A 560从MCH 510发送到CDC 502，并且可能的数据传输遵循数据550、数据555和/或数据556所示的路径。在一些实施例中，CDC 502执行特定功能来进行存储地址转换，如地址转换、映射或地址域转换、Flash访问控制、数据错误纠正、Flash存储器和DRAM间数据位宽或数据格式调整或数据调制，等等。在一些实施例中，CDC 502确保存储器模块500依照特定工业标准，如DDR、DDR2、DDR3、DDR4协议，提供对MCH的透明操作。在如图5A和5B所示的配置中，没有从MCH 510到Flash 506存储子系统的直接访问。因此，根据一些实施例，Flash访问速度对整个FDHDIMM访问速度的影响微乎其微。在图5B的示意图中，根据一个实施例，CDC控制器505从MCH接收标准DDR命令，解析并生产命令和/或控制信号来控制数据管理器（DMgr）、Flash存储器和DRAM存储器的操作。DMgr控制DRAM、Flash和MCH之间的数据路径的选路，正如下面所提到的。数据路径选路控制信号独立运作没有任何排外性。
参照图6，将对DMgr 504的示范作用进行描述。在一些实施例中，响应来自CDC 502的通信，DMgr 504提供了各种功能来控制数据流速率、数据传输大小、数据缓存大小、数据错误监测或数据错误纠正。例如，这些功能或操作可以即时执行（当数据通过DMgr 504传输）或在DRAM或缓存中缓存或存储的数据上执行。此外，DMgr 504的一个作用是在各种存储子系统或组件和/或MCH 510中提供互操作性。
在一个实施例中，示范的主系统运作开始于初始化。CDC 502从MCH 510接收第一个命令，使用特定存储空间对FDHDIMM 500进行初始化。由MCH 510控制的该存储空间，在初始化期间或初始化完成后可以被配置或编程。MCH 510可以通过针对主系统需要运行或执行的特定应用优化的各种方式对该存储空间进行分割或解析。在一个实施例中，CDC 502使用MCH 510通过第一个命令发送的信息映射实际物理Flash 506和DRAM 508存储空间。在一个实施例中，CDC 502使用接收到的来自主系统的、存储在FDHDIMM 500寄存器中的或存储在非易失存储子系统的存储单元中的存储地址映射信息映射Flash 506和DRAM 508存储子系统中的任意一个的存储地址空间，例如，Flash 506的一部分或单独的非易失存储子系统。在一个实施例中，该存储地址空间信息对应FDHDIMM 500初始化信息的一部分。
在一个实施例中，MCH 510可能发送从Flash 506恢复一定量的数据信息到DRAM 508的命令。CDC 502提供控制信息到DMgr 504，从而适当地从Flash 506复制必要信息到DRAM 508。这种操作可以对各种主系统启动操作和/或特定主系统上电操作提供支持。
在一个实施例中，MCH 510发送可能包含各种字段的命令，该字段包括关于数据传输大小、数据格式选项和/或启动时间的控制信息。CDC 502接收并解析该命令，并向DMgr 504提供控制信息，从而控制Flash 506、DRAM 508和MCH 510间的数据通信。例如，DMgr 504从CDC 502接收数据传输大小、格式信息、数据流方向（通过一个或多个多路选择器，如下面所述的611、612、621、622），以及实际数据传输的启示时间。DMgr 504还可能从CDC 502接收附加的控制信息，从而建立数据流路径和/或正确地建立数据传输结构。在一些实施例中，DMgr 504还用作双向数据传输结构。例如，DMgr 504可能具有两组以上面向Flash 506和DRAM 508的数据端口。多路选择器611和612提供从DRAM 508(1)和508(2) （DRAM-A 和 DRAM-B）中任意一个到MCH 510和Flash 506中任意一个的可控制的数据路径。类似的，多路选择器621和622提供从MCH 510和Flash 506中任意一个到DRAM 508(1)和508(2) （DRAM-A 和 DRAM-B）中任意一个的可控制的数据路径。在一个实施例中，DRAM 508(1)是DRAM 508的一段，而在其他实施例中，DRAM 508(1)是单独的DRAM存储子系统。可以理解的是，每个存储段能够包含一个或多个存储电路、存储设备和/或存储集成电路。当然，DRAM 508的其他配置也是可以的，并且也可以考虑使用复杂数据路径的其他数据传输结构和合适类型的多路选择逻辑。
根据本发明的一个实施例，两组多路选择器611、612和621、622允许从DRAM-A 508(1)和DRAM-B 508(2)到Flash 506的独立数据传输。例如，响应来自CDC 502的一个或多个控制信号或命令，DMgr 504可以通过多路选择器611从DRAM-A 508(1)向MCH 510传输数据，同时，通过多路选择器612从DRAM-B 508(2)向Flash 506传输数据；或者数据通过多路选择器611从DRAM-B 508(2)传输到MCH 510，同时，数据通过多路选择器621从Flash 506传输到DRAM-A 508(1)。此外，通过相同的方式，数据可以以全局或分段方式传入或传出DRAM存储器，数据可以以全局或分段方式传入或传出Flash存储器，因而可以访问并存取Flash存储器。
根据本发明的一个实施例，DMgr 504数据传输结构举例说明的配置还允许CDC 502通过使用缓存602缓存来自Flash506的数据，以及匹配MCH 510的数据速率和/或数据格式，从而控制从Flash存储器到MCH的数据传输。如图6所示，缓存602是数据格式模块604的一部分。然而，缓存602也可能是分散式的缓存，这样多路选择器逻辑元件组，显示为多路选择器611、612、621和622，中的每一个均使用一个缓存。可以使用各种缓存配置，诸如大小可编程的缓存，以满足给定系统设计要求，例如，读/写访问时间之间的差异；或整体系统性能，例如，延迟。在一些实施例中，缓存604可以对MCH 510、DRAM508和Flash506间的数据通信路径引入一个或多个时钟周期的时滞。
在一些实施例中，数据格式模块604包括数据格式化子系统（为显示），使得DMgr依照接收到的来自CDC502的控制信息将数据以一定格式传输。上面讨论的数据格式模块602的数据缓存604还支持连接至Flash存储器506工作在第一频率的宽数据总线606，而使用位宽较小且工作在第二频率的数据总线608从DRAM508接收数据，在一些实施例中，该第二频率大于该第一频率。缓存602设计用以匹配DRAM 508和Flash 506间的数据流速率。
寄存器690提供寄存通过C/A 560（图5A）接收来自MCH 510的命令的能力。寄存器690可能将这些命令传达至CDC 502和/或DRAM 508和/或Flash 506。寄存器690将这些寄存的命令传达至CDC 502进行处理。寄存器690还可能包括多个寄存器（未显示），这样其可以提供存储多个命令、一系列命令的能力，或为接收到的来自MCG510的特定命令的缓存和提供受控的执行而提供流水延时。
在一些实施例中，寄存器690可能寄存来自MCH 510的命令，并将寄存的命令传送至DRAM 508和/或Flash 506存储子系统。在一些实施例中，CDC 502通过控制和地址总线C/A 560监控接收到的来自MCH510的命令，并向DMgr 504、DRAM 508或Flash 506提供合适的控制信息以实行这些命令并通过MCH数据总线610在MCH 510和FDHDIMM 500间执行数据传输操作。
图7为CDC 502的功能框图。在一些实施例中，CDC 502主要的功能模块为DRAM控制模块DRAMCtrl 702、Flash控制模块FlashCtrl 704、MCH命令解析模块Cmdlnt 706、DRAM-Flash接口调度模块Scheduler 708和DMgr控制模块DMgrCtrl 710。
根据本发明的一个实施例，DRAMCtrl 702生产独立于MCH 510发出的命令的DRAM命令。根据发明的一个实施例，当MCH 510向当前正在执行来自DRAMCtrl 702命令的相同的DRAM 508发起读/写操作时，CDC 502可能选择指示DRAMCtrl 702中止其操作，从而执行由MCH发起的操作。然而，CDC 502还可能流水化处理该操作，这样其导致在执行MCH的操作前DRAMCtrl 702既可以停止也可以完成它当前的操作。一旦来自MCH 510的命令完成了，CDC 502还可以指示DRAMCtrl 702继续它的操作。
根据本发明的一个实施例，FlashCtrl 704为适当地读/写操作生产合适的Flash命令。Cmdlnt 706截获接收到的来自MCH 510的命令，生成合适的控制信息和控制信号，并将它们传送至合适的FDHDIMM功能模块。例如，当MCH发出与当前正在执行的或等待执行的DRAMCtrl 702发起的独立于MCH 510的命令冲突（抵触）的命令，Cmdlnt 706向DRAMCtrl 702发出中断信号，从而使得上述来自DRAMCtrl的命令从属与来自MCH的命令。调度器708对Flash-DRAM接口操作进行调度，使得DMgr 504中不存在资源冲突。根据本发明的一个实施例，调度器708基于当前状态和接收到的或可接收到的来自MCH的挂起的命令为DRAMCtrl 702和FlashCtrl 704操作分配时隙。DMgrCtrl 710为正确操作及控制数据传输结构生成并发送合适的控制信息和控制信号，以使能或不使能Flash 506、DRAM 508和MCH 510间的数据路径。
FIG. 8A为Flash-DRAM混合DIMM （FDHDIMM）801的框图。如图8A所示，Flash-DRAM混合DIMM要求两个分离且独立的地址总线来分别控制地址空间：一个用于Flash存储器Flash 803，另一个用于DRAM存储器DRAM 805。MCH 810把DRAM 805和Flash 803看作单独的存储子系统，例如，DRAM存储子系统和SSD/HD存储子系统。在每个地址空间中的存储器均由MCH直接控制。然而，Flash 803和DRAM 805间的DIMM上数据路径807允许Flash 803和DRAM 805间发生直接数据传输以响应来自Ctrl 830的控制信息。在这个实施例中，数据传输机制为执行来自MCH的命令提供直接支持，无需MCH直接控制数据传输，这提高了从Flash 803到DRAM 805的数据传输性能。然而，MCH需要同时管理两个地址空间和两个不同的存储器协议。此外，MCH需要将DRAM存储空间映射到Flash存储空间，并且由于Flash存储器和DRAM存储器的数据访问时间不同，因此数据接口时间将会受到负面影响。
根据本发明的一个实施例，Flash-DRAM混合DIMM的存储空间映射如图8B所示。主系统的存储控制器（未显示）使用单一地址空间控制DRAM 508地址空间和Flash 506地址空间。CDC 502从MCH接收存储器访问命令，并为合适的映射和Flash和DRAM存储子系统间的数据传输生成控制信息，以正确实施存储器访问命令。在一个实施例中，主系统的存储控制器视大的Flash存储空间为DRAM存储空间，并且使用访问DRAM的标准DDR（double data rate，双数据速率）协议访问该统一了的存储空间。在这种情况下，该统一了的存储空间可以显示Flash 506和DRAM 508间重叠的存储地址空间。该重叠的存储地址空间可能用作Flash 506和DRAM 508间的数据传输的暂存或缓存。例如，DRAM存储空间可能保存有复制自选择的Flash存储空间的数据，因此MCH能够通过DDR存储器访问命令访问该数据。CDC 502响应接收到的来自主系统存储控制器的命令来控制Flash 506和DRAM 508存储子系统。
在一个实施例中，统一了的存储空间对应连续的地址空间，该连续的地址空间包括Flash 506地址空间的第一部分和DRAM 508地址空间的第一部分。Flash 506地址空间的第一部分可以通过保存有对应需要使用的Flash存储大小的第一值的第一可编程寄存器确定。类似的，DRAM 508地址空间的第一部分可以通过保存有对应需要使用的DRAM存储大小的第二值的第二可编程寄存器确定。在一个实施例中，Flash 506地址空间的第一部分和DRAM 508地址空间的第一部分中的任意一个均可以通过对应性能要求或存储器大小的第一值确定，该第一值通过主系统的存储控制器发送的命令由CDC 502接收。
根据本发明的一个实施例，图9为针对示范的FDHDIMM中数据从Flash存储器传到DRAM存储器以及从DRAM存储器传到Flash存储器的流程图。在一些实施例中，从Flash 506到DRAM 508的数据传输按照CDC 502接收的来自主系统存储控制器的存储器访问命令进行。在一些实施例中，CDC 502控制从DRAM 508到Flash 506的数据传输，以避免与当前正执行的任何存储操作冲突。例如，当特定DRAM存储块中的全部页都关闭。CDC 502为了对所需应用的支持最优化，将DRAM存储空间划分为若干块。控制器基于接收到的来自MCH的一个或多个命令、接收到的来自MCH的指令、写入寄存器的可编程值、对应易失存储子系统第一部分的值、对应非易失存储子系统第一部分的值和时序值中的至少一个对存储器模块中的存储空间进行配置。此外，块大小可以由主系统的存储控制器配置，这样，可以优化块中的页数以支持特定的应用或任务。进一步地，块大小可以即时配置，例如，CDC 502可以通过存储器命令或可编程值从存储控制器接收关于需要的块大小的指令。
在一些实施例中，存储控制器使用标准访问协议（如JEDEC的DDR DRAM）通过向CDC 502发送存储器访问命令访问存储器模块，其中，CDC 502依次确定数据传输操作的类型以及对应的存储数据信息的目标地址，例如，数据信息存储在DRAM 508或Flash 506存储子系统中。响应读操作时，如果CDC 502确定数据信息，如页（或块），不属于DRAM 508而属于Flash 506，那么CDC 502将发起并控制从Flash 506到DRAM 508的全部必要的数据传输操作，随后再将数据传输到存储控制器。在一个实施例中，一旦CDC 502完成请求的数据信息从Flash 506到DRAM 508的数据传输，CDC 502将通知存储控制器从DRAM 508取回数据信息。在一个实施例中，存储控制器通过向CDC 502中的寄存器写入目标Flash地址和有效的块大小，发起从Flash 506到DRAM 508的数据信息复制。CDC 502依次执行合适的操作并生成控制信息以将数据信息复制到DRAM 508。因此，存储控制器可以使用标准存储器访问命令或协议访问或取回数据信息。
图9为一个示范的流程图，先是起始步骤或上电902，接着为初始化步骤904，存储控制器初始化，在步骤906中，通过向CDC 502的控制寄存器写入目标地址和大小，数据从Flash 506移至DRAM 508，在步骤908中，CDC 502将数据从Flash 506复制至DRAM 508并擦除Flash中的块。从Flash擦除数据信息可能独立于（或同时于）在该流程图中CDC 502执行的其他步骤完成，例如，在擦除Flash块的步骤中，其他步骤可以同时执行。一旦数据信息或数据信息块移到了DRAM 508上，在步骤910，存储控制器可以使用标准存储访问协议或命令操作该数据块。在步骤912，CDC 502检查是否每个DRAM 508块或复制的块都关闭了。如果DRAM 508中每个打开的块都被存储控制器关闭了，在步骤914，CDC 502发起Flash写操作将关闭的块从DRAM 508写到Flash 506。此外，在步骤916，存储控制器重新打开当前正被写进Flash 506的关闭的块，然后CDC 502停止Flash写操作并擦除已经被写入的Flash块，如步骤918所示。否则，CDC 502在步骤920继续并完成向Flash的写操作。
图9中的虚线表示了可以由CDC 502执行的单独的或并行的活动。在任何时候，CDC 502接收到来自存储控制器的DRAM加载命令，在步骤922，该存储控制器向RC寄存器写入Flash目标地址和/或块大小信息，如上所述。接着，CDC 502执行加载DRAM w/RC步骤906，并且发起包含步骤908-922的另一活动分支（线路）。在一个实施例中，CDC 502控制DRAM 508和Flash 506间的数据传输操作，这样，Flash 506对存储控制器是完全隐藏的。CDC 502监控由存储控制器使用标准DRAM协议发送的全部存储器访问命令，并且恰当配置并操作Flash 506和DRAM 508存储子系统来执行被请求的存储器访问操作，并因此达到预期的效果。该存储控制器不直接与Flash存储子系统接口。代替的是，该存储控制器与CDC 502和/或DMgr 504接口，如图5和图6所示。此外，存储控制器可能使用一种或多种协议，如DDR、DDR2、DDR3、DDR4协议等等。
根据本发明的一个实施例，图10展示了将DRAM地址空间映射到Flash存储地址空间的例子。形成24位扩展存储页面地址的两组（1002、1004）AD6到AD17的地址位分配为块地址。例如，假定256K字节的块大小，接着24位块地址空间（使用两组AD6到AD17的1002和1004）将能够访问4TB的Flash存储器存储空间。如果存储器模块具有1GB DRAM存储容量，它可以在DRAM存储器中保存大约4K个数据块，每个块包含265K字节数据。对应4K个块的DRAM地址空间可以分配给不同虚拟物理行（rank）和逻辑行（bank），其中，虚拟物理行和逻辑行的数量是可配置的，并且可以进行操作以满足特定设计或性能需求。例如，如果1G字节存储器模块被配置为两个物理行，每个物理行具有八个逻辑行，接着，每个逻辑行可保存250个块或相当于62 M字节或62K页面，其中每页对应1K字节。还可以使用具有不同页数、块数、物理行数或逻辑行数的其他配置。此外，图10展示了使用上述块寻址示范地将24位DDR DIMM块地址映射到Flash存储器地址上。该24位地址可以按字段分解，比如逻辑单元号LUN（Logical Unit Number）地址1060字段、块（Block）地址1050字段、平面（Plane）地址1040、页（Page）地址1030，以及一组最低有效地址位A0A1 1020。平面地址1040为块地址的子地址，并且它可以用于支持多页IO以便提高Flash存储子系统的操作。在这个例子中，可以理解的是，该24位地址的每个字段可以分配不同个数的位数。
CDC 502通过对准备写回Flash存储器的块进行排序来管理块写回操作。如上所述，如果写操作的排列了的块中的任意一个页被重新打开，那么CDC 502将停止该排列了的块的写操作，并将该块移除队列。一旦块中的所有页都关闭，那么CDC 502重新开始写回操作并为写操作将该块排序。
根据本发明的一个实施例，执行从Flash 506到DRAM 508示范的读操作大约需要400μs，而执行从Flash 506到DRAM 508示范的写操作大约需要22 ms，导致读写比率为55比1。因此，如果主系统的存储控制器花在访问DRAM的块中的数据信息的平均时间为22ms（这为包含一个或多个页的块打开的持续时间），那么从DRAM到Flash的块写回操作不会影响性能，并且读和写访问间的差异因此可能完全对存储控制器隐藏。如果块使用时间为11ms而不是22ms，那么CDC 502控制DRAM 508和Flash 506间的数据传输操作，这样，在队列中不超过9个封闭块可以写回到Flash存储器中，因此标准DDR DRAM操作可以持续大约100ms的平均时间。此外，队列中要写回Flash存储子系统的封闭块的数量随着平均块使用时间以及特定主系统或使用该主系统资源运行的特定应用的性能要求的变化而变化。
因此，要写回Flash的封闭块的最大数可以约为
（（每个逻辑行的块数）/（Flash块写时间与Flash块读时间的比率）*（（块使用时间）/（Flash块写时间））
为了排列了的写回块持续小于100ms时间周期，使用具有22ms每个块的写访问时间的Flash存储子系统，导致对向Flash 506的写操作最大数量为四的块进行排列。因此，块平均大约88ms（22ms * 4）表示每个逻辑行不应有超过四个的需要写回Flash506的块。
上式还表明了更大的DRAM存储空间可以支持更短的块使用时间。例如，2GB DRAM存储器允许8个封闭块写回Flash。图11为使用各种平均块使用时间的不同DRAM密度在写回Flash存储器的一个队列中对最大允许封闭块的评估表格。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (24)

1.一种可连接到主系统的存储控制器的存储器模块，包括：
非易失存储子系统；
数据管理器，其连接至所述非易失存储子系统；
易失存储子系统，其连接至所述数据管理器，并可操作，以通过该数据管理器与所述非易失存储子系统交换数据；
控制器，其可操作，以接收来自所述存储控制器的命令，该控制器管理（1）所述非易失存储子系统的运作、（2）所述易失存储子系统的运作以及（3）基于至少一个接收到的来自所述存储控制器的命令在所述存储控制器、所述易失存储子系统或所述非易失存储子系统中的任意两个或两个以上之间的数据传输。
2.根据权利要求1所述的存储器模块，其特征在于，所述数据管理器响应接收到的来自控制器的至少一个控制信号和控制信息来控制数据流速率、数据传输大小、数据缓存大小、数据错误监测以及数据错误纠正中的一个或多个。
3.根据权利要求1所述的存储器模块，其特征在于，所述数据管理器基于接收到的来自所述控制器的指令控制所述存储控制器、所述易失存储子系统或所述非易失存储子系统中的任意两个或两个以上间的数据通信。
4.根据权利要求3所述的存储器模块，其特征在于，所述数据通信控制涉及数据流速率、数据传输大小、数据缓存大小、数据传输位宽、格式信息、数据流方向和数据传输起始时间中的任意一个或多个。
5.根据权利要求1所述的存储器模块，其特征在于，所述控制器响应接收到的来自所述存储控制器的命令和所述存储器模块的存储地址空间初始化信息中的至少一个来配置所述易失存储子系统的第一存储地址空间和所述非易失存储子系统的第二存储地址空间中的至少一个。
6.根据权利要求1所述的存储器模块，其特征在于，所述数据管理器配置为具有两组或两组以上与所述易失存储子系统和所述非易失存储子系统中任意一个连接的数据端口的双向数据传输结构。
7.根据权利要求6所述的存储器模块，其特征在于，所述易失存储子系统和非易失存储子系统中的至少一个包括一个或多个存储段。
8.根据权利要求7所述的存储器模块，其特征在于，每个存储段包括至少一个存储电路、存储设备或存储晶粒。
9.根据权利要求1所述的存储器模块，其特征在于，所述易失存储子系统包括DRAM存储器。
10.根据权利要求7所述的存储器模块，其特征在于，至少一组数据端口由所述数据管理器进行操作以独自和/或同时地将数据传入或传出所述易失存储子系统或所述非易失存储子系统中的一个或多个存储段。
11.根据权利要求6所述的存储器模块，其特征在于，所述数据控制器还包括数据格式模块，用于根据接收到的来自所述控制器的控制信息将数据按一定格式在所述存储控制器、所述易失存储子系统和所述非易失存储子系统中的任意两个或两个以上间传输。
12.根据权利要求11所述的存储器模块，其特征在于，所述数据管理器还包括数据缓存，用以缓存传入到传出所述非易失存储子系统的数据。
13.一种通过存储控制器管理存储器模块的方法，该存储器模块包括易失和非易失存储子系统，该方法包括：
接收来自所述存储控制器的控制信息，其中，该控制信息使用易失存储子系统的协议接收；
识别数据通路，该数据通路用于使用接收到的所述控制信息将数据传入或传出所述存储器模块；
使用所述存储器模块的数据管理器和控制器基于至少一个接收到的控制信息和识别的数据通路，在所述存储控制器、所述易失存储子系统和所述非易失存储子系统中的任意两个或两个以上间传输数据。
14.根据权利要求13所述的方法，其特征在于，所述方法还包括操作所述数据管理器控制数据流速率，、数据传输大小、数据位宽大小、数据缓存大小、数据错误监测、数据错误纠正和数据传输起始时间中的一个或多个。
15.根据权利要求13所述的方法，其特征在于，所述方法还包括将所述数据管理器用作具有两组或两组以上与所述易失存储子系统和所述非易失存储子系统中任意一个连接的数据端口的双向数据传输结构。
16.根据权利要求13所述的方法，其特征在于，所述易失存储子系统和非易失存储子系统中的至少一个包括一个或多个存储段。
17.根据权利要求15所述的方法，其特征在于，所述方法还包括操作所述数据端口以独自和/或同时地将数据传入或传出所述易失存储子系统或所述非易失存储子系统中的一个或多个存储段。
18.根据权利要求13所述的方法，其特征在于，所述方法还包括响应通过所述控制器接收到的来自存储控制器的存储器访问命令，使用所述数据管理器管理所述易失存储子系统和所述非易失存储子系统间的数据双向传输。
19.根据权利要求18所述的方法，其特征在于，所述方法还包括使用所述易失存储子系统缓存所述存储控制器和所述非易失存储子系统间传输的数据。
20.根据权利要求13所述的方法，其特征在于，所述方法还包括使用所述控制器执行存储器地址转换、存储器地址映射、地址域转换、存储器存取控制、数据错误纠正和易失存储子系统与非易失存储子系统间的数据位宽调节中的一个或多个。
21.根据权利要求13所述的方法，其特征在于，所述方法还包括使用所述控制器基于以下至少一种信息配置所述存储器模块中的存储空间：接收到的来自存储控制器的命令，写入寄存器的可编程的值，对应易失存储子系统开始部分的值，对应非易失存储子系统开始部分的值，以及时间值。
22.根据权利要求21所述的方法，其特征在于，所述控制器至少使用所述易失存储子系统开始部分和所述非易失存储子系统开始部分配置所述存储器模块的存储空间，并且该控制器向所述存储控制器给出统一的存储空间。
23.根据权利要求21所述的方法，其特征在于，所述控制器使用专用的分割指令配置所述存储器模块中的存储空间。
24.根据权利要求13所述的方法，其特征在于，所述方法还包括：
当所述存储系统处于第一工作模式下，即数据在所述易失存储子系统和所述主系统间通信时，所述易失存储子系统工作在第一时钟频率；
当所述存储系统处于第二工作模式下，即数据在所述易失存储子系统和所述非易失存储子系统间通信时，所述非易失存储子系统工作在第二时钟频率；
当所述存储系统处于所述第二工作模式下，所述易失存储子系统工作在第三时钟频率，该第三时钟频率小于所述第一时钟频率。
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