JP4765222B2 - Ｄｒａｍ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）装置に関し、特に、セルフ・リフレッシュ（self refresh）機能を備えたＤＲＡＭ装置におけるリフレッシュをＤＲＡＭ装置の動作状態を考慮せずに行え、さらに消費電力の低減が可能なＤＲＡＭ装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭにおいては、メモリセル（ memory cell）のキャパシタ（静電容量）が浮遊状態にあるため、ｐｎ接合リークやメモリセルのトランジスタのドレイン・ソース間のリーク電流により、蓄積電荷が徐々に失われる。これを防止するため、リフレッシュ動作、すなわち、リード（ｒｅａｄ）やライト（ｗｒｉｔｅ）の要求がなくとも、定期的に情報の読み出しと再書き込みが行われている。このようなＤＲＡＭは、大容量化に適しているため、ＣＰＵと共にパソコン等の電子機器（装置）に広く用いられている。
【０００３】
ＤＲＡＭのリフレッシュモード（refresh mode）の切り換えは、従来、ソフトウェア作成時に特定のルーチン（routine ）、例えば、装置のアイドル（idle）、サスペンドモード（suspend mode）動作時、電源制御ルーチン等で記述する場合に行われている。具体例をあげれば、サスペンド又はスタンバイ（standby ）の処理ルーチン／レジューム処理ルーチンを作成し、そのルーチン内部でＤＲＡＭのリフレッシュモードの切換えを行っていた。また、機器に電力の消費を抑制するサスペンド（またはスタンバイ）処理ルーチンを実装した場合、ルーチン内部でＤＲＡＭのリフレッシュ・モードをオート・リフレッシュからセルフ・リフレッシュ・モードに切り換えるように設計されている。
【０００４】
ここで、オート・リフレッシュ・モードとは、ループ処理等が発生してＤＲＡＭに一定時間アクセスが無いとき、ＤＲＡＭコントローラにより所定のリフリッシュサイクルによりリフリッシュを行うモードである。また、セルフ・リフレッシュ・モードは、コマンドを受けたとき、ＤＲＡＭ自身が長いリフリッシュサイクルによりリフリッシュを行うモードである。セルフ・リフレッシュ・モードでは、リフリッシュサイクルが長いため、ＤＲＡＭにおける電力消費を低減できるという利点がある。
【０００５】
しかし、ＣＰＵ及びメモリを備えた電子機器は、多機能化の傾向とともにソフトウェアが肥大化し、これに伴って大容量のメモリが必要になってきている。従来、電池を電源として動作する携帯端末（ＰＤＡ：Personal Digital Assistant）機、携帯電話機、ＰＨＳ(Personal Handyphone System)電話機などでは、電源供給に制限があるため、メモリには高価ではあるが消費電流の少ないＳＲＡＭ（Static Random Access Memory ）が用いられていた。
【０００６】
しかし、最近では、電池を電源として動作する電子機器においても、メモリの大容量化に伴って、これまでのＳＲＡＭに代え、低コストで大容量化が可能なＤＲＡＭが使用されようとしている。この場合に問題となるのは、交流電源で動作するパソコン等はＤＲＡＭの内容を必要に応じてハードディスクに保存するのに対し、携帯電話機等ではＤＲＡＭがＳＲＡＭの代わりに用いられるため、電源オフでもデータが保存されるＳＲＡＭでは問題にならなかった電源オフ時のデータ消滅がＤＲＡＭでは問題になる。このため、ＤＲＡＭのリフレッシュ制御は極めて重要になる。また、携帯電話機等では、常時携行している人が多いため、動作時間を長くすること、つまり電源オン状態における待機時の消費電力を低減することが要求されている。このため、装置の動作状態を考慮しながら、リフレッシュ制御を適切に行うことが要求されている。
【０００７】
【発明が解決しようとする課題】
しかし、従来のＤＲＡＭ装置及びそのリフレッシュ制御方法によると、リフレッシュモードの切り換え制御の仕様をソフト作成時に決定しているため、ソフトウェア作成者が機器上のソフトウェアの挙動（割込みの発生、タスクの遷移状況等）を確実に把握することなくソフト作成が行われていた場合、ＤＲＡＭがセルフ・リフレッシュモードで動作しているのに、このＤＲＡＭへのアクセスを可能にする様なソフトウェアが組み込まれてしまうという問題がある。
【０００８】
或いは、戻り番地がある状態でＤＲＡＭが動作している時にＤＲＡＭがセルフ・リフレッシュモードに切り換えられると、ＣＰＵはオート・リフレッシュからセルフ・リフレッシュへの切り替えを実行するが、その時に戻り番地に関するデータがセルフ・リフレッシュにより消滅するため、処理を継続することができなくなる。この場合、戻り番地を別の記憶媒体（ＳＲＡＭ）等に保存すればよいが、そのために構成及び処理が複雑になり、コストアップを招くことにもなる。
【０００９】
また、上記した携帯端末機や携帯電話機等は多機能化が図られているためにソフトウェアの規模が大きくなっており、ハードウェアの状態を制御しながらリフレッシュモードの切り換えを行うことが難しくなりつつある。
【００１０】
したがって、本発明の目的は、装置の状態等を考慮することなくＤＲＡＭのセルフ・リフレッシュの制御が行え、消費電力の低減が可能なＤＲＡＭ装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、セルフ・リフレッシュの機能を有するＤＲＡＭ（Dynamic Random Access Memory）と、前記ＤＲＡＭを制御するＤＲＡＭコントローラと、前記ＤＲＡＭコントローラに内蔵又は外部接続されたタイマと、装置全体を制御するＣＰＵを備え、前記ＤＲＡＭ及び前記タイマは、複数からなり、この複数のＤＲＡＭには優先順位が設定され、この複数のＤＲＡＭのそれぞれに対応する前記タイマのそれぞれのタイマ時間を前記複数のＤＲＡＭの優先順位が高いものから順に短く設定し、前記ＤＲＡＭコントローラは、前記ＣＰＵから前記ＤＲＡＭへのアクセスを監視し、前記タイマで設定された時間内に前記アクセスが無かったとき、リフレッシュモードを前記セルフ・リフレッシュに切り換え、前記ＤＲＡＭは、パワーダウンモードを持つメモリが用いられ、前記セルフ・リフレッシュに代えてパワーダウンモードが実行されることを特徴とするＤＲＡＭ装置を提供する。
【００１２】
この構成によれば、タイマで設定した時間内に、ＤＲＡＭに対するアクセスが無かったとき、ＤＲＡＭのリフレッシュモードがセルフ・リフレッシュに切り換えられる。従来における特定の条件（ルーチン内部でＤＲＡＭのリフレッシュ・モードをオート・リフレッシュからセルフ・リフレッシュに切り換えるとき）に限らず、ＤＲＡＭ上のデータ領域がキャッシュやバッファ内部に格納された状態でループ処理が長時間行われる場合等に自動的に、ＤＲＡＭはセルフ・リフレッシュに代えてパワーダウンモードへ切り換えられるため、ソフトウェア作成者は装置動作時のＤＲＡＭのアクセス状態を考慮する必要がなくなるほか、非アクセス時におけるＤＲＡＭの電力消費が抑制される。
【００１３】
ＤＲＡＭに対するアクセスの有無を監視し、所定時間を経過しても前記ＤＲＡＭにアクセスが無いとき、前記ＤＲＡＭのリフレッシュモードを通常のリフレッシュからセルフ・リフレッシュに切り換え、前記セルフ・リフレッシュの動作中に前記ＤＲＡＭへのアクセスを検出したとき、前記セルフ・リフレッシュを前記通常のリフレッシュに切り換えるＤＲＡＭ装置のリフレッシュ制御方法が得られる。
【００１４】
この方法によれば、所定時間を経過してもＤＲＡＭに対するアクセスが無いことが検出されると、ＤＲＡＭは通常のリフレッシュからセルフ・リフレッシュに切り換えられ、このセルフ・リフレッシュの状態にあるときにＤＲＡＭにアクセスが行われると、通常のリフレッシュに切り換えられる。したがって、ＤＲＡＭのリフレッシュ制御が効率的に行われ、ソフトウェア作成者は装置動作時のＤＲＡＭのアクセス状態を考慮する必要がなくなるほか、消費電力の低減が可能になる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面に基づき説明する。
〔第１の実施の形態〕
図１は、本発明によるＤＲＡＭ装置の第１の実施の形態を示す。
キャッシュメモリ（ cash memory）２を内蔵し、装置全体の制御を行うＣＰＵ１には、ＤＲＡＭコントローラ３、タイマ４を内蔵したＤＲＡＭ５、プログラムを格納するＲＯＭ６、チップセレクタ７、及び割込みコントローラ８がアドレスバス１ａ及びデータバス１ｂを介して接続されている。ＣＰＵ１からＤＲＡＭコントローラ３へは、メモリ・リード信号１ｃ及びメモリ・ライト信号１ｄが所定時に印加される。図中、ＲＡＳはRow Address Strobeの略で、アドレスバス１ａを介して行のアドレスのビットをＤＲＡＭ５に渡すときの制御信号である。また、ＣＡＳはColumn Address Strobe の略で、列のアドレスのビットをＤＲＡＭ５に渡すときの制御信号である。さらに、ＯＥはアウトプット・イネーブル（ Output Enable）信号である。
【００１６】
ＣＰＵ１は、ＲＯＭ６に格納されているプログラムに従って機器（携帯端末機や携帯電話機）内の各種の制御や処理を実行する。ＲＯＭ６のプログラムにＤＲＡＭコントローラ３のタイマ４の設定処理があった場合、ＣＰＵ１はタイマ４に任意の値をセットする。ＤＲＡＭ５は、データの一時的な保存に用いられる。ＲＯＭ６は、ＣＰＵ１が実行するための各種のプログラムを格納している。チップセレクタ７は、チップセレクト信号をアドレスバス等から生成し、ＤＲＡＭ５のチップセレクトを行う。割込みコントローラ８は割込み要求に応じて割込み制御を実行する。
【００１７】
ＤＲＡＭコントローラ３は、ＤＲＡＭ５のリフレッシュ制御、アクセスの調停及び監視を実行する。また、ＤＲＡＭコントローラ３は、ＤＲＡＭ５にアクセスが有る毎にタイマ４をセットされた値に書き戻し（＝初期化し）、セットされた時間内にＣＰＵ１からＤＲＡＭ５にアクセスが無いとき、ＤＲＡＭ５のリフレッシュモードをセルフ・リフレッシュに切り換える。
【００１８】
図１のＤＲＡＭ装置の概略動作を説明すると、ＤＲＡＭコントローラ３によってＤＲＡＭ５へのアクセスを監視し、このアクセスが一定時間無いとき（例えば、ループ処理においてデータ領域が、キャッシュメモリやバッファメモリに取り込まれている状態になり、長時間ループ処理が行われる場合）、ＤＲＡＭ５のリフレッシュモードを自動的にセルフ・リフレッシュに切り換える。そして、セルフ・リフレッシュに切り換わっているときにＤＲＡＭ５へのアクセスが検出されると、セルフ・リフレッシュを解除し、通常のリフレッシュモードに切り換える。この切り換えを行っているときには、ＤＲＡＭコントローラ３がＣＰＵへウェイトステートを挿入する制御を行う。これにより、ソフトウェア設計上、ＤＲＡＭ５のリフレッシュ制御において機器の状態を考慮する必要が無くなり、ＣＰＵ１は待つのみでよい。つまり、ソフトウェアから見ると、ＤＲＡＭ５の制御が見えない（見る必要が無い）ので、ソフトウェアの作成者はソフト作成が容易になる。また、リフレッシュモードの切換えが効率的に行われるため、消費電力の低減が可能になる。
【００１９】
図２は、ＣＰＵ１及びＤＲＡＭコントローラ３によるＤＲＡＭ５のセルフ・リフレッシュ制御を示す。図中、Ｓはステップを表している。図１及び図２を参照して、以下に本発明の動作を説明する。
ＣＰＵ１は、ＲＯＭ６に格納されたプログラムに従ってＤＲＡＭコントローラ３内のタイマ４に任意の値をセットする。ＤＲＡＭコントローラ３は、ＤＲＡＭ５へのアクセスの有無を監視する（Ｓ１０１）。ＤＲＡＭ５へのアクセスが検出されたとき、ＣＰＵ１はタイマ４の値を予めセットした値に書き戻す（Ｓ１０２）。ＤＲＡＭ５に対するアクセスの検出は、ＤＲＡＭコントローラ３のチップセレクト（ＣＳ）信号、リード／ライト（Ｒ／Ｗ）制御信号等により検出する。また、ＤＲＡＭコントローラ３は、タイマ４で設定された時間内にＤＲＡＭ５へのアクセスが有ったか否かを判定する（Ｓ１０３）。時間内にアクセスが無い、すなわちタイマ４の設定時間をオーバーしたとき、ＤＲＡＭコントローラ３はＤＲＡＭ５のリフレッシュモードをセルフ・リフレッシュに切り換える（Ｓ１０４）。
【００２０】
図３は、図２のステップ１０４により、リフレッシュモードがセルフ・リフレッシュに切り換わった後の処理を示す。
ＤＲＡＭコントローラ３は、ＤＲＡＭ５がセルフ・リフレッシュに切り換わっているとき（Ｓ２０１）、ＤＲＡＭ５へのアクセスを検出すると（Ｓ２０２）、切り換えが終了するまでＣＰＵ１へウェイトステート（wait state）を挿入し（Ｓ２０３）、セルフ・リフレッシュを解除、すなわちセルフ・リフレッシュから通常のリフレッシュ（オートリフレッシュなど）に切り換える（Ｓ２０４）。ついで、ＣＰＵ１へのウェイトステートを解除（Ｓ２０５）した後、タイマ４の値をＣＰＵ１がセットした値に戻し（Ｓ２０６）て処理を終了する。
【００２１】
以上のように、自動的にＤＲＡＭのリフレッシュモードの切換えが行われるため、ソフトウェア作成者が装置動作時のＤＲＡＭのアクセス状態を考慮する必要がなくなる。また、従来、セルフ・リフレッシュが実行されるのは、ソフトウェア作成時にソフトウェア作成者が設定した条件においてのみであったのに対し、本発明によれば、所定時間内にＤＲＡＭ５にアクセスが無かったとき、自動的にセルフ・リフレッシュに切り換えられるため、電力消費が抑制される。例えば、１２８メガバイトのＳＤＲＡＭ（例えば、商品名：μＰＤ４５１２８８２１）において、通常のリフレッシュ動作では１３１ｍＡの電流を消費するが、セルフ・リフレッシュでは１〜２ｍＡであるため、セルフ・リフレッシュにおける電力消費は低減される。
【００２２】
〔第２の実施の形態〕
図４は、本発明のＤＲＡＭ装置の第２の実施の形態を示す。
本実施の形態は、パワーダウンモード（power down）を実行することにより、前記実施の形態よりも電力消費の抑制が更に高くなるようにしたところに特徴がある。本実施の形態が図１の構成と異なるところは、タイマ４に第２のタイマ１０を追加し、さらにフラッシュメモリ（flash memory）１１を設けたところにある。タイマ１０は、ＤＲＡＭ５がリフレッシュモードからセルフ・リフレッシュモードに切り換わってからの時間を測定する。フラッシュメモリ１０は、ＤＲＡＭ５の内容をバックアップするために用いられる。フラッシュメモリ１１を設けたことにより、ＤＲＡＭ５の内容を他のメモリにバックアップ保存することが可能になる。
【００２３】
図５は、図４の構成において、リフレッシュモードがセルフ・リフレッシュに切り換わったときの処理を示す。図６、図７、図８及び図９は、割り込み発生時の処理を示す。ここで、図７と図８はフラッシュメモリ１１に対する処理を示し、図９はＣＰＵ１へウェイトステート挿入後の処理を示す。
【００２４】
図５に示すように、ＤＲＡＭコントローラ３は、ＤＲＡＭ５がセルフ・リフレッシュに切り換わっているときにＤＲＡＭ５へのアクセスを検出すると（Ｓ３０１）、切り換えが終了するまでＣＰＵ１へウェイトステートを挿入し（Ｓ３０２）、ＤＲＡＭ５のセルフ・リフレッシュを解除すると共に、ＣＰＵ１に出していたウェイトステートを解除する（Ｓ３０３）。ついで、タイマ４の値を再設定する（Ｓ３０４）。この後、タイマ１０を初期値に設定し直して停止させる（Ｓ３０５）。ついで、ＤＲＡＭの処理を実行する（Ｓ３０６）。Ｓ３０１でＤＲＡＭ５へのアクセス無しが判断されたとき、タイマ１０で設定した時間を超過したか否かを判断し、設定時間未満であれば処理をＳ３０１へ戻して以降の処理を再実行し、設定時間を超過していれば図６に示す処理を実行する（Ｓ３０８）。
【００２５】
図６に示すように、セルフ・リフレッシュの状態のままタイマ１０に設定した時間が経過すると、ＤＲＡＭ５のセルフ・リフレッシュが解除される（図６のＳ４０１）。ついで、割込み要求が出され、割込みコントローラ８を経由してＣＰＵ１に割込信号を通知する（Ｓ４０２）。割込みを受け付けたＣＰＵ１は、ＤＲＡＭ５の内容をフラッシュメモリ１１へバックアップして（図７のＳ６０１）、割込みコントローラ８を経由して割込みのクリアをＤＲＡＭコントローラ３へ通知する（Ｓ６０２）。割込みクリアの情報を受け取ったＤＲＡＭコントローラ３は、ＤＲＡＭ５のリフレッシュモードをパワーダウンモードに切り換える（Ｓ４０４）。ついで、パワーダウンモード（Ｓ４０５）に入った後、図９の処理を実行する（Ｓ４０６）。
図６の処理により、ＤＲＡＭ５のデータは破壊されるが、セルフ・リフレッシュに比べ更に省電力のパワーダウンモードに設定される。したがって、電力消費の抑制は更に高められる。
【００２６】
図６のＳ４０５のパワーダウンモード中にＤＲＡＭ５へのアクセスが発生した場合（図９のＳ７０１）、ＤＲＡＭコントローラ３は、ＤＲＡＭ５の切り換えが終了するまで、ＣＰＵ１へウェイトステートを挿入する（Ｓ７０２）。ついで、パワーダウンモード中のＤＲＡＭ５を通常モードへ復帰（Ｓ７０３）させる。また、ＣＰＵ１へのウェイトステートを解除（Ｓ７０４）した後、割込みコントローラ８を経由してＣＰＵ１へ割込みを通知する（Ｓ７０５）。割込みを受け付けたＣＰＵ１は、フラッシュメモリ１１の内容をＤＲＡＭ５へ書き戻し（図８のＳ６０１）、割込みコントローラ８を経由して割込みのクリアをＤＲＡＭコントローラ３に通知する（Ｓ６０２）。ＤＲＡＭコントローラ３は割込みの解除の有無を判定する（Ｓ７０６）。割込みの末解除が判定されれば、タイマ４を再起動する（Ｓ７０７）と共に、タイマ１０の値を書き戻し（初期化し）て停止させ（Ｓ７０８）た後、パワーダウンモードの処理を終了する（Ｓ７０９）。
【００２７】
本実施の形態によれば、ステップ１０４においてセルフ・リフレッシュに切り換えることにより、ソフトウェア作成者の負担が軽減されるほか、消費電流の抑制によって電力消費の低減が可能になる。さらに、セルフ・リフレッシュが所定時間続いたときにはセルフ・リフレッシュが解除され、割り込み処理が実行され、パワーダウンモードに切り換えられるので、より省電力化が図られる。
【００２８】
図１０は、図１の構成の変形例を示す。
ＤＲＡＭコントローラ３に内蔵されているタイマ４を外に出し、ＤＲＡＭコントローラ３にタイマ４を外付けにしたものである。この構成によれば、ＤＲＡＭコントローラ３にタイマ４を内蔵させる必要がないため、ＤＲＡＭコントローラ３として用いるＩＣの選択肢を広げることができる。また、汎用（既存）のＤＲＡＭコントローラ３と汎用のタイマ４の組み合わせも可能になる。
【００２９】
〔第３の実施の形態〕
図１１は、本発明によるＤＲＡＭ装置の第３の実施の形態を示す。
本実施の形態は、複数のＤＲＡＭをＤＲＡＭコントローラにより個別に制御できるようにしたものであり、ＤＲＡＭが大容量になる場合に適している。例えば、ＤＲＡＭ全体の記憶容量として２４メガバイト（ＭＢ）を必要とする場合、各８ＭＢのＤＲＡＭ５ａ，５ｂ，５ｃを用い、それぞれに割り当てられたタイマ（１）１３，（２）１４，（３）１５を備えるＤＲＡＭコントローラ１２を設けることにより、本実施の形態を構成することができる。ＤＲＡＭ５ａ，５ｂ，５ｃのそれぞれには、ＤＲＡＭコントローラ１２からＯＥ信号（ＯＥ１，ＯＥ２，ＯＥ３）が付与される。タイマ１３〜１５は、ＤＲＡＭコントローラ１２に内蔵されていてもよいし、外付けであってもよい。
【００３０】
メモリは常に全領域が使われるわけではなく、通常は比較的小さいメモリ領域が使われているに過ぎない。例えば、データの格納がＤＲＡＭ５ａ→ＤＲＡＭ５ｂ→ＤＲＡＭ５ｃの順で行われるとすると、頻繁にアクセスされるのはＤＲＡＭ５ａになる。そこで、このような場合、優先順位をＤＲＡＭ５ａ（第１順位）〜ＤＲＡＭ５ｃ（第３順位）に設定し、更に、タイマ時間をタイマ１３＜タイマ１４＜タイマ１５に設定しておき、タイマ１３で設定した時間内にＤＲＡＭ５ａがアクセスされなかったとき、ＤＲＡＭコントローラ１２はＤＲＡＭ５ａのみをセルフ・リフレッシュに切り換え、ＤＲＡＭ５ｂ，５ｃをオート・リフレッシュからセルフ・リフレッシュ（又はパワーダウン）にする。また、ＤＲＡＭ５ａ及び５ｂにアクセスがあり、ＤＲＡＭ５ｃにアクセスが無いときには、ＤＲＡＭ５ｃのみをオート・リフレッシュからセルフ・リフレッシュ（又はパワーダウン）にする。このような構成により、メモリ容量が増えてもリフレッシュが効果的に行われ、或いはパワーダウンが行われる結果、メモリ容量が増えるほど、ＤＲＡＭ装置の電力消費の抑制効果が高められる。
【００３１】
上記実施の形態において、ＤＲＡＭは、ＳＤＲＡＭであってもよい。また、フラッシュメモリ１１は、スタチックメモリ、強誘電体メモリ（ＦＲＡＭ）等の他のメモリであってもよい。さらに、本発明にかかるＤＲＡＭ装置は、上記したＣＰＵとの組み合わせのほか、ＤＳＰ（Digital Signal Processor）への適用も可能である。
【００３２】
さらに、図１において、電源オフに際し又は電源オフに備えて、ＤＲＡＭ５の内容をバックアップするためのフラッシュメモリを増設してもよい。このフラッシュメモリは、アドレスバス１ａ及びデータバス１ｂに接続される。
【００３３】
【発明の効果】
以上より明らかなように、本発明のＤＲＡＭ装置によれば、ＤＲＡＭコントローラによりＤＲＡＭへのアクセスを監視し、タイマで設定された時間内にアクセスが無かったとき、ＤＲＡＭコントローラによりリフレッシュモードをセルフ・リフレッシュに切り換えるようにしたので、ＤＲＡＭ上のデータ領域がキャッシュやバッファ内部に格納された状態でループ処理が長時間行われる場合等に自動的にＤＲＡＭはセルフ・リフレッシュに代えてパワーダウンモードへ切り換えられるため、ソフトウェア作成者は装置動作時のＤＲＡＭのアクセス状態を考慮する必要がなくなるほか、ＤＲＡＭの電力消費が抑制される。
【００３４】
また、ＤＲＡＭ装置のリフレッシュ制御方法によれば、ＤＲＡＭに対するアクセスの有無を監視し、このアクセスが所定時間を経過しても無かったとき、ＤＲＡＭのリフレッシュモードを通常のリフレッシュからセルフ・リフレッシュに切り換え、このセルフ・リフレッシュの実行中にＤＲＡＭへのアクセスがあったとき、セルフ・リフレッシュを前記通常のリフレッシュに切り換えるようにしたので、ＤＲＡＭのリフレッシュ制御が効率的に行われ、ソフトウェア作成者は装置動作時のＤＲＡＭのアクセス状態を考慮する必要がなくなるほか、消費電力の低減が可能になる。
【図面の簡単な説明】
【図１】本発明によるＤＲＡＭ装置の第１の実施の形態を示すブロック図である。
【図２】図１のＤＲＡＭ装置におけるＤＲＡＭのセルフ・リフレッシュ制御の処理を示すフローチャートである。
【図３】リフレッシュモードがセルフ・リフレッシュに切り換わった後の処理を示すフローチャートである。
【図４】本発明によるＤＲＡＭ装置の第２の実施の形態を示すブロック図である。
【図５】図４の構成において、リフレッシュモードがセルフ・リフレッシュに切り換わったときの処理を示すフローチャートである。
【図６】図４の構成におけるリフレッシュモード解除時の処理を示すフローチャートである。
【図７】図４のフラッシュメモリに対する処理を示ステップフローチャートである。
【図８】図４のフラッシュメモリに対する他の処理を示ステップフローチャートである。
【図９】ＣＰＵへウェイトステート挿入後の処理を示すフローチャートである。
【図１０】図１の構成の変形例を示すブロック図である。
【図１１】本発明によるＤＲＡＭ装置の第３の実施の形態を示すブロック図である。
【符号の説明】
１ ＣＰＵ
２ キャッシュメモリ
３，１２ ＤＲＡＭコントローラ
４，１０，１３，１４，１５ タイマ
５，５ａ，５ｂ，５ｃ ＤＲＡＭ
６ ＲＯＭ
７ チップセレクタ
８ 割込みコントローラ
【発明の属する技術分野】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）装置に関し、特に、セルフ・リフレッシュ（self refresh）機能を備えたＤＲＡＭ装置におけるリフレッシュをＤＲＡＭ装置の動作状態を考慮せずに行え、さらに消費電力の低減が可能なＤＲＡＭ装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭにおいては、メモリセル（ memory cell）のキャパシタ（静電容量）が浮遊状態にあるため、ｐｎ接合リークやメモリセルのトランジスタのドレイン・ソース間のリーク電流により、蓄積電荷が徐々に失われる。これを防止するため、リフレッシュ動作、すなわち、リード（ｒｅａｄ）やライト（ｗｒｉｔｅ）の要求がなくとも、定期的に情報の読み出しと再書き込みが行われている。このようなＤＲＡＭは、大容量化に適しているため、ＣＰＵと共にパソコン等の電子機器（装置）に広く用いられている。
【０００３】
ＤＲＡＭのリフレッシュモード（refresh mode）の切り換えは、従来、ソフトウェア作成時に特定のルーチン（routine ）、例えば、装置のアイドル（idle）、サスペンドモード（suspend mode）動作時、電源制御ルーチン等で記述する場合に行われている。具体例をあげれば、サスペンド又はスタンバイ（standby ）の処理ルーチン／レジューム処理ルーチンを作成し、そのルーチン内部でＤＲＡＭのリフレッシュモードの切換えを行っていた。また、機器に電力の消費を抑制するサスペンド（またはスタンバイ）処理ルーチンを実装した場合、ルーチン内部でＤＲＡＭのリフレッシュ・モードをオート・リフレッシュからセルフ・リフレッシュ・モードに切り換えるように設計されている。
【０００４】
ここで、オート・リフレッシュ・モードとは、ループ処理等が発生してＤＲＡＭに一定時間アクセスが無いとき、ＤＲＡＭコントローラにより所定のリフリッシュサイクルによりリフリッシュを行うモードである。また、セルフ・リフレッシュ・モードは、コマンドを受けたとき、ＤＲＡＭ自身が長いリフリッシュサイクルによりリフリッシュを行うモードである。セルフ・リフレッシュ・モードでは、リフリッシュサイクルが長いため、ＤＲＡＭにおける電力消費を低減できるという利点がある。
【０００５】
しかし、ＣＰＵ及びメモリを備えた電子機器は、多機能化の傾向とともにソフトウェアが肥大化し、これに伴って大容量のメモリが必要になってきている。従来、電池を電源として動作する携帯端末（ＰＤＡ：Personal Digital Assistant）機、携帯電話機、ＰＨＳ(Personal Handyphone System)電話機などでは、電源供給に制限があるため、メモリには高価ではあるが消費電流の少ないＳＲＡＭ（Static Random Access Memory ）が用いられていた。
【０００６】
しかし、最近では、電池を電源として動作する電子機器においても、メモリの大容量化に伴って、これまでのＳＲＡＭに代え、低コストで大容量化が可能なＤＲＡＭが使用されようとしている。この場合に問題となるのは、交流電源で動作するパソコン等はＤＲＡＭの内容を必要に応じてハードディスクに保存するのに対し、携帯電話機等ではＤＲＡＭがＳＲＡＭの代わりに用いられるため、電源オフでもデータが保存されるＳＲＡＭでは問題にならなかった電源オフ時のデータ消滅がＤＲＡＭでは問題になる。このため、ＤＲＡＭのリフレッシュ制御は極めて重要になる。また、携帯電話機等では、常時携行している人が多いため、動作時間を長くすること、つまり電源オン状態における待機時の消費電力を低減することが要求されている。このため、装置の動作状態を考慮しながら、リフレッシュ制御を適切に行うことが要求されている。
【０００７】
【発明が解決しようとする課題】
しかし、従来のＤＲＡＭ装置及びそのリフレッシュ制御方法によると、リフレッシュモードの切り換え制御の仕様をソフト作成時に決定しているため、ソフトウェア作成者が機器上のソフトウェアの挙動（割込みの発生、タスクの遷移状況等）を確実に把握することなくソフト作成が行われていた場合、ＤＲＡＭがセルフ・リフレッシュモードで動作しているのに、このＤＲＡＭへのアクセスを可能にする様なソフトウェアが組み込まれてしまうという問題がある。
【０００８】
或いは、戻り番地がある状態でＤＲＡＭが動作している時にＤＲＡＭがセルフ・リフレッシュモードに切り換えられると、ＣＰＵはオート・リフレッシュからセルフ・リフレッシュへの切り替えを実行するが、その時に戻り番地に関するデータがセルフ・リフレッシュにより消滅するため、処理を継続することができなくなる。この場合、戻り番地を別の記憶媒体（ＳＲＡＭ）等に保存すればよいが、そのために構成及び処理が複雑になり、コストアップを招くことにもなる。
【０００９】
また、上記した携帯端末機や携帯電話機等は多機能化が図られているためにソフトウェアの規模が大きくなっており、ハードウェアの状態を制御しながらリフレッシュモードの切り換えを行うことが難しくなりつつある。
【００１０】
したがって、本発明の目的は、装置の状態等を考慮することなくＤＲＡＭのセルフ・リフレッシュの制御が行え、消費電力の低減が可能なＤＲＡＭ装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、セルフ・リフレッシュの機能を有するＤＲＡＭ（Dynamic Random Access Memory）と、前記ＤＲＡＭを制御するＤＲＡＭコントローラと、前記ＤＲＡＭコントローラに内蔵又は外部接続されたタイマと、装置全体を制御するＣＰＵを備え、前記ＤＲＡＭ及び前記タイマは、複数からなり、この複数のＤＲＡＭには優先順位が設定され、この複数のＤＲＡＭのそれぞれに対応する前記タイマのそれぞれのタイマ時間を前記複数のＤＲＡＭの優先順位が高いものから順に短く設定し、前記ＤＲＡＭコントローラは、前記ＣＰＵから前記ＤＲＡＭへのアクセスを監視し、前記タイマで設定された時間内に前記アクセスが無かったとき、リフレッシュモードを前記セルフ・リフレッシュに切り換え、前記ＤＲＡＭは、パワーダウンモードを持つメモリが用いられ、前記セルフ・リフレッシュに代えてパワーダウンモードが実行されることを特徴とするＤＲＡＭ装置を提供する。
【００１２】
この構成によれば、タイマで設定した時間内に、ＤＲＡＭに対するアクセスが無かったとき、ＤＲＡＭのリフレッシュモードがセルフ・リフレッシュに切り換えられる。従来における特定の条件（ルーチン内部でＤＲＡＭのリフレッシュ・モードをオート・リフレッシュからセルフ・リフレッシュに切り換えるとき）に限らず、ＤＲＡＭ上のデータ領域がキャッシュやバッファ内部に格納された状態でループ処理が長時間行われる場合等に自動的に、ＤＲＡＭはセルフ・リフレッシュに代えてパワーダウンモードへ切り換えられるため、ソフトウェア作成者は装置動作時のＤＲＡＭのアクセス状態を考慮する必要がなくなるほか、非アクセス時におけるＤＲＡＭの電力消費が抑制される。
【００１３】
ＤＲＡＭに対するアクセスの有無を監視し、所定時間を経過しても前記ＤＲＡＭにアクセスが無いとき、前記ＤＲＡＭのリフレッシュモードを通常のリフレッシュからセルフ・リフレッシュに切り換え、前記セルフ・リフレッシュの動作中に前記ＤＲＡＭへのアクセスを検出したとき、前記セルフ・リフレッシュを前記通常のリフレッシュに切り換えるＤＲＡＭ装置のリフレッシュ制御方法が得られる。
【００１４】
この方法によれば、所定時間を経過してもＤＲＡＭに対するアクセスが無いことが検出されると、ＤＲＡＭは通常のリフレッシュからセルフ・リフレッシュに切り換えられ、このセルフ・リフレッシュの状態にあるときにＤＲＡＭにアクセスが行われると、通常のリフレッシュに切り換えられる。したがって、ＤＲＡＭのリフレッシュ制御が効率的に行われ、ソフトウェア作成者は装置動作時のＤＲＡＭのアクセス状態を考慮する必要がなくなるほか、消費電力の低減が可能になる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面に基づき説明する。
〔第１の実施の形態〕
図１は、本発明によるＤＲＡＭ装置の第１の実施の形態を示す。
キャッシュメモリ（ cash memory）２を内蔵し、装置全体の制御を行うＣＰＵ１には、ＤＲＡＭコントローラ３、タイマ４を内蔵したＤＲＡＭ５、プログラムを格納するＲＯＭ６、チップセレクタ７、及び割込みコントローラ８がアドレスバス１ａ及びデータバス１ｂを介して接続されている。ＣＰＵ１からＤＲＡＭコントローラ３へは、メモリ・リード信号１ｃ及びメモリ・ライト信号１ｄが所定時に印加される。図中、ＲＡＳはRow Address Strobeの略で、アドレスバス１ａを介して行のアドレスのビットをＤＲＡＭ５に渡すときの制御信号である。また、ＣＡＳはColumn Address Strobe の略で、列のアドレスのビットをＤＲＡＭ５に渡すときの制御信号である。さらに、ＯＥはアウトプット・イネーブル（ Output Enable）信号である。
【００１６】
ＣＰＵ１は、ＲＯＭ６に格納されているプログラムに従って機器（携帯端末機や携帯電話機）内の各種の制御や処理を実行する。ＲＯＭ６のプログラムにＤＲＡＭコントローラ３のタイマ４の設定処理があった場合、ＣＰＵ１はタイマ４に任意の値をセットする。ＤＲＡＭ５は、データの一時的な保存に用いられる。ＲＯＭ６は、ＣＰＵ１が実行するための各種のプログラムを格納している。チップセレクタ７は、チップセレクト信号をアドレスバス等から生成し、ＤＲＡＭ５のチップセレクトを行う。割込みコントローラ８は割込み要求に応じて割込み制御を実行する。
【００１７】
ＤＲＡＭコントローラ３は、ＤＲＡＭ５のリフレッシュ制御、アクセスの調停及び監視を実行する。また、ＤＲＡＭコントローラ３は、ＤＲＡＭ５にアクセスが有る毎にタイマ４をセットされた値に書き戻し（＝初期化し）、セットされた時間内にＣＰＵ１からＤＲＡＭ５にアクセスが無いとき、ＤＲＡＭ５のリフレッシュモードをセルフ・リフレッシュに切り換える。
【００１８】
図１のＤＲＡＭ装置の概略動作を説明すると、ＤＲＡＭコントローラ３によってＤＲＡＭ５へのアクセスを監視し、このアクセスが一定時間無いとき（例えば、ループ処理においてデータ領域が、キャッシュメモリやバッファメモリに取り込まれている状態になり、長時間ループ処理が行われる場合）、ＤＲＡＭ５のリフレッシュモードを自動的にセルフ・リフレッシュに切り換える。そして、セルフ・リフレッシュに切り換わっているときにＤＲＡＭ５へのアクセスが検出されると、セルフ・リフレッシュを解除し、通常のリフレッシュモードに切り換える。この切り換えを行っているときには、ＤＲＡＭコントローラ３がＣＰＵへウェイトステートを挿入する制御を行う。これにより、ソフトウェア設計上、ＤＲＡＭ５のリフレッシュ制御において機器の状態を考慮する必要が無くなり、ＣＰＵ１は待つのみでよい。つまり、ソフトウェアから見ると、ＤＲＡＭ５の制御が見えない（見る必要が無い）ので、ソフトウェアの作成者はソフト作成が容易になる。また、リフレッシュモードの切換えが効率的に行われるため、消費電力の低減が可能になる。
【００１９】
図２は、ＣＰＵ１及びＤＲＡＭコントローラ３によるＤＲＡＭ５のセルフ・リフレッシュ制御を示す。図中、Ｓはステップを表している。図１及び図２を参照して、以下に本発明の動作を説明する。
ＣＰＵ１は、ＲＯＭ６に格納されたプログラムに従ってＤＲＡＭコントローラ３内のタイマ４に任意の値をセットする。ＤＲＡＭコントローラ３は、ＤＲＡＭ５へのアクセスの有無を監視する（Ｓ１０１）。ＤＲＡＭ５へのアクセスが検出されたとき、ＣＰＵ１はタイマ４の値を予めセットした値に書き戻す（Ｓ１０２）。ＤＲＡＭ５に対するアクセスの検出は、ＤＲＡＭコントローラ３のチップセレクト（ＣＳ）信号、リード／ライト（Ｒ／Ｗ）制御信号等により検出する。また、ＤＲＡＭコントローラ３は、タイマ４で設定された時間内にＤＲＡＭ５へのアクセスが有ったか否かを判定する（Ｓ１０３）。時間内にアクセスが無い、すなわちタイマ４の設定時間をオーバーしたとき、ＤＲＡＭコントローラ３はＤＲＡＭ５のリフレッシュモードをセルフ・リフレッシュに切り換える（Ｓ１０４）。
【００２０】
図３は、図２のステップ１０４により、リフレッシュモードがセルフ・リフレッシュに切り換わった後の処理を示す。
ＤＲＡＭコントローラ３は、ＤＲＡＭ５がセルフ・リフレッシュに切り換わっているとき（Ｓ２０１）、ＤＲＡＭ５へのアクセスを検出すると（Ｓ２０２）、切り換えが終了するまでＣＰＵ１へウェイトステート（wait state）を挿入し（Ｓ２０３）、セルフ・リフレッシュを解除、すなわちセルフ・リフレッシュから通常のリフレッシュ（オートリフレッシュなど）に切り換える（Ｓ２０４）。ついで、ＣＰＵ１へのウェイトステートを解除（Ｓ２０５）した後、タイマ４の値をＣＰＵ１がセットした値に戻し（Ｓ２０６）て処理を終了する。
【００２１】
以上のように、自動的にＤＲＡＭのリフレッシュモードの切換えが行われるため、ソフトウェア作成者が装置動作時のＤＲＡＭのアクセス状態を考慮する必要がなくなる。また、従来、セルフ・リフレッシュが実行されるのは、ソフトウェア作成時にソフトウェア作成者が設定した条件においてのみであったのに対し、本発明によれば、所定時間内にＤＲＡＭ５にアクセスが無かったとき、自動的にセルフ・リフレッシュに切り換えられるため、電力消費が抑制される。例えば、１２８メガバイトのＳＤＲＡＭ（例えば、商品名：μＰＤ４５１２８８２１）において、通常のリフレッシュ動作では１３１ｍＡの電流を消費するが、セルフ・リフレッシュでは１〜２ｍＡであるため、セルフ・リフレッシュにおける電力消費は低減される。
【００２２】
〔第２の実施の形態〕
図４は、本発明のＤＲＡＭ装置の第２の実施の形態を示す。
本実施の形態は、パワーダウンモード（power down）を実行することにより、前記実施の形態よりも電力消費の抑制が更に高くなるようにしたところに特徴がある。本実施の形態が図１の構成と異なるところは、タイマ４に第２のタイマ１０を追加し、さらにフラッシュメモリ（flash memory）１１を設けたところにある。タイマ１０は、ＤＲＡＭ５がリフレッシュモードからセルフ・リフレッシュモードに切り換わってからの時間を測定する。フラッシュメモリ１０は、ＤＲＡＭ５の内容をバックアップするために用いられる。フラッシュメモリ１１を設けたことにより、ＤＲＡＭ５の内容を他のメモリにバックアップ保存することが可能になる。
【００２３】
図５は、図４の構成において、リフレッシュモードがセルフ・リフレッシュに切り換わったときの処理を示す。図６、図７、図８及び図９は、割り込み発生時の処理を示す。ここで、図７と図８はフラッシュメモリ１１に対する処理を示し、図９はＣＰＵ１へウェイトステート挿入後の処理を示す。
【００２４】
図５に示すように、ＤＲＡＭコントローラ３は、ＤＲＡＭ５がセルフ・リフレッシュに切り換わっているときにＤＲＡＭ５へのアクセスを検出すると（Ｓ３０１）、切り換えが終了するまでＣＰＵ１へウェイトステートを挿入し（Ｓ３０２）、ＤＲＡＭ５のセルフ・リフレッシュを解除すると共に、ＣＰＵ１に出していたウェイトステートを解除する（Ｓ３０３）。ついで、タイマ４の値を再設定する（Ｓ３０４）。この後、タイマ１０を初期値に設定し直して停止させる（Ｓ３０５）。ついで、ＤＲＡＭの処理を実行する（Ｓ３０６）。Ｓ３０１でＤＲＡＭ５へのアクセス無しが判断されたとき、タイマ１０で設定した時間を超過したか否かを判断し、設定時間未満であれば処理をＳ３０１へ戻して以降の処理を再実行し、設定時間を超過していれば図６に示す処理を実行する（Ｓ３０８）。
【００２５】
図６に示すように、セルフ・リフレッシュの状態のままタイマ１０に設定した時間が経過すると、ＤＲＡＭ５のセルフ・リフレッシュが解除される（図６のＳ４０１）。ついで、割込み要求が出され、割込みコントローラ８を経由してＣＰＵ１に割込信号を通知する（Ｓ４０２）。割込みを受け付けたＣＰＵ１は、ＤＲＡＭ５の内容をフラッシュメモリ１１へバックアップして（図７のＳ６０１）、割込みコントローラ８を経由して割込みのクリアをＤＲＡＭコントローラ３へ通知する（Ｓ６０２）。割込みクリアの情報を受け取ったＤＲＡＭコントローラ３は、ＤＲＡＭ５のリフレッシュモードをパワーダウンモードに切り換える（Ｓ４０４）。ついで、パワーダウンモード（Ｓ４０５）に入った後、図９の処理を実行する（Ｓ４０６）。
図６の処理により、ＤＲＡＭ５のデータは破壊されるが、セルフ・リフレッシュに比べ更に省電力のパワーダウンモードに設定される。したがって、電力消費の抑制は更に高められる。
【００２６】
図６のＳ４０５のパワーダウンモード中にＤＲＡＭ５へのアクセスが発生した場合（図９のＳ７０１）、ＤＲＡＭコントローラ３は、ＤＲＡＭ５の切り換えが終了するまで、ＣＰＵ１へウェイトステートを挿入する（Ｓ７０２）。ついで、パワーダウンモード中のＤＲＡＭ５を通常モードへ復帰（Ｓ７０３）させる。また、ＣＰＵ１へのウェイトステートを解除（Ｓ７０４）した後、割込みコントローラ８を経由してＣＰＵ１へ割込みを通知する（Ｓ７０５）。割込みを受け付けたＣＰＵ１は、フラッシュメモリ１１の内容をＤＲＡＭ５へ書き戻し（図８のＳ６０１）、割込みコントローラ８を経由して割込みのクリアをＤＲＡＭコントローラ３に通知する（Ｓ６０２）。ＤＲＡＭコントローラ３は割込みの解除の有無を判定する（Ｓ７０６）。割込みの末解除が判定されれば、タイマ４を再起動する（Ｓ７０７）と共に、タイマ１０の値を書き戻し（初期化し）て停止させ（Ｓ７０８）た後、パワーダウンモードの処理を終了する（Ｓ７０９）。
【００２７】
本実施の形態によれば、ステップ１０４においてセルフ・リフレッシュに切り換えることにより、ソフトウェア作成者の負担が軽減されるほか、消費電流の抑制によって電力消費の低減が可能になる。さらに、セルフ・リフレッシュが所定時間続いたときにはセルフ・リフレッシュが解除され、割り込み処理が実行され、パワーダウンモードに切り換えられるので、より省電力化が図られる。
【００２８】
図１０は、図１の構成の変形例を示す。
ＤＲＡＭコントローラ３に内蔵されているタイマ４を外に出し、ＤＲＡＭコントローラ３にタイマ４を外付けにしたものである。この構成によれば、ＤＲＡＭコントローラ３にタイマ４を内蔵させる必要がないため、ＤＲＡＭコントローラ３として用いるＩＣの選択肢を広げることができる。また、汎用（既存）のＤＲＡＭコントローラ３と汎用のタイマ４の組み合わせも可能になる。
【００２９】
〔第３の実施の形態〕
図１１は、本発明によるＤＲＡＭ装置の第３の実施の形態を示す。
本実施の形態は、複数のＤＲＡＭをＤＲＡＭコントローラにより個別に制御できるようにしたものであり、ＤＲＡＭが大容量になる場合に適している。例えば、ＤＲＡＭ全体の記憶容量として２４メガバイト（ＭＢ）を必要とする場合、各８ＭＢのＤＲＡＭ５ａ，５ｂ，５ｃを用い、それぞれに割り当てられたタイマ（１）１３，（２）１４，（３）１５を備えるＤＲＡＭコントローラ１２を設けることにより、本実施の形態を構成することができる。ＤＲＡＭ５ａ，５ｂ，５ｃのそれぞれには、ＤＲＡＭコントローラ１２からＯＥ信号（ＯＥ１，ＯＥ２，ＯＥ３）が付与される。タイマ１３〜１５は、ＤＲＡＭコントローラ１２に内蔵されていてもよいし、外付けであってもよい。
【００３０】
メモリは常に全領域が使われるわけではなく、通常は比較的小さいメモリ領域が使われているに過ぎない。例えば、データの格納がＤＲＡＭ５ａ→ＤＲＡＭ５ｂ→ＤＲＡＭ５ｃの順で行われるとすると、頻繁にアクセスされるのはＤＲＡＭ５ａになる。そこで、このような場合、優先順位をＤＲＡＭ５ａ（第１順位）〜ＤＲＡＭ５ｃ（第３順位）に設定し、更に、タイマ時間をタイマ１３＜タイマ１４＜タイマ１５に設定しておき、タイマ１３で設定した時間内にＤＲＡＭ５ａがアクセスされなかったとき、ＤＲＡＭコントローラ１２はＤＲＡＭ５ａのみをセルフ・リフレッシュに切り換え、ＤＲＡＭ５ｂ，５ｃをオート・リフレッシュからセルフ・リフレッシュ（又はパワーダウン）にする。また、ＤＲＡＭ５ａ及び５ｂにアクセスがあり、ＤＲＡＭ５ｃにアクセスが無いときには、ＤＲＡＭ５ｃのみをオート・リフレッシュからセルフ・リフレッシュ（又はパワーダウン）にする。このような構成により、メモリ容量が増えてもリフレッシュが効果的に行われ、或いはパワーダウンが行われる結果、メモリ容量が増えるほど、ＤＲＡＭ装置の電力消費の抑制効果が高められる。
【００３１】
上記実施の形態において、ＤＲＡＭは、ＳＤＲＡＭであってもよい。また、フラッシュメモリ１１は、スタチックメモリ、強誘電体メモリ（ＦＲＡＭ）等の他のメモリであってもよい。さらに、本発明にかかるＤＲＡＭ装置は、上記したＣＰＵとの組み合わせのほか、ＤＳＰ（Digital Signal Processor）への適用も可能である。
【００３２】
さらに、図１において、電源オフに際し又は電源オフに備えて、ＤＲＡＭ５の内容をバックアップするためのフラッシュメモリを増設してもよい。このフラッシュメモリは、アドレスバス１ａ及びデータバス１ｂに接続される。
【００３３】
【発明の効果】
以上より明らかなように、本発明のＤＲＡＭ装置によれば、ＤＲＡＭコントローラによりＤＲＡＭへのアクセスを監視し、タイマで設定された時間内にアクセスが無かったとき、ＤＲＡＭコントローラによりリフレッシュモードをセルフ・リフレッシュに切り換えるようにしたので、ＤＲＡＭ上のデータ領域がキャッシュやバッファ内部に格納された状態でループ処理が長時間行われる場合等に自動的にＤＲＡＭはセルフ・リフレッシュに代えてパワーダウンモードへ切り換えられるため、ソフトウェア作成者は装置動作時のＤＲＡＭのアクセス状態を考慮する必要がなくなるほか、ＤＲＡＭの電力消費が抑制される。
【００３４】
また、ＤＲＡＭ装置のリフレッシュ制御方法によれば、ＤＲＡＭに対するアクセスの有無を監視し、このアクセスが所定時間を経過しても無かったとき、ＤＲＡＭのリフレッシュモードを通常のリフレッシュからセルフ・リフレッシュに切り換え、このセルフ・リフレッシュの実行中にＤＲＡＭへのアクセスがあったとき、セルフ・リフレッシュを前記通常のリフレッシュに切り換えるようにしたので、ＤＲＡＭのリフレッシュ制御が効率的に行われ、ソフトウェア作成者は装置動作時のＤＲＡＭのアクセス状態を考慮する必要がなくなるほか、消費電力の低減が可能になる。
【図面の簡単な説明】
【図１】本発明によるＤＲＡＭ装置の第１の実施の形態を示すブロック図である。
【図２】図１のＤＲＡＭ装置におけるＤＲＡＭのセルフ・リフレッシュ制御の処理を示すフローチャートである。
【図３】リフレッシュモードがセルフ・リフレッシュに切り換わった後の処理を示すフローチャートである。
【図４】本発明によるＤＲＡＭ装置の第２の実施の形態を示すブロック図である。
【図５】図４の構成において、リフレッシュモードがセルフ・リフレッシュに切り換わったときの処理を示すフローチャートである。
【図６】図４の構成におけるリフレッシュモード解除時の処理を示すフローチャートである。
【図７】図４のフラッシュメモリに対する処理を示ステップフローチャートである。
【図８】図４のフラッシュメモリに対する他の処理を示ステップフローチャートである。
【図９】ＣＰＵへウェイトステート挿入後の処理を示すフローチャートである。
【図１０】図１の構成の変形例を示すブロック図である。
【図１１】本発明によるＤＲＡＭ装置の第３の実施の形態を示すブロック図である。
【符号の説明】
１ ＣＰＵ
２ キャッシュメモリ
３，１２ ＤＲＡＭコントローラ
４，１０，１３，１４，１５ タイマ
５，５ａ，５ｂ，５ｃ ＤＲＡＭ
６ ＲＯＭ
７ チップセレクタ
８ 割込みコントローラ
Claims (1)
- セルフ・リフレッシュの機能を有するＤＲＡＭ（Dynamic Random Access Memory）と、
前記ＤＲＡＭを制御するＤＲＡＭコントローラと、
前記ＤＲＡＭコントローラに内蔵又は外部接続されたタイマと、
装置全体を制御するＣＰＵを備え、
前記ＤＲＡＭ及び前記タイマは、複数からなり、この複数のＤＲＡＭには優先順位が設定され、この複数のＤＲＡＭのそれぞれに対応する前記タイマのそれぞれのタイマ時間を前記複数のＤＲＡＭの優先順位が高いものから順に短く設定し、
前記ＤＲＡＭコントローラは、前記ＣＰＵから前記ＤＲＡＭへのアクセスを監視し、前記タイマで設定された時間内に前記アクセスが無かったとき、リフレッシュモードを前記セルフ・リフレッシュに切り換え、
前記ＤＲＡＭは、パワーダウンモードを持つメモリが用いられ、前記セルフ・リフレッシュに代えてパワーダウンモードが実行されることを特徴とするＤＲＡＭ装置。
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