KR20180047778A - 단계별 저전력 상태들을 갖는 메모리 장치 - Google Patents

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KR20180047778A
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Abstract

단계별 저전력 상태들을 갖는 메모리 장치에 대하여 개시된다. 메모리 장치는 셀프 리프레쉬 모드 상태 보다 전력 소비가 적은 다수의 로우 파워 모드 상태들을 갖는다. 메모리 장치는 저전력 상태 진입 커맨드(LPSE)에 응답하여 메모리 셀 로우들을 리프레쉬하는 로우 파워 모드 상태로 진입하고, 모드 레지스터에 설정된 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS)에 의해 로우 파워 모드 상태를 자동 탈출한다. 메모리 장치는 알람 신호(ALRM2)를 수신하고 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS) 후에, 로우 파워 모드 탈출 커맨드(LPSX)를 수신하여 로우 파워 모드 상태를 탈출한다.

Description

단계별 저전력 상태들을 갖는 메모리 장치 {Memory device with stepwise low power states}
본 발명은 메모리 장치에 관한 것으로서, 더욱 상세하게는 단계별 저전력 상태들을 이용하여 전력 절약을 극대화하는 메모리 장치에 관한 것이다.
DRAM (Dynamic Random Access Memory)은, 컴퓨팅 장치들 또는 모바일 장치들에서 작업 메모리(working memory)로서 사용된다. 작업 메모리는 시스템 프로세서(들)에 의해 억세스되고 실행될 데이터 및 프로그램들 (또는 코드들)을 위한 일시적인 저장소를 제공한다. DRAM과 같은 휘발성 메모리 장치는 저장된 데이터 비트들을 유지하기 위하여 리프레쉬 동작을 수행한다.
DRAM의 리프레쉬 동작은 메모리 콘트롤러에 의해 제어된다. 메모리 콘트롤러는 리프레쉬 커맨드를 발행하여 DRAM의 데이터 비트들에 주기적으로 억세스한다. 또한, DRAM은 전력 소모를 줄이기 위한 셀프 리프레쉬 모드를 갖는다. 셀프 리프레쉬 모드는 내부 카운터를 이용하여 리프레쉬 동작을 자동으로 실행하기 때문에 전력 소모가 적다. 셀프 리프레쉬 모드는 DRAM을 장시간 억세스하지 않을 때, 메모리 콘트롤러에 의한 셀프 리프레쉬 진입 커맨드(Self Refresh Enter: SRE)와 셀프 리프레쉬 탈출 커맨드(Self Refresh eXit: SRX)에 응답하여 동작된다.
DRAM에 저장된 데이터 비트들을 유지하면서도 셀프 리프레쉬 모드 보다 전력 소비를 더 줄일 수 있다면, DRAM을 장착한 모바일 장치에게 바람직한 성능을 제공할 수 있을 것이다.
본 발명의 목적은 단계별 저전력 상태들을 갖는 메모리 장치의 전력 상태 제어 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 단계별 저전력 상태들을 갖는 메모리 장치를 제공하는 것이다.
본 발명의 실시예들에 따른 메모리 장치의 전력 상태를 제어하는 방법은, 저전력 상태 진입 커맨드에 응답하여 메모리 셀 로우들을 리프레쉬하고 셀프 리프레쉬 모드 상태보다 전력 소모가 적은 로우 파워 모드 상태로 진입하는 단계, 그리고 메모리 장치의 모드 레지스터에 설정된 로우 파워 모드 탈출 레이턴시 시간에 의해 로우 파워 모드 상태를 자동 탈출하는 단계를 포함한다.
본 발명의 실시예들에 따른 메모리 장치의 전력 상태를 제어하는 방법은, 저전력 상태 진입 커맨드에 응답하여 메모리 셀 로우들을 리프레쉬하고 셀프 리프레쉬 모드 상태보다 전력 소모가 적은 로우 파워 모드 상태로 진입하는 단계, 로우 파워 모드 상태의 탈출을 지시하는 알람 신호를 수신하는 단계, 그리고 알람 신호가 수신되는 시점에서 메모리 장치의 모드 레지스터에 설정된 로우 파워 모드 탈출 레이턴시 시간 후에, 로우 파워 모드 탈출 커맨드를 수신하는 단계를 포함한다.
본 발명의 실시예들에 따른 메모리 장치의 전력 상태를 제어하는 방법은, 저전력 상태 진입 커맨드에 응답하여 메모리 셀 로우들을 리프레쉬하고 셀프 리프레쉬 모드 상태보다 전력 소모가 적은 로우 파워 모드 상태로 진입하는 단계, 로우 파워 모드 상태에서 셀프 리프레쉬 모드 상태로의 천이를 지시하는 트리거 신호를 수신하는 단계, 그리고 트리거 신호에 응답하여 셀프 리프레쉬 모드 상태로 동작하는 단계를 포함한다.
본 발명의 실시예들에 따른 메모리 장치는, 복수의 메모리 셀들이 연결된 메모리 셀 로우들을 포함하는 메모리 셀 어레이와, 메모리 셀 로우들을 리프레쉬하는 셀프 리프레쉬 모드 상태와 셀프 리프레쉬 모드 상태 보다 전력 소모가 적은 로우 파워 모드 상태를 제어하고, 저전력 상태 진입 커맨드에 응답하여 로우 파워 모드 상태로 진입하고 모드 레지스터에 설정된 로우 파워 모드 탈출 레이턴시 시간에 의해 로우 파워 모드 상태를 탈출하도록 하는 제어 로직을 포함한다.
본 발명의 실시예들에 따르면, 셀프 리프레쉬 파워다운 모드 보다 더 적은 전력을 소비하면서 메모리 셀 로우들을 리프레쉬하는 다수의 로우 파워 모드 상태들을 지원함에 따라, 메모리 장치의 전력을 절약할 수 있다.
도 1은 본원 발명의 실시예들에 따른 단계별 저전력 상태들을 갖는 메모리 장치를 포함하는 메모리 시스템을 설명하는 도면이다.
도 2는 본원 발명의 개념적 실시예에 따라 메모리 장치의 상태 다이어그램을 예시적으로 설명하는 도면이다.
도 3은 본원 발명의 개념적 실시예에 따라 메모리 장치의 블락 다이어그램을 예시적으로 보여주는 도면이다.
도 4는 본원 발명의 실시예에 따라 로우 파워 모드 상태로 동작하는 메모리 장치의 타이밍 다이어그램이다.
도 5는 본원 발명의 실시예에 따라 메모리 장치의 상태 다이어그램을 설명하는 도면이다.
도 6은 본원 발명의 실시예에 따라 셀프 리프레쉬 파워다운 모드로 동작하는 메모리 장치의 타이밍 다이어그램이다.
도 7 및 도 8은 본원 발명의 실시예들에 따라 로우 파워 모드 상태로 동작하는 메모리 장치의 타이밍 다이어그램들이다.
도 9는 본원 발명의 개념적 실시예에 따라 메모리 장치의 저전력 상태 다이어그램을 예시적으로 설명하는 도면이다.
도 10은 본원 발명의 개념적 실시예에 따라 로우 파워 모드 탈출 레이턴시 시간들을 설정하는 모드 레지스터를 예시적으로 설명하는 도면이다.
도 11은 본 발명의 실시예들에 따른 단계별 저전력 상태를 갖는 메모리 장치를 모바일 장치에 응용한 예를 나타내는 블록도이다.
도 12은 본 발명의 실시예들에 따른 단계별 저전력 상태를 갖는 메모리 장치가 장착된 모바일 장치와 통신 시스템의 동작 개념을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명할것이지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이하에서 기술하는 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본원 발명의 실시예들에 따른 단계별 저전력 상태들을 갖는 메모리 장치를 포함하는 메모리 시스템을 설명하는 도면이다.
도 1을 참조하면, 메모리 시스템(100)은 CPU(Central Processing Unit, 50)에 연결되어 통신될 수 있다. 메모리 시스템(100)은 CPU(50)로부터 수신되는 다양한 입출력 명령들에 따라 적어도 쓰기 동작을 수행하거나 읽기 동작을 수행할 수 있다. 도 1에서, 메모리 시스템(100)은 일반적으로 메모리 콘트롤러(110)와 메모리 장치(120)를 포함한다.
CPU(50)의 명령들에 응답하여 메모리 시스템(100)은 읽기/쓰기 동작들 또는 다른 메모리 억세스 동작들을 실행할 수 있다. CPU(50)가 어떠한 명령도 하지 않으면, 메모리 시스템(100)은 아이들(idle) 상태에 있을 수 있다. 메모리 시스템(100)의 아이들 상태는 메모리 장치(120)가 아이들 상태에 있다고 추정될 수 있다.
메모리 시스템(100)는 메모리 콘트롤러(110)의 커맨드(CMD)에 따라 메모리 장치(120)의 동작 상태를 결정할 수 있다. 메모리 장치(120)는 커맨드(CMD)를 수신하는 제어 로직(310)에 의해 메모리 장치(120)의 동작 상태를 결정할 수 있다.
예를 들어, 메모리 장치(120)는 액티브 커맨드(ACT)에 따라 액티브 모드 상태, 리프레쉬 커맨드(REF)에 따라 리프레쉬 모드 상태, 딥 파워다운 커맨드(DPD)에 따라 딥 파워다운 모드 상태, 셀프 리프레쉬 진입 커맨드(SRE)에 따라 셀프 리프레쉬 모드 상태, 그리고 저전력 상태 진입 커맨드(LPSE)에 따라 로우 파워 모드 상태로 동작될 수 있다.
메모리 장치(120)는 복수의 메모리 셀들이 배열된 메모리 셀 어레이를 포함할 수 있다. 제어 로직(310)은, 메모리 셀 로우들을 리프레쉬하도록 셀프 리프레쉬 모드 상태와 로우 파워 모드 상태를 제어할 수 있다. 제어 로직(310)은 셀프 리프레쉬 진입 커맨드(SRE)와 셀프 리프레쉬 탈출 커맨드(SRX)에 의해 메모리 장치(120)를 셀프 리프레쉬 모드 상태로 동작시킬 수 있다. 제어 로직(310)은 저전력 상태 진입 커맨드(LPSE)에 응답하여 로우 파워 모드 상태로 진입할 수 있다. 제어 로직(310)은 모드 레지스터에 설정된 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS, 도 4)에 의해 로우 파워 모드 상태를 자동 탈출하거나, 알람 신호(ALRM), 트리거 신호(TRIG) 및/또는 로우 파워 모드 탈출 커맨드(LPSX)에 응답하여 탈출하도록 할 수 있다.
도 2는 본원 발명의 개념적 실시예에 따라 메모리 장치의 상태 다이어그램을 예시적으로 설명하는 도면이다.
도 2를 참조하면, 메모리 장치(120, 도 1)는 다수개의 동작 모드 상태들의 어느 하나에 있을 수 있다. 예를 들어, 메모리 장치(120)는 아이들 상태(210), 액티브 모드 상태(220), 리프레쉬 모드 상태(230), 딥 파워다운 모드 상태(240), 셀프 리프레쉬 모드 상태(250) 그리고 로우 파워 모드 상태(260)를 포함하는 총 6개의 동작 모드 상태들을 가질 수 있다. 본 실시예에서는 6개 동작 모드 상태들에 대하여 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(120)의 동작에 따라 다양한 동작 모드 상태들을 가질 수 있다.
아이들 상태(210)는 메모리 장치(120)가 동작하지 않을 때, 즉 메모리 장치(120)가 억세스되지 않을 때를 정의한다. 예를 들면, CPU(50, 도 1)의 명령이 없을 때 또는 CPU(50)가 슬립 모드(Sleep mode)일 때, 메모리 장치(120)는 아이들 상태(210)에 있을 수 있다.
액티브 모드 상태(220)는 메모리 장치(120)가 액티브 커맨드(ACT)에 응답하여 읽기, 쓰기 및 다른 동작들을 수행하는 노멀 동작 중에 있는 상태를 나타낸다. 액티브 모드 상태(220)는 메모리 장치(120) 내부의 모든 회로들이 인에이블되어 메모리 장치(120)의 전력 소비가 최대인 상태이다. 액티브 모드 상태(220)에서 해당 노멀 동작의 수행이 완료되면, 메모리 장치(120)는 자동적으로 아이들 상태(210)로 천이할 수 있다.
리프레쉬 모드 상태(230)는 메모리 장치(120)가 메모리 콘트롤러(110)에서 인가되는 주기적인 리프레쉬 커맨드(REF)에 응답하여 메모리 셀 어레이의 메모리 셀 로우를 리프레쉬하는 오토 리프레쉬 상태를 나타낸다. 리프레쉬 모드 상태(230)는 메모리 장치(120)의 클럭 신호(CK)가 살아있으며 CPU(50, 도 1)의 명령이 들어올 수 있음을 고려하여, 모든 회로들이 인에이블되어 있을 수 있다. 이에 따라, 리프레쉬 모드 상태(230)의 전력 소비는 액티브 모드 상태(220)와 같은 정도일 수 있다. 리프레쉬 모드 상태(230)에서 리프레쉬 동작이 완료되면, 메모리 장치(120)는 자동적으로 아이들 상태(210)로 천이할 수 있다.
딥 파워다운 모드 상태(240)는 메모리 장치(120)가 딥 파워다운 커맨드(DPD)에 응답하여 메모리 장치(120) 내부의 회로들 대부분이 디세이블되는 딥 파워다운 상태를 나타낸다. 딥 파워다운 모드 상태(240)는 메모리 장치(120)의 전력 소비가 최저인 상태이다. 메모리 장치(120)는 웨이크-업 커맨드(WAKE_UP)에 응답하여 딥 파워다운 모드 상태(240)에서 디세이블되었던 회로들을 인에이블시키고 아이들 상태(210)로 천이할 수 있다.
셀프 리프레쉬 모드 상태(250)는 메모리 장치(120)가 셀프 리프레쉬 진입 커맨드(SRE)에 응답하여 메모리 셀 어레이의 메모리 셀 로우들을 리프레쉬하는 셀프 리프레쉬 상태를 나타낸다. 셀프 리프레쉬 진입 커맨드(SRE)는 메모리 장치(120)가 아이들 상태(210)인 시간이 일정 시간을 경과하는 경우, 메모리 장치(120)의 전력 소비를 감소시키기 위해 메모리 콘트롤러(110, 도 1)에서 발행될 수 있다.
셀프 리프레쉬 모드 상태(250)는 메모리 장치(120) 내부의 회로들 중 셀프 리프레쉬 동작과 직접적으로 및 간접적으로 연관된 회로들이 인에이블되고 나머지 회로들은 디세이블될 수 있다. 예를 들면, 셀프 리프레쉬 모드 상태(250)에서 메모리 콘트롤러(110)로부터 클럭 신호(CK)를 수신하는 클럭 버퍼가 디세이블될 수 있다. 셀프 리프레쉬 모드 상태(250)는 클럭 신호(CK)가 디세이블된 상태에서 내부 카운터를 이용하여 리프레쉬 동작을 수행할 수 있다. 이에 따라, 셀프 리프레쉬 모드 상태(250)의 전력 소비는 모든 회로들이 인에이블되어 있는 액티브 모드 상태(220) 또는 리프레쉬 모드 상태(230)에 비하여 줄어들 수 있다. 메모리 장치(120)는 셀프 리프레쉬 탈출 커맨드(SRX)에 응답하여 셀프 리프레쉬 모드 상태(250)에서 탈출할 수 있다.
로우 파워 모드 상태(260)는, 셀프 리프레쉬 모드 상태(250)처럼 메모리 셀 어레이의 메모리 셀 로우들을 리프레쉬하지만, 셀프 리프레쉬 모드 상태(250) 보다 전력 소비가 적은 로우 파워다운 상태를 나타낸다. 로우 파워 모드 상태(260)는 셀프 리프레쉬 상태(250)에서 저전력 상태 진입 커맨드(LPSE)에 응답하여 천이될 수 있다. 또한, 로우 파워 모드 상태(260)는 아이들 상태(210)에서 저전력 상태 진입 커맨드(LPSE)에 응답하여 천이될 수 있다.
로우 파워 모드 상태(260)에서는, 메모리 장치(120) 내부의 회로들 중 셀프 리프레쉬 동작과 직접적으로 연관된 회로들만 인에이블되고 나머지 회로들은 디세이블될 수 있다. 예를 들어, 로우 파워 모드 상태(260)는 셀프 리프레쉬 모드 상태(250)에서 인에이블되는 회로들 중 내부 카운터와 연관된 회로만 인에이블시킬 수 있다. 이에 따라, 로우 파워 모드 상태(260)는 셀프 리프레쉬 모드 상태(250) 보다 더 많은 회로들을 디세이블시킬 수 있기 때문에 전력 소비를 더 줄일 수 있다.
로우 파워 모드 상태(260)에서 셀프 리프레쉬 동작이 완료되면, 메모리 장치(120)는 자동적으로 아이들 상태(210)로 천이할 수 있다. 이 때, 메모리 장치(120)는 모드 레지스터(312, 도 3)에 설정된 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS)에 따라 자동적으로 로우 파워 모드 상태(260)를 탈출할 수 있다. 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS)는 메모리 장치(120)가 로우 파워다운 상태에서 충분히 일찍 탈출하여 메모리 장치(120)의 정상 동작 또는 아이들 상태에 영향이 없도록 하기 위해 설정되는 시간이다. 메모리 장치(120)는 카운터를 이용하여 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS) 후 유효 커맨드(Valid Command)를 수신할 수 있다.
실시예에 따라, 메모리 장치(120)는 메모리 장치(120)의 특정 핀(PINC)에 설정되는 알람 신호(ALRM2, 도 5)에 의해 로우 파워 모드 상태(260)를 탈출할 수 있다. 예를 들어, 메모리 장치(120)는 로우 파워 모드 탈출 커맨드(LPSX)가 인가되는 시점보다 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS) 이전에 특정 핀(PINC)을 통해 인에이블되는 알람 신호(ALRM2)에 의해 로우 파워 모드 상태(260)를 탈출할 수 있다.
예시적으로, 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS)은 셀프 리프레쉬 탈출 레이턴시 시간(tXP) 보다 길 수 있다. 로우 파워 모드 상태(260)에서 디세이블되는 회로들이 셀프 리프레쉬 모드 상태(250)에서 디세이블되는 회로들 보다 더 많기 때문에, 로우 파워 모드 상태(260)에서 디세이블되는 회로들을 인에이블시키는데 더 많은 시간이 소요될 수 있다. 이에 따라, 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS)이 상대적으로 길 수 있다.
도 3은 본원 발명의 개념적 실시예에 따라 메모리 장치의 블락 다이어그램을 예시적으로 보여주는 도면이다.
도 3를 참조하면, 메모리 장치(120, 도 1)는 클럭 버퍼(302), 커맨드/어드레스 수신부(304), 클럭 인에이블 수신부(306), 칩 선택 수신부(308), 데이터 입출력 버퍼(309), 제어 로직(310), 메모리 셀 어레이(320), 그리고 제1 내지 제4 회로들(circuitry, 330-360)을 포함할 수 있다.
클럭 버퍼(302)는 메모리 콘트롤러(110, 도 1)로부터 클럭 신호(CK)를 수신하여 내부 클럭 신호(ICK)를 생성할 수 있다. 클럭 신호(CK)는 반전 클럭 신호(CKB)와 함께 연속 교번 반전 신호로 제공될 수 있다. 클럭 신호 쌍(CK, CKB)은 이들의 교차점을 기준으로 상승/하강 에지들이 검출될 수 있기 때문에, 타이밍 정확도를 향상시킬 수 있다.
커맨드/어드레스 수신부(304)는 메모리 콘트롤러(110)로부터 커맨드/어드레스 신호들(CA)을 수신하고, 내부 클럭 신호(ICK)에 응답하여 수신된 커맨드/어드레스 신호들(CA)을 제어 로직(310)으로 제공할 수 있다. 커맨드/어드레스 신호들(CA)에는 커맨드와 어드레스 신호를 포함할 수 있다. 커맨드/어드레스 신호들(CA)은 제어 로직(210)에 의해 커맨드와 어드레스 신호로 구별될 수 있다.
클럭 인에이블 수신부(306)는 클럭 인에이블 신호(CKE)를 수신하고, 내부 클럭 신호(ICK)에 응답하여 수신된 클럭 인에이블 신호(CKE)를 제어 로직(310)으로 제공할 수 있다. 클럭 인에이블 신호(CKE)는 메모리 장치(120)의 파워다운 진입시 로직 로우(low)로 설정되는 의사 커맨드(pseudo command)로 사용될 수 있다. 예를 들면, 셀프 리프레쉬 모드에서 클럭 인에이블 신호(CKE)의 로직 로우에 의해 셀프 리프레쉬 파워다운 모드로 천이될 수 있다.
칩 선택 수신부(308)는 메모리 콘트롤러(110)로부터 칩 선택 신호(/CS)를 수신하고, 내부 클럭 신호(ICK)에 응답하여 수신된 칩 선택 신호(/CS)를 제어 로직(310)으로 제공할 수 있다.
데이터 입출력 버퍼(309)는 메모리 장치(120)로 입출력되는 데이터의 버퍼링을 수행한다. 리드 동작에서, 데이터 입출력 버퍼(309)는 메모리 셀 어레이(320)에서 제1 내지 제4 회로들(330-360)을 선택적으로 통하여 수신되는 독출 데이터를 데이터 입출력 터미널(DQ)로 출력한다. 라이트 동작에서, 데이터 입출력 버퍼(309)는 데이터 입출력 터미널(DQ)을 통해 수신되는 기입 데이터를 버퍼링하고, 제1 내지 제4 회로들(330-360)을 선택적으로 통하여 메모리 셀 어레이(320)로 제공할 수 있다.
제어 로직(310)은 칩 선택 신호(/CS), 클럭 인에이블 신호(CKE) 그리고 커맨드/어드레스 신호들(CA)과 이들의 조합에 따라 설정된 동작 모드들을 판별하고, 판별된 동작 모드들을 제어하는 제어 신호들(CNTL)을 발생할 수 있다. 제어 로직(310)은 동작 모드들에 따라 제어 신호들(CNTL)의 시퀀스를 발생할 수 있다.
제어 로직(310)은 모드 레지스터(312), 그리고 리프레쉬 제어 로직(314)를 포함할 수 있다. 본 실시예에서는 본원 발명의 개념적 설명을 위해 제어 로직(310)에 모드 레지스터(312)와 리프레쉬 제어 로직(314) 2개 구성 요소들이 포함되는 것으로 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 제어 로직(310)에는 메모리 장치(120)의 동작 모드 제어를 위한 다양한 회로 구성들이 포함될 수 있다.
모드 레지스터(312)에는 메모리 장치(120)의 동작 모드들에 따른 다양한 옵션들, 기능들 그리고 특성들이 프로그램될 수 있다. 모드 레지스터(312)는 MRS (Mode Register Set) 커맨드에 의해 프로그램될 수 있고, 사용자 설정 값들(user defined variables)로 프로그램될 수 있다. 모드 레지스터(312)는 기능들 및/또는 동작 모드들에 따라 다양한 필드들로 나뉘어지고, 모드 레지스터(312)의 내용들은 파워-업 및/또는 MRS 커맨드의 재실행으로 인해 업데이트될 수 있다.
예시적으로, 모드 레지스터(312)는 버스트 길이, 독출 버스트 타입, 카스 레이턴시, 테스트 모드, 데이터 마스크 기능, 기입 DBI(Data Bus Inversion) 기능, 독출 DBI 기능 등을 제어하기 위한 데이터를 저장할 수 있다. 또한, 모드 레지스터(312)는 로우 파워 모드 상태(260, 도 2)에서 자동적으로 탈출하도록 설정되는 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS)을 저장할 수 있다.
리프레쉬 제어 로직(316)은 메모리 장치(120)가 셀프 리프레쉬 모드 상태(250) 또는 로우 파워 모드 상태(260)일 때 셀프 리프레쉬 동작을 제어할 수 있다. 리프레쉬 제어 로직(316)은 셀프 리프레쉬 진입 커맨드(SRE)와 셀프 리프레쉬 탈출 커맨드(SRX)에 응답하여 메모리 셀 로우들을 리프레쉬하도록 셀프 리프레쉬 모드 상태(250)를 제어할 수 있다.
리프레쉬 제어 로직(316)은 저전력 상태 진입 커맨드(LPSE)에 응답하여 메모리 셀 로우들을 리프레쉬하도록 로우 파워 모드 상태(260)를 제어할 수 있다. 리프레쉬 제어 로직(316)은 모드 레지스터(312)에 설정된 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS)에 의해 로우 파워 모드 상태(260)를 자동 탈출하도록 제어할 수 있다.
리프레쉬 제어 로직(316)은 로우 파워 모드 상태(260)의 탈출을 지시하는 알람 신호(ALRM2)를 수신할 수 있다. 리프레쉬 제어 로직(316)은 알람 신호(ALRM2)가 수신되는 시점에서 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS) 후에, 로우 파워 모드 탈출 커맨드(LPSX)를 수신하여 로우 파워 모드 상태(260)를 탈출하도록 제어할 수 있다.
리프레쉬 제어 로직(316)은 로우 파워 모드 상태(260)에서 셀프 리프레쉬 모드 상태(250)로의 천이를 지시하는 트리거 신호(TRIG)를 수신할 수 있다. 리프레쉬 제어 로직(316)은 트리거 신호(TRIG)에 응답하여 메모리 장치(120)가 셀프 리프레쉬 모드 상태(250)로 동작되도록 제어할 수 있다.
리프레쉬 제어 로직(316)는 셀프 리프레쉬 모드 상태(250)의 탈출을 지시하는 알람 신호(ALRM1)를 수신할 수 있다. 리프레쉬 제어 로직(316)는 알람 신호(ALRM1)가 수신되는 시점에서 메모리 장치의 표준에 설정된 셀프 리프레쉬 탈출 레이턴시 시간(tXP) 후에 셀프 리프레쉬 탈출 커맨드(SRX)를 수신하여 셀프 리프레쉬 모드 상태(250)를 탈출할 수 있다.
메모리 셀 어레이(320)는 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 메모리 셀들로 구성될 수 있다. 메모리 셀들은 행과 열의 매트릭스 구조를 이루도록 배열되고, 행들 각각에 연결된 메모리 셀들은 메모리 셀 로우를 구성할 수 있다.
제1 내지 제4 회로들(330-360)은 메모리 장치(120)의 내부 회로들로서, 본원 발명의 개념적으로 구분되는 회로들이다. 제1 내지 제4 회로들(330-360)은 제어 로직(310)의 제어 신호들(CNTL)에 의해 제어되고, 메모리 장치(120)의 동작 모드에 따라 선택적으로 인에이블 또는 디세이블될 수 있다.
예시적으로, 제1 내지 제4 회로들(330-360)은 메모리 셀 어레이(320)의 읽기 및 쓰기 동작과 연계되는 센스 앰프 회로, 칼럼 게이트, 입출력 회로, 로우 디코더, 그리고 칼럼 디코더 등을 포함할 수 있다. 로우 디코더는 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스는 메모리 셀 어레이(320)로 제공되고, 메모리 셀들과 연결된 복수의 워드라인들 중 선택된 워드라인을 구동할 수 있다. 선택된 워드라인에 연결된 메모리 셀들에 저장된 데이터는 센스 앰프 회로에 의해 감지 증폭될 수 있다. 칼럼 디코더는 칼럼 어드레스를 디코딩하고, 칼럼 게이트는 디코딩된 칼럼 어드레스에 따라 칼럼 게이팅을 수행하여 메모리 셀들과 연결된 비트라인들을 선택할 수 있다. 입출력 회로는 메모리 셀 어레이(320)에서 독출된 데이터를 버퍼링하여 데이터 입출력 버퍼(309)로 제공하거나, 데이터 입출력 버퍼(309)를 통해 수신되는 데이터를 버퍼링하여 메모리 셀 어레이(320)로 제공할 수 있다.
또한, 제1 내지 제4 회로들(330-360)에는 데이터 버스와 데이터 입출력 버퍼(309)를 통해 수신되는 데이터를 반전 제어 신호에 응답하여 반전 또는 비반전시켜 데이터를 복원하는 데이터 반전 회로와, 입출력 버퍼(309)를 통해 수신되는 데이터가 선택적으로 기입되지 않도록 제어하는 데이터 마스크 회로 등 다양한 회로들을 포함할 수 있다.
본 실시예에서, 제1 내지 제4 회로들(330-360) 각각은, 설명의 편의를 위하여, 도 2, 도 5 및 도 9에서 설명된 메모리 장치(120)의 동작 모드 상태에 따라 함께 인에이블되는 회로들을 통칭하여 표시한 것임을 밝혀둔다.
예시적으로, 제1 내지 제4 회로들(330-360)은 아이들 상태(210), 액티브 모드 상태(220) 그리고 리프레쉬 모드 상태(230)에서 인에이블되는 회로들일 수 있다. 제1 내지 제3 회로들(330-350)은 셀프 리프레쉬 모드 상태(250)에서 인에이블되는 회로들일 수 있다. 제1 및 제2 회로들(330, 340)는 로우 파워 모드 상태(260)에서 인에이블되는 회로들일 수 있다. 딥-파워다운 모드 상태(240)에서는 제1 내지 제4 회로들(330-360) 모두 디세이블될 수 있다.
도 4는 본원 발명의 개념적 실시예에 따라 로우 파워 모드 상태로 동작하는 메모리 장치의 타이밍 다이어그램이다. 도 4는 로우 파워 모드 진입과 로우 파워 모드 자동 탈출에 대하여 설명된다. 본 발명에서 설명되는 타이밍 다이어그램들은 반드시 일정한 비율로 도시된 것은 아니라는 것을 밝혀둔다.
도 3과 연계하여 도 4를 참조하면, 클럭 신호 쌍(CK, CKB)이 메모리 장치(120)로 수신될 수 있다. 클럭 신호 쌍(CK, CKB)의 주파수는 상대적으로 높게 설정될 수 있다. 이에 따라, 클럭 신호 쌍(CK, CKB)에 동기되는 커맨드(CMD)는 높은 클럭 주파수를 고려하여 2 클럭 주기(2*tCK)에 걸쳐서 입력될 수 있다. 커맨드(CMD)는 클럭 신호 쌍(CK, CKB)의 에지에 동기되지만, 높은 클럭 주파수에 따른 실제적인 표현으로서 커맨드(CMD)는 클럭 신호 쌍(CK, CKB)의 에지에서 소정 지연되는 것으로 타이밍 다이어그램들에서 표시될 것이다. 설명의 편의를 위하여, 2개의 클럭 신호 쌍(CK, CKB)은 클럭 신호(CK)로 통칭하여 설명한다.
Ta 시점부터, 클럭 신호(CK)가 수신된다. Ta 시점에서 클럭 신호(CK)의 라이징 에지가 입력되고, Tb, Tc, Td, Te, Tf, Tg, Th 시점에서도 클럭 신호(CK)의 라이징 에지가 입력될 수 있다. Ta 시점에서, DES (device DESelected) 커맨드가 수신될 수 있다. DES 커맨드는 메모리 장치(120)의 전원 전압 및 기준 전압들이 인가되고, 클럭 신호(CK)가 안정화되고, 실행 가능한 커맨드(executable command)가 인가되기 전 소정의 시간이 경과한 후에, 인가될 수 있다. 본 실시예에서는 클럭 신호(CK)의 라이징 에지에 응답하여 메모리 장치(120)가 동작하는 것으로 설명된다. 실시예에 따라, 메모리 장치(120)는 클럭 신호(CK)의 폴링 에지에 응답하여 동작될 수 있다.
Tb 시점에서, 저전력 상태 진입 커맨드(LPSE)가 수신된다. 저전력 상태 진입 커맨드(LPSE)는 Tb 시점부터 Tc 시점까지 2 클럭 사이클(2*tCK)에 걸쳐서 수신될 수 있다.
메모리 장치(120)는 저전력 상태 진입 커맨드(LPSE)에 응답하여 예시적으로, Td 시점에서 로우 파워 모드 상태(260, 도 2)로 천이할 수 있다. 로우 파워 모드 상태(260) 이전의 메모리 장치(120)는 모든 뱅크들이 아이들 상태인 노멀 모드 상태에 있을 수 있다. 로우 파워 모드 상태(260)에서는 셀프 리프레쉬 모드 상태(250, 도 2)처럼, 메모리 셀 어레이(320)의 메모리 셀 로우들을 리프레쉬할 수 있다. 로우 파워 모드 상태(260)에서는 클럭 신호(CK)가 디세이블될 수 있다.
Te 시점부터, 메모리 장치(120)는 로우 파워 모드 상태(260)에서 자동적으로 탈출할 수 있다. Te 시점은 모드 레지스터(312)에 설정된 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS)에 의해 결정될 수 있다.
Te 시점부터 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS) 후에, 메모리 장치(120)는 유효 커맨드(Valid Command)를 수신할 수 있다. 예시적으로, Th 시점부터 메모리 장치(120)는 유효 커맨드(Valid Command)를 수신할 수 있다.
메모리 장치(120)는 로우 파워 모드 상태(260) 탈출에 따라 예시적으로, Tf 시점에서 모든 뱅크들이 아이들 상태인 노멀 모드 상태에 천이할 수 있다.
Tg 시점에서, 메모리 장치(120)는 유효 커맨드(Valid Command)를 수신하기 전에, DES (device DESelected) 커맨드를 수신할 수 있다.
도 4에서, 메모리 장치(120)가 로우 파워 모드 상태(260)인 시간(tLPS)은 저전력 상태 진입 커맨드(LPSE)가 수신되는 TC 시점부터 로우 파워 모드 상태를 자동 탈출하는 Te 시점까지의 시간으로 결정될 수 있다.
메모리 장치(120)가 로우 파워 모드(260)로 동작하는 구간은 메모리 장치(120)의 내부적으로 제어되기 때문에, 실제적으로 시작하고 종료하는 때를 알 수 없다. 그렇지만, 메모리 장치(120)가 로우 파워 모드(260)로 동작하는 구간은 로우 파워 모드 상태 시간(tLPS)에 연동되어 예컨대, Td 시점에서 Tf 시점으로 예측할 수 있다.
도 5는 본원 발명의 개념적 실시예에 따라 메모리 장치의 상태 다이어그램을 예시적으로 설명하는 도면이다. 도 5는 도 2에서 설명된 메모리 장치(120, 도 1)의 상태 다이어그램을 구체적으로 설명한다.
도 5를 참조하면, 메모리 장치(120)의 아이들 상태(210), 셀프 리프레쉬 모드 상태(250) 그리고 로우 파워 모드 상태(260)는 도 2에서 설명한 바와 동일하다. 메모리 장치(120)는 아이들 상태(210)에서 셀프 리프레쉬 진입 커맨드(SRE)에 응답하여 셀프 리프레쉬 모드 상태(250)로 진입하고, 셀프 리프레쉬 탈출 커맨드(SRX)에 응답하여 셀프 리프레쉬 모드 상태(250)를 탈출한다.
메모리 장치(120)는 셀프 리프레쉬 모드 상태(255)에서 클럭 인에이블 신호(CKE)의 로직 로우에 응답하여 셀프 리프레쉬 파워다운 모드(255)로 천이할 수 있다. 셀프 리프레쉬 파워다운 모드(255)는 메모리 장치(120)의 아이들 상태(210)에서 셀프 리프레쉬 파워다운 커맨드(SRE_PD)에 의해서도 천이될 수 있다.
셀프 리프레쉬 파워다운 모드(255)는 메모리 셀 어레이(320)의 메모리 셀 로우들을 리프레쉬하는 셀프 리프레쉬 상태에서 클럭 인에이블 신호(CKE)에 의한 파워다운 상태를 나타낸다. 셀프 리프레쉬 파워다운 모드(255)에서는 클럭 인에이블 신호(CKE)의 로직 로우에 따라 클럭 신호(CK, 도 3)가 디세이블될 수 있다. 이에 따라, 클럭 버퍼(302, 도 3)가 디세이블되고 내부 클럭 신호(ICK, 도 3)가 디세이블되기 때문에, 셀프 리프레쉬 파워다운 모드(255)에서의 전력 소비는 셀프 리프레쉬 모드 상태(255)에 비하여 줄어들 수 있다.
메모리 장치(120)는 클럭 인에이블 신호(CKE)의 로직 하이에 응답하여 셀프 리프레쉬 파워다운 모드(255)에서 셀프 리프레쉬 모드 상태(255)로 천이할 수 있다. 메모리 장치(120)는 제1 핀(PINA)으로 인가되는 제1 알람 신호(ALRM1)를 이용하여 셀프 리프레쉬 파워다운 모드(255)에서 탈출하여 아이들 상태(210)로 천이할 수 있다.
제1 알람 신호(ALRM1)는 메모리 장치(120)가 셀프 리프레쉬 파워다운 모드(255)에서 충분히 일찍 탈출하여 메모리 장치(120)의 정상 동작 또는 아이들 상태에 영향이 없도록 하기 위하여 제공되는 신호이다. 즉, 제1 알람 신호(ALRM1)는 셀프 리프레쉬 파워다운 모드(255)에서 탈출한 후 최초의 유효 명령이 수신될 수 있도록 하는 신호이다. 예시적으로, 제1 알람 신호(ALRM1)는 셀프 리프레쉬 탈출 커맨드(SRX)가 인가되는 시점에서 셀프 리프레쉬 탈출 레이턴시 시간(tXP) 이전에 제공될 수 있다.
제1 핀(PINA)은 메모리 장치(120)의 동작들에 사용되는 신호들이 인가되는 복수의 핀들 중 하나일 수 있다. 제1 핀(PINA)은 메모리 장치(120)의 셀프 리프레쉬 파워다운 모드(255)에서는 사용되지 않는 신호 핀일 수 있다. 예를 들면, 제1 핀(PINA)은 메모리 장치(120)의 데이터 반전 신호 핀(DBI)과 데이터 마스크 신호 핀(DM) 중 어느 하나일 수 있다.
메모리 장치(120)는 아이들 상태(210)에서 또는 셀프 리프레쉬 모드 상태(250)에서 저전력 상태 진입 커맨드(LPSE)에 응답하여 로우 파워 모드 상태(260)로 천이할 수 있다.
로우 파워 모드 상태(260)는, 셀프 리프레쉬 모드 상태(250) 및 셀프 리프레쉬 파워다운 모드 상태(255)와 같이, 메모리 셀 어레이(320)의 메모리 셀 로우들을 리프레쉬할 수 있다. 로우 파워 모드 상태(260)는 셀프 리프레쉬 파워다운 모드 상태(255) 보다 디세이블되는 회로들의 수가 더 많아 전력 소비가 더 적을 수 있다. 메모리 장치(120)는 제2 핀(PINB)으로 인가되는 트리거 신호(TRIG)를 이용하여 로우 파워 모드 상태(260)에서 셀프 리프레쉬 파워다운 모드 상태(255)로 천이할 수 있다.
트리거 신호(TRIG)는 로우 파워 모드 상태(260)에서 좀 더 빨리 탈출하기 위해 제공되는 신호이다. 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS) 동안, 로우 파워 모드 상태(260)에서 디세이블되었던 회로들이 인에이블될 수 있다. 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS)은 셀프 리프레쉬 탈출 레이턴시 시간(tXP) 보다 길 수 있다. 이에 따라, 트리거 신호(TRIG)는 로우 파워 모드 상태(260)에서 셀프 리프레쉬 파워다운 모드 상태(255)로 천이시켜, 상대적으로 짧은 셀프 리프레쉬 탈출 레이턴시 시간(tXP)에 따라 로우 파워 모드 상태(260)를 탈출할 수 있도록 한다.
제2 핀(PINB)은 메모리 장치(120)의 동작들에 사용되는 신호들이 인가되는 복수의 핀들 중 하나일 수 있다. 제2 핀(PINB)은 로우 파워 모드 상태(260)에서는 사용되지 않는 신호 핀일 수 있다. 예를 들면, 제2 핀(PINB)은 메모리 장치(120)의 데이터 반전 신호 핀(DBI)과 데이터 마스크 신호 핀(DM) 중 어느 하나일 수 있다.
메모리 장치(120)는 로우 파워 모드 상태(260)에서 모드 레지스터(312)에 설정된 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS)에 따라 자동적으로 탈출하여 아이들 상태(210)로 천이할 수 있다. 또한, 메모리 장치(120)는 제3 핀(PINC)으로 인가되는 제2 알람 신호(ALRM2)를 이용하여 로우 파워 모드 상태(260)에서 탈출하여 아이들 상태(210)로 천이할 수 있다.
제2 알람 신호(ALRM2)는 메모리 장치(120)가 로우 파워 모드 상태(260)에서 충분히 일찍 탈출하여 메모리 장치(120)의 정상 동작 또는 아이들 상태에 영향이 없도록 하기 위하여 제공되는 신호이다. 즉, 제2 알람 신호(ALRM2)는 로우 파워 모드 상태(260)에서 탈출한 후, 최초의 유효 명령이 수신될 수 있도록 하는 신호이다. 예시적으로, 제2 알람 신호(ALRM2)는 로우 파워 모드 탈출 커맨드(LPSX)가 인가되는 시점에서 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS) 이전에 제공될 수 있다.
제3 핀(PINC)은 메모리 장치(120)의 동작들에 사용되는 신호들이 인가되는 복수의 핀들 중 하나일 수 있다. 제3 핀(PINC)은 메모리 장치(120)의 로우 파워 모드 상태(260)에서는 사용되지 않는 신호 핀일 수 있다. 예를 들면, 제3 핀(PINC)은 메모리 장치(120)의 데이터 반전 신호 핀(DBI)과 데이터 마스크 신호 핀(DM) 중 어느 하나일 수 있다.
도 6은 도 5의 셀프 리프레쉬 파워다운 모드로 동작하는 메모리 장치의 타이밍 다이어그램이다.
도 5와 연계하여 도 6을 참조하면, TS1 시점에서 셀프 리프레쉬 진입 커맨드(SRE)가 수신된다. TS1 시점부터 TS2 시점까지 2 클럭 사이클(2*tCK)에 걸쳐서 셀프 리프레쉬 진입 커맨드(SRE)가 수신될 수 있다. TS2 시점에서 노-오퍼레이션(NOP)이 예시될 수 있다.
TS3 시점에서, 클럭 인에이블 신호(CKE)가 로직 로우로 천이함에 따라, 메모리 장치(120)는 셀프 리프레쉬 파워다운 모드 상태(255)로 천이할 수 있다. 이 때, 클럭 신호(CK)는 클럭 인에이블 신호(CKE)의 로직 로우 구간 동안 디세이블될 수 있다. 클럭 인에이블 신호(CKE)의 로직 로우 구간 동안, 클럭 버퍼(302, 도 3)가 디세이블되어 클럭 신호(CK)가 디세이블될 수 있다.
TS4 시점에서, 클럭 인에이블 신호(CKE)가 로직 하이로 천이된다. TS4 시점은 셀프 리프레쉬 탈출 커맨드(SRX)가 인가되기 전에 셀프 리프레쉬 탈출 레이턴시 시간(tXP)에 의해 설정될 수 있다.
TS4 시점부터 셀프 리프레쉬 탈출 레이턴시 시간(tXP) 후, TS5 시간에서, 셀프 리프레쉬 탈출 커맨드(SRX)가 수신된다. 셀프 리프레쉬 탈출 커맨드(SRX)는 TS5 시점부터 TS6 시점까지 2 클럭 사이클(2*tCK)에 걸쳐서 수신될 수 있다.
TS7 시점에서, 메모리 장치(120)는 유효 커맨드(Valid Command)를 수신한다. 유효 커맨드(Valid Command)는 TS7 시점부터 TS8 시점까지 2 클럭 사이클(2*tCK)에 걸쳐서 수신될 수 있다. 메모리 장치(120)는 유효 커맨드(Valid Command)를 수신하기 전에, DES (device DESelected) 커맨드를 수신할 수 있다.
도 6 에서, 메모리 장치(120)가 셀프 리프레쉬를 수행하는 셀프 리프레쉬 시간(tSR)은 셀프 리프레쉬 진입 커맨드(SRE)의 TS2 시점부터 셀프 리프레쉬 탈출 커맨드(SRX)의 TS6 시점까지의 시간으로 결정될 수 있다. 셀프 리프레쉬 시간(tSR)은 표준에 의해 최소한 시간(tSR(min))으로 설정될 수 있다. 셀프 리프레쉬 탈출 커맨드(SRX)의 TS6 시점부터 유효 커맨드(Valid Command)가 수신되는 TS8 시점까지의 지연 시간(tXSR)도 표준에 의해 최소한 시간(tXSR(min))으로 설정될 수 있다.
메모리 장치(120)가 셀프 리프레쉬 파워다운 모드 상태(255)로 동작하는 구간은 메모리 장치(120)의 내부적으로 제어되기 때문에, 실제적으로 시작하고 종료하는 때를 알 수 없다. 그렇지만, 메모리 장치(120)가 셀프 리프레쉬 파워다운 모드 상태(255)로 동작하는 구간은, 클럭 인에이블 신호(CKE)가 로직 로우로 천이하는 TS3 시점부터 유효 커맨드(Valid Command)가 수신되는 TS7 시점까지의 시간으로 예측할 수 있다.
도 7 및 도 8은 도 5의 로우 파워 모드 상태로 동작하는 메모리 장치의 타이밍 다이어그램들이다. 도 7은 메모리 장치(120)가 로우 파워 모드 상태(260)에서 아이들 상태(210)로 천이하는 타이밍 다이어그램을 설명하고, 도 8은 메모리 장치(120)가 로우 파워 모드 상태(260)에서 셀프 리프레쉬 파워다운 모드 상태(255)로 천이하는 타이밍 다이어그램을 설명한다.
도 5와 연계하여 도 7을 참조하면, TL1 시점에서 저전력 상태 진입 커맨드(LPSE)가 수신된다. TL1 시점부터 TL2 시점까지 2 클럭 사이클(2*tCK)에 걸쳐서 저전력 상태 진입 커맨드(LPSE)가 수신될 수 있다. 예시적으로, 메모리 장치(120)는 저전력 상태 진입 커맨드(LPSE)에 응답하여 TL3 시점에서 로우 파워 모드 상태(260)로 천이할 수 있다.
TL4 시점에서, 메모리 장치(120)의 제3 핀(PINC)으로 제2 알람 신호(ALRM2)가 수신된다. TL4 시점은 로우 파워 모드 탈출 커맨드(LPSX)가 인가되기 전에 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS)에 의해 설정될 수 있다.
예시적으로, 제3 핀(PINC)은 메모리 장치(120)의 로우 파워 모드 상태(260)에서는 사용되지 않는 신호 핀으로, 데이터 반전 신호 핀(DBI)과 데이터 마스크 신호 핀(DM) 중 어느 하나일 수 있다. 제2 알람 신호(ALRM2)는 메모리 장치(120)가 로우 파워 모드 상태(260)에서 충분히 일찍 탈출하여 메모리 장치(120)의 정상 동작 또는 아이들 상태에 영향이 없도록 하기 위하여 제공될 수 있다.
TL4 시점부터 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS) 후, TL5 시점에서, 로우 파워 모드 탈출 커맨드(LPSX)가 수신된다. 로우 파워 모드 탈출 커맨드(LPSX)는 TL5 시점부터 TL6 시점까지 2 클럭 사이클(2*tCK)에 걸쳐서 수신될 수 있다.
TL7 시점에서, 메모리 장치(120)는 유효 커맨드(Valid Command)를 수신한다. 유효 커맨드(Valid Command)는 TL7 시점부터 TL8 시점까지 2 클럭 사이클(2*tCK)에 걸쳐서 수신될 수 있다. 메모리 장치(120)는 유효 커맨드(Valid Command)를 수신하기 전에, DES (device DESelected) 커맨드를 수신할 수 있다.
도 7 에서, 메모리 장치(120)가 로우 파워 모드 상태(260)인 시간(tLPS)은 저전력 상태 진입 커맨드(LPSE)가 수신되는 TL2 시점부터 로우 파워 모드 탈출 커맨드(LPSX)의 TL6 시점까지의 시간으로 결정될 수 있다. 로우 파워 모드 상태 시간(tLPS)은 표준에 의해 최소한 시간(tLPS(min))으로 설정될 수 있다. 로우 파워 모드 탈출 커맨드(LPSX)가 수신되는 TL6 시점부터 유효 커맨드(Valid Command)가 수신되는 TL8 시점까지의 지연 시간(tXSR_LPS)도 표준에 의해 최소한 시간(tXSR_LPS(min))으로 설정될 수 있다.
메모리 장치(120)가 로우 파워 모드 상태(260)로 동작하는 구간은 메모리 장치(120)의 내부적으로 제어되기 때문에, 실제적으로 시작하고 종료하는 때를 알 수 없다. 그렇지만, 메모리 장치(120)가 로우 파워 모드 상태(260)로 동작하는 구간은, 로우 파워 모드 상태 시간(tLPS)에 연동되어 예컨대, 로우 파워 모드 상태(260)로 진입하는 TL3 시점부터 유효 커맨드(Valid Command)가 수신되기 전 DES 커맨드가 수신되는 시점까지로 예측할 수 있다.
도 5와 연계하여 도 8을 참조하면, TL1 시점에서 저전력 상태 진입 커맨드(LPSE)가 수신된다. TL1 시점부터 TL2 시점까지 2 클럭 사이클(2*tCK)에 걸쳐서 저전력 상태 진입 커맨드(LPSE)가 수신될 수 있다.
메모리 장치(120)는 저전력 상태 진입 커맨드(LPSE)에 응답하여 예컨대, TL3 시점에서 로우 파워 모드 상태(260)로 천이할 수 있다.
TLS0 시점에서, 메모리 장치(120)의 제2 핀(PINB)으로 트리거 신호(TRIG)가 수신된다. 트리거 신호(TRIG)는 로우 파워 모드 상태(260)에서 좀 더 빨리 탈출하기 위해 제공될 수 있다. 트리거 신호(TRIG)에 의해, 메모리 장치(120)는 로우 파워 모드 상태(260)에서 셀프 리프레쉬 파워다운 모드 상태(255)로 천이될 수 있다. 제2 핀(PINB)은 메모리 장치(120)의 로우 파워 모드 상태(260)에서는 사용되지 않는 신호 핀으로, 데이터 반전 신호 핀(DBI)과 데이터 마스크 신호 핀(DM) 중 어느 하나일 수 있다.
TLS4 시점에서, 메모리 장치(120)의 제1 핀(PINA)으로 제1 알람 신호(ALRM1)가 수신된다. TLS4 시점은 셀프 리프레쉬 탈출 커맨드(SRX)가 인가되기 전에 셀프 리프레쉬 탈출 레이턴시 시간(tXP)에 의해 설정될 수 있다. 제1 핀(PINA)은 메모리 장치(120)의 셀프 리프레쉬 파워다운 모드 상태(255)에서는 사용되지 않는 신호 핀으로, 데이터 반전 신호 핀(DBI)과 데이터 마스크 신호 핀(DM) 중 어느 하나일 수 있다. 제1 알람 신호(ALRM1)는 메모리 장치(120)가 셀프 리프레쉬 파워다운 모드 상태(255)에서 충분히 일찍 탈출하여 메모리 장치(120)의 정상 동작 또는 아이들 상태에 영향이 없도록 하기 위하여 제공될 수 있다.
TLS4 시점부터 셀프 리프레쉬 탈출 레이턴시 시간(tXP) 후, TLS5 시간에서, 셀프 리프레쉬 탈출 커맨드(SRX)가 수신된다. 셀프 리프레쉬 탈출 커맨드(SRX)는 TLS5 시점부터 TLS6 시점까지 2 클럭 사이클(2*tCK)에 걸쳐서 수신될 수 있다.
TLS7 시점에서, 메모리 장치(120)는 유효 커맨드(Valid Command)를 수신한다. 유효 커맨드(Valid Command)는 TLS7 시점부터 TLS8 시점까지 2 클럭 사이클(2*tCK)에 걸쳐서 수신될 수 있다. 메모리 장치(120)는 유효 커맨드(Valid Command)를 수신하기 전에, DES (device DESelected) 커맨드를 수신할 수 있다.
도 8 에서, 메모리 장치(120)가 로우 파워 모드 상태(260)인 시간(tLPS)은 저전력 상태 진입 커맨드(LPSE)가 수신되는 TL2 시점부터 트리거 신호(TRIG)가 수신되는 TLS0 시점까지의 시간으로 결정될 수 있다. 메모리 장치(120)가 셀프 리프레쉬를 수행하는 셀프 리프레쉬 시간(tSR)은 트리거 신호(TRIG)가 수신되는 TLS0 시점부터 셀프 리프레쉬 탈출 커맨드(SRX)가 수신되는 TLS6 시점까지의 시간으로 결정될 수 있다.
메모리 장치(120)의 로우 파워 모드 상태(260)에서의 동작은 표준에 설정된 타이밍 파라미터에 따라 동작될 수 있다. 표준에 의해, 로우 파워 모드 시간(tLPS)은 최소한 시간(tLPS(min))으로 설정되고, 셀프 리프레쉬 시간(tSR)도 최소한 시간(tSR(min))으로 설정될 수 있다. 셀프 리프레쉬 탈출 커맨드(SRX)가 수신되는 TLS6 시점부터 유효 커맨드(Valid Command)가 수신되는 TLS8 시점까지의 지연 시간(tXSR)도 표준에 의해 최소한 시간(tXSR(min))으로 설정될 수 있다.
본 실시예의 메모리 장치(120)는 로우 파워 모드 상태(260)에서 트리거 신호(TRIG)와 제1 알람 신호(ALRM1)에 의해 셀프 리프레쉬 파워다운 모드 상태(255)로 천이한 후, 상대적으로 짧은 셀프 리프레쉬 탈출 레이턴시 시간(tXP)에 따라 로우 파워 모드 상태(260)에서 탈출할 수 있다.
도 9는 본원 발명의 개념적 실시예에 따라 메모리 장치의 저전력 상태 다이어그램을 예시적으로 설명하는 도면이다. 도 9는 앞서 도 2 및 도 5에서 설명된 메모리 장치(120, 도 1)의 로우 파워 모드 상태를 구체적으로 설명한다.
도 9를 참조하면, 메모리 장치(120)는 다수개의 로우 파워 모드 상태들(910, 920, 930) 중 어느 하나에 있을 수 있다. 제1 로우 파워 모드 상태(910)는 메모리 장치(120)의 아이들 상태(210)에서 제1 저전력 상태 진입 커맨드(LPSE1)에 응답하여 진입할 수 있다. 제2 로우 파워 모드 상태(920)는 메모리 장치(120)의 아이들 상태(210)에서 제2 저전력 상태 진입 커맨드(LPSE2)에 응답하여 진입하고, 제n 로우 파워 모드 상태(920)는 제n 저전력 상태 진입 커맨드(LPSEn)에 응답하여 진입할 수 있다.
제1 내지 제n 로우 파워 모드 상태들(910, 920, 930) 중에서 가장 전력 소비가 적은 상태를 제n 로우 파워 모드 상태(920)라고 가정하자. 앞서 도 3에서는 메모리 장치(120)의 제1 내지 제4 회로들(330-360) 중 제1 및 제2 회로들(330, 340)은 로우 파워 모드 상태(260)에서 인에이블되는 회로들인 것으로 설명하였다.
예시적으로, 제1 로우 파워 모드 상태(910)에서 제1 및 제2 회로들(330, 340)이 인에이블될 수 있다. 제2 로우 파워 모드 상태(920)에서 제1 회로(330)는 인에이블되고 제2 회로(340)는 디세이블될 수 있다. 제n 로우 파워 모드 상태(920)에서는 제1 및 제2 회로들(330, 340) 모두 디세이블될 수 있다.
메모리 장치(120)는 제1 내지 제n 로우 파워 모드 상태들(910, 920, 930) 각각에서 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS)을 이용하여 자동적으로 탈출하여 아이들 상태(210)로 천이할 수 있다.
예시적으로, 제1 로우 파워 모드 상태(910)에서, 메모리 장치(120)로 유효 커맨드가 인가되기 전에, 제1 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS1)이 요구될 수 있다. 제2 로우 파워 모드 상태(920)에서, 유효 커맨드가 인가되기 전에, 제2 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS2)이 요구될 수 있다. 제2 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS2)은 디세이블된 제2 회로(340)을 인에이블시키는데 소요되는 시간일 수 있다. 제n 로우 파워 모드 상태(930)에서, 유효 커맨드가 인가되기 전에, 디세이블된 제1 및 제2 회로들(330, 340)을 인에이블시키는데 소요되는 제n 로우 파워 모드 탈출 레이턴시 시간(tXP_LPSn)이 요구될 수 있다.
제n 로우 파워 모드 탈출 레이턴시 시간(tXP_LPSn)은, 제2 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS2) 보다 상대적으로 길 것이다. 마찬가지로, 제2 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS2)은 제1 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS1) 보다 상대적으로 길 것이다. 이러한 제1 내지 제n 로우 파워 모드 탈출 레이턴시 시간들(tXP_LPS1~tXP_LPSn)은 메모리 장치(120)의 모드 레지스터(312)에 설정될 수 있다.
도 10은 본원 발명의 개념적 실시예에 따라 로우 파워 모드 탈출 레이턴시 시간들을 설정하는 모드 레지스터를 예시적으로 설명하는 도면이다. 도 10의 모드 레지스터(312)는 메모리 장치의 다양한 기능들, 특성들 그리고 모드들을 프로그램하는 데 사용되는데, 로우 파워 모드에 따른 비트 할당을 설명한다.
도 10을 참조하면, 모드 레지스터(312)는 MRS 커맨드가 발행될 때 커맨드/어드레스 신호들(CA[0:n])로 제공되는 비트 값들로 프로그램될 수 있다. 예시적으로, CA0 비트는 로우 파워 모드 상태에서 자동적으로 탈출하도록 셋팅하기 위하여 사용된다. CA0 비트에 `0` 값이 프로그램되면, 로우 파워 모드 상태에서의 자동 탈출이 디세이블된다. CA0 비트에 `1` 값이 프로그램되면, 로우 파워 모드 상태에서의 자동 탈출이 인에이블된다.
로우 파워 모드 탈출 레이턴시 시간(tXP_LPS)은, 예컨대 3 비트 CA[3:1] 비트들에 의해 셋팅될 수 있다. CA[3:1] 비트들에 `000` 값이 프로그램되면, 제1 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS1)이 셋팅되고, CA[3:1] 비트들에 `001` 값이 프로그램되면, 제2 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS2)이 셋팅되고, CA[3:1] 비트들에 `111` 값이 프로그램되면, 제n 로우 파워 모드 탈출 레이턴시 시간(tXP_LPSn)이 셋팅될 수 있다. 제n 로우 파워 모드 탈출 레이턴시 시간(tXP_LPSn)은 제1 및 제2 로우 파워 모드 탈출 레이턴시 시간들(tXP_LPS1, tXP_LPS2) 보다 긴 시간으로 설정될 것이다.
도 11은 본 발명의 실시예들에 따른 단계별 저전력 상태를 갖는 메모리 장치를 모바일 장치에 응용한 예를 나타내는 블록도이다. 모바일 장치는 모바일 폰 또는 스마트 폰일 수 있다.
도 11을 참조하면, 모바일 장치(1100)는 GSM (Global System for Mobile communication) 블록(1110), NFC (Near Field Communication) 송수신기(1120), 입출력 블록(1130), 어플리케이션 블록(1140), 메모리(1150), 그리고 디스플레이(1160)를 포함한다. 도 11에서 모바일 장치(1100)의 구성 요소들/블록들은 예시적으로 도시되어 있다. 모바일 장치(1100)는 더 많은 또는 더 적은 구성 요소들/블록들을 포함할 수 있다. 또한, 본 실시예에서는 GSM 기술을 사용하는 것으로 도시되어 있지만, 모바일 장치(1100)는 CDMA (Code Division Multiple Access)와 같은 다른 기술들을 이용하여 구현될 수 있다. 도 11의 블록들은 집적 회로 형태로 구현될 것이다. 또는, 블록들 중 몇몇은 집적 회로 형태로 구현되는 반면에 다른 블록들은 별개의 형태로 구현될 것이다.
GSM 블록(1110)은 안테나(1111)에 연결되며, 알려진 방식으로 무선 전화기 동작을 제공하도록 동작할 수 있다. GSM 블록(1110)은 내부적으로 수신기 및 송신기를 포함하여 대응하는 수신 및 송신 동작들을 수행할 수 있다.
NFC 송수신기(1120)는 무선 통신을 위해 유도 결합(inductive coupling)을 이용하여 NFC 신호들을 송수신하도록 구성될 수 있다. NFC 송수신기(1120)는 NFC 신호들을 NFC 안테나 매칭 네트워크 시스템(1121)에 제공하고, NFC 안테나 매칭 네트워크 시스템(1121)은 유도 결합을 통해 NFC 신호들을 전송할 수 있다. NFC 안테나 매칭 네트워크 시스템(1121)은 다른 NFC 장치로부터 제공되는 NFC 신호들을 수신하고, 수신된 NFC 신호들을 NFC 송수신기(1120)로 제공할 수 있다. NFC 송수신기(1120)에 의한 NFC 신호들의 전송 및 수신은 시분할 방식으로 행해질 수 있다. NFC 송수신기(1120)는 NFC 인터페이스 및 프로토콜-1 (NFCIP-1)과 NFC 인터페이스 및 프로토콜-2 (NFCIP-2)에 설명되고 ECMA-340, ISO/IEC 18092, ETSI TS 102 190, ISO 21481, ECMA 352, ETSI TS 102 312 등에 표준화된 규정들과 일치하게 동작할 수 있다.
어플리케이션 블록(1140)은 하드웨어 회로들, 예를 들면, 하나 또는 그 보다 많은 프로세서들을 포함하고, 모바일 장치(1100)에 의해서 제공되는 다양한 사용자 어플리케이션들을 제공하도록 동작할 수 있다. 사용자 어플리케이션들은 음성 호출 동작들, 데이터 전송, 데이터 스왑 등을 포함할 수 있다. 어플리케이션 블락(1140)은 GSM 블록(1110) 및/또는 NFC 송수신기(1120)와 함께 동작하여 GSM 블록(1110) 및/또는 NFC 송수신기(1120)의 동작 특징들을 제공할 수 있다. 또는, 어플리케이션 블록(1140)은 모바일 포스(Point Of Sales: POS)를 위한 프로그램을 포함할 수 있다. 이러한 프로그램은 모바일 폰, 즉 스마트 폰을 이용한 신용카드 구매 및 결재 기능을 제공할 수 있다.
디스플레이(1160)는 어플리케이션 블록(1140)으로부터 수신된 디스플레이 신호들에 응답하여 영상을 표시할 수 있다. 영상은 어플리케이션 블록(1140)에서 제공되거나 모바일 장치(1100)에 내장된 카메라에 의해서 생성될 수 있다. 디스플레이(1160)는 픽셀 값들의 임시 저장을 위하여 내부적으로 프레임 버퍼를 포함하며, 관련된 제어 회로들과 함께 액정 디스플레이 스크린으로 구성될 수 있다.
입출력 블록(1130)은 사용자에게 입력 기능을 제공하고, 어플리케이션 블록(1140)을 통해 수신될 출력들을 제공한다.
메모리(1150)는 어플리케이션 블록(1140)에 의해서 사용될 프로그램 (명령들) 및/또는 데이터를 저장하며, RAM, ROM, 플래시 메모리 등으로 구현될 수 있다. 따라서, 메모리(1500)는 휘발성 뿐만 아니라 불휘발성 저장 소자들을 포함할 수 있다. 예를 들면, 메모리(1500)는 도 1 내지 도 10에서 설명된 메모리 장치(120)에 대응할 것이다.
메모리 장치(1500)는 저전력 상태 진입 커맨드(LPSE)에 응답하여 메모리 셀 로우들을 리프레쉬하는 로우 파워 모드 상태로 진입할 수 있다. 메모리 장치(1500)는 모드 레지스터에 저장된 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS)에 따라 로우 파워 모드 상태에서 자동적으로 탈출할 수 있다. 메모리 장치(1500)는 로우 파워 모드 상태의 탈출을 지시하는 알람 신호(ALRM2)를 수신하고, 알람 신호(ALRM2)가 수신되는 시점에서 모드 레지스터에 설정된 로우 파워 모드 탈출 레이턴시 시간(tXP_LPS) 후에, 로우 파워 모드 탈출 커맨드(LPSX)를 수신하여 로우 파워 모드 상태를 탈출할 수 있다. 메모리 장치(1500)는 로우 파워 모드 상태에서 셀프 리프레쉬 모드 상태로의 천이를 지시하는 트리거 신호(TRIG)를 수신하고, 트리거 신호(TRIG)에 응답하여 셀프 리프레쉬 모드 상태로 동작하고, 셀프 리프레쉬 모드 상태의 탈출을 지시하는 알람 신호(ALRM1)를 수신하고, 알람 신호(ALRM1)가 수신되는 시점에서 셀프 리프레쉬 탈출 레이턴시 시간(tXP) 후에 셀프 리프레쉬 탈출 커맨드(SRX)를 수신하여 셀프 리프레쉬 모드 상태를 탈출할 수 있다.
도 12은 본 발명의 실시예들에 따른 단계별 저전력 상태를 갖는 메모리 장치가 장착된 모바일 장치와 통신 시스템의 동작 개념을 나타내는 도면이다.
도 12을 참조하면, 통신 시스템(1200)은 기지국(1210)과 기지국(1210)의 셀 커버리지 내의 다수의 통신 장치들(1221, 1222)을 포함한다. 통신 장치(1221, 1222)는 각종 정보들을 송신하는 송신 단말을 지칭할 수 있으며, 각종 정보들을 수신하는 수신 단말을 지칭할 수 있다. 또한, 통신 장치(1221, 1222)는 송신 및 수신 기능을 함께 수행하는 트랜시버(transceiver)에 해당할 수 있다. 이하의 실시예들에서 통신 장치(1221, 1222)는 단말로 지칭될 것이고, 도 11의 모바일 장치(1100)일 수 있다.
기지국(1210)은 Node B, eNode B(eNB), Base Station 및 AP(Access Point) 등에 해당하고, 단말과 통신하는 임의의 노드를 통칭하는 개념으로 정의될 수 있다. 또한, 단말들(1221, 1222) 각각은 UE(User Equipment), MS(Mobile Station) 및 AMS(Advanced Mobile Station) 등 이동 또는 고정형의 사용자 단말을 통칭하는 개념으로 정의될 수 있다.
다수의 단말들(1221, 1222)은 기지국(1210)을 경유(Relay)하는 셀룰러 통신 모드(또는, 릴레이 통신 모드)로 동작할 수 있다. 셀룰러 통신 모드에서 제1 단말(1221)이 제2 단말(1222)로 데이터를 전송할 때, 제1 단말(1221)은 기지국(1210)과의 상향 링크(Uplink)를 통해 데이터(Data)를 기지국(1210)으로 전송할 수 있으며, 기지국(1210)은 제2 단말(1222)과의 하향 링크(Downlink)를 통해 데이터(Data)를 제2 단말(1222)로 전송할 수 있다.
셀룰러 통신 모드에서, 제1 및 제2 단말들(1221, 1222)의 위치를 알아내는 위치 측정 서비스가 제공될 수 있다. 제1 및 제2 단말들(1221, 1222)의 위치는 제1 및 제2 단말들(1221, 1222) 내부의 GPS 수신기를 통해 알아낼 수 있다. 예시적으로, 기지국(1210)에서 제1 및 제2 단말들(1221, 1222)로 주기적으로 보내는 특수한 신호에 의해 제1 및 제2 단말들(1221, 1222)의 위치를 알아낼 수 있다.
제1 및 제2 단말들(1221, 1222)은 기지국(1210)에서 주기적으로 보내는 신호에 응답하기 위해 깨어있을 필요가 있다. 예를 들어, 제1 및 제2 단말들(1221, 1222)의 아이들 상태가 길어지는 경우, 전력 절약을 위해 제1 및 제2 단말들(1221, 1222) 내 메모리 장치들(120a, 120b)이 셀프 리프레쉬 모드 상태 또는 로우 파워 모드 상태에 있을 수 있다. 이 경우, 메모리 장치들(120a, 120b)은 기지국(1210)에서 보내는 주기적 신호 보다 먼저 셀프 리프레쉬 모드 상태 또는 로우 파워 모드 상태에서 탈출해 있는 것이 요구될 수 있다.
메모리 장치들(120a, 120b)에서는 셀프 리프레쉬 모드 상태에서 제1 알람 신호(ALRM1)를 이용하여 셀프 리프레쉬 탈출을 수행하고, 로우 파워 모드 상태에서 제2 알람 신호(ALRM2)를 이용하여 로우 파워 모드 탈출을 수행할 수 있다. 메모리 장치들(120a, 120b)은 기지국(1210)에서 보내는 주기적 신호가 수신되기 전에 셀프 리프레쉬 모드 상태와 로우 파워 모드 상태를 탈출하도록 제1 및 제2 알람 신호들(ALRM1, ALRM2)을 수신할 수 있다. 이에 따라, 메모리 장치들(120a, 120b)의 정상 동작 또는 아이들 상태에 영향이 없게 안정적으로 동작될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 메모리 장치의 전력 상태를 제어하는 방법에 있어서,
    제1 저전력 상태 진입 커맨드에 응답하여 상기 메모리 셀 로우들을 리프레쉬하고 셀프 리프레쉬 모드 상태보다 전력 소모가 적은 제1 로우 파워 모드 상태로 진입하는 단계; 및
    상기 메모리 장치의 모드 레지스터에 설정된 제1 로우 파워 모드 탈출 레이턴시 시간에 의해 상기 제1 로우 파워 모드 상태를 자동 탈출하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 방법은,
    유효 커맨드를 수신하는 단계를 더 포함하고,
    상기 유효 커맨드가 수신되기 전, 상기 제1 로우 파워 모드 탈출 레이턴시 시간에 의해 상기 제1 로우 파워 모드 상태를 자동 탈출하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 제1 로우 파워 모드 탈출 레이턴시 시간에 의해 상기 제1 로우 파워 모드 상태를 자동 탈출하는지 여부는 상기 모드 레지스터에 설정되는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 제1 저전력 상태 진입 커맨드가 수신되는 시점에서 상기 제1 로우 파워 모드 상태를 자동 탈출하는 시점까지의 제1 로우 파워 모드 상태 시간은, 상기 메모리 장치의 표준에 설정되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 제1 로우 파워 모드 탈출 레이턴시 시간은 상기 셀프 리프레쉬 모드 상태의 셀프 리프레쉬 탈출 레이턴시 시간보다 길게 설정되는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 방법은,
    상기 제1 로우 파워 모드 상태 보다 전력 소비가 적은 제2 로우 파워 모드 상태를 지시하는 제2 저전력 상태 진입 커맨드에 응답하여 상기 메모리 셀 로우들을 리프레쉬하는 상기 제2 로우 파워 모드 상태로 진입하는 단계를 더 포함하고,
    상기 제2 로우 파워 모드 상태에서 자동 탈출하는 제2 로우 파워 모드 탈출 레이턴시 시간은 상기 제1 로우 파워 모드 탈출 레이턴시 시간 보다 길도록 상기 모드 레지스터에 저장되는 것을 특징으로 하는 방법.
  7. 메모리 장치의 전력 상태를 제어하는 방법에 있어서,
    저전력 상태 진입 커맨드에 응답하여 상기 메모리 셀 로우들을 리프레쉬하고 셀프 리프레쉬 모드 상태보다 전력 소모가 적은 로우 파워 모드 상태로 진입하는 단계;
    상기 로우 파워 모드 상태의 탈출을 지시하는 알람 신호를 수신하는 단계; 및
    상기 알람 신호가 수신되는 시점에서 상기 메모리 장치의 모드 레지스터에 설정된 로우 파워 모드 탈출 레이턴시 시간 후에, 로우 파워 모드 탈출 커맨드를 수신하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 로우 파워 모드 상태의 탈출을 지시하는 알람 신호를 수신하는 단계는,
    상기 메모리 장치의 외부에서 제공되는 주기적 신호가 수신되기 전에 상기 로우 파워 모드 상태를 탈출하도록 상기 알람 신호가 수신되는 것을 특징으로 하는 방법.
  9. 제7항에 있어서, 상기 방법은,
    상기 로우 파워 모드 탈출 커맨드가 수신되는 시점에서 지연 시간 후에 유효 커맨드를 수신하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서,
    상기 지연 시간은 상기 메모리 장치의 표준에 설정되는 것을 특징으로 하는 방법.
  11. 제7항에 있어서,
    상기 저전력 상태 진입 커맨드가 수신되는 시점에서 상기 로우 파워 모드 탈출 커맨드가 수신되는 시점까지의 로우 파워 모드 상태 시간은, 상기 메모리 장치의 표준에 설정되는 것을 특징으로 하는 방법.
  12. 메모리 장치의 전력 상태를 제어하는 방법에 있어서,
    저전력 상태 진입 커맨드에 응답하여 메모리 셀 로우들을 리프레쉬하고 셀프 리프레쉬 모드 상태보다 전력 소모가 적은 로우 파워 모드 상태로 진입하는 단계;
    상기 로우 파워 모드 상태에서 상기 셀프 리프레쉬 모드 상태로의 천이를 지시하는 트리거 신호를 수신하는 단계; 및
    상기 트리거 신호에 응답하여 상기 셀프 리프레쉬 모드 상태로 동작하는 단계를 포함하는 방법.
  13. 제12항에 있어서, 상기 방법은
    상기 셀프 리프레쉬 모드 상태의 탈출을 지시하는 알람 신호를 수신하는 단계; 및
    상기 알람 신호가 수신되는 시점에서 상기 메모리 장치의 표준에 설정된 셀프 리프레쉬 탈출 레이턴시 시간 후에, 셀프 리프레쉬 탈출 커맨드를 수신하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 셀프 리프레쉬 모드 상태의 탈출을 지시하는 알람 신호를 수신하는 단계는,
    상기 메모리 장치의 외부에서 제공되는 주기적 신호가 수신되기 전에, 상기 셀프 리프레쉬 모드 상태를 탈출하도록 상기 알람 신호가 수신되는 것을 특징으로 하는 방법.
  15. 복수의 메모리 셀들이 연결된 메모리 셀 로우들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 로우들을 리프레쉬하는 셀프 리프레쉬 모드 상태와 셀프 리프레쉬 모드 상태 보다 전력 소모가 적은 제1 로우 파워 모드 상태를 제어하고, 제1 저전력 상태 진입 커맨드에 응답하여 상기 제1 로우 파워 모드 상태로 진입하고 모드 레지스터에 설정된 제1 로우 파워 모드 탈출 레이턴시 시간에 의해 상기 제1 로우 파워 모드 상태를 탈출하도록 하는 제어 로직을 포함하는 메모리 장치.
  16. 제15항에 있어서, 상기 제어 로직은
    상기 메모리 장치로 제공되는 유효 커맨드를 수신하기 전에, 상기 제1 로우 파워 모드 탈출 레이턴시 시간에 따라 상기 제1 로우 파워 모드 상태를 자동 탈출하도록 하는 것을 특징으로 하는 메모리 장치.
  17. 제16항에 있어서, 상기 제어 로직은
    상기 제1 로우 파워 모드 탈출 레이턴시 시간에 의해 상기 제1 로우 파워 모드 상태를 자동 탈출하는지 여부를 상기 모드 레지스터에 설정하는 것을 특징으로 하는 방법.
  18. 제15항에 있어서, 상기 제어 로직은
    상기 제1 로우 파워 모드 상태의 탈출을 지시하는 알람 신호를 수신하고, 상기 알람 신호가 수신되는 시점에서 상기 제1 로우 파워 모드 탈출 레이턴시 시간 후에 로우 파워 모드 탈출 커맨드를 수신하여 상기 제1 로우 파워 모드 상태를 탈출하도록 하는 것을 특징으로 하는 메모리 장치.
  19. 제18항에 있어서,
    상기 알람 신호는 상기 메모리 장치의 상기 제1 로우 파워 모드 상태에서 사용되지 않는 신호 핀을 통하여 제공되는 것을 특징으로 하는 메모리 장치.
  20. 제19항에 있어서,
    상기 알람 신호는 상기 메모리 장치의 데이터 반전 신호 핀과 데이터 마스크 신호 핀 중 어느 하나인 것을 특징으로 하는 메모리 장치.
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