JP2001005723A - 半導体記憶装置およびそれを用いたメモリシステム - Google Patents

Abstract

(57)【要約】 【課題】 高速アクセスが可能で、データの不揮発性を
有する半導体記憶装置を提供する。 【解決手段】 半導体メモリ８は、ＤＲＡＭ９、フラッ
シュメモリ１１および転送制御回路１２を含む。転送制
御回路１２は、電源電位ＶＤＤの立上がりに応答してフ
ラッシュメモリ１１のデータをＤＲＡＭ９に転送させ、
外部電源スイッチ１５がオフされたことを示す信号ＰＷ
ＯＦＦが与えられたことに応じてＤＲＡＭ９のデータを
フラッシュメモリ１１に転送させ、内部電源スイッチ７
をオフさせるための信号ＲＥＡＤＹを出力する。通常動
作時はＤＲＡＭ９として動作し、電源オフ時はフラッシ
ュメモリ１１として動作する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置お
よびそれを用いたメモリシステムに関し、特に、外部制
御信号および外部アドレス信号に応答してデータの読出
／書込を行なう半導体記憶装置およびそれを用いたメモ
リシステムに関する。

【０００２】

【従来の技術】現在種々の用途に使用されているＤＲＡ
Ｍは、高速アクセスが可能であるが、揮発性メモリであ
るため電源をオフした場合は記憶されていた情報が失わ
れてしまう。このため、ハードディスクやフラッシュメ
モリカードなどの不揮発性記憶媒体にＤＲＡＭの情報を
書込んでからＤＲＡＭの電源をオフする必要がある。ま
た再度電源を投入した後は、まずハードディスクやフラ
ッシュメモリカードなどの不揮発性記憶媒体の中の一部
のデータをＤＲＡＭに書込む必要がある。

【０００３】たとえばパーソナルコンピュータの主記憶
としてＤＲＡＭが使用されているが、電源投入直後には
ＤＲＡＭには何も記憶されていないので、まず最初に、
キーボードあるいはハードディスクとのデータのやり取
りをするための基本プログラムなどをＤＲＡＭに書込む
必要がある。通常、上記の基本プログラムなどはＲＯＭ
に記憶されているものを使用するため、パーソナルコン
ピュータのマザーボードには、ＤＲＡＭと、ＲＯＭと、
ＲＯＭからＤＲＡＭへデータを転送するためのデータバ
スおよび制御回路を実装する必要があった。

【０００４】

【発明が解決しようとする課題】しかし、上記ＲＯＭか
らＤＲＡＭへのデータ転送は低速であるため、パーソナ
ルコンピュータに電源を投入してから実際にパーソナル
コンピュータで作業が開始できるまでにある程度の時間
を要し、この時間を短縮できないという問題があった。

【０００５】それゆえに、この発明の主たる目的は、高
速アクセスが可能で、かつデータの不揮発性を有する半
導体記憶装置およびそれを用いたメモリシステムを提供
することである。

【０００６】

【課題を解決するための手段】請求項１に係る発明は、
外部制御信号および外部アドレス信号に応答してデータ
の読出／書込を行なう半導体記憶装置であって、揮発性
半導体記憶装置、不揮発性半導体記憶装置、第１の転送
制御回路、データ消去回路、および第２の転送制御回路
を備える。揮発性半導体記憶装置は、通常動作時は外部
制御信号および外部アドレス信号に応答してデータの読
出／書込を行なう。不揮発性半導体記憶装置のデータ入
出力端子は揮発性半導体記憶装置のデータ入出力端子に
接続される。第１の転送制御回路は、半導体記憶装置に
電源電圧が与えられたことに応じて、不揮発性半導体記
憶装置のデータを揮発性半導体記憶装置に転送させる。
データ消去回路は、不揮発性半導体記憶装置から揮発性
半導体記憶装置へのデータ転送が終了したことに応じ
て、通常動作時に不揮発性半導体記憶装置の記憶データ
を消去する。第２の転送制御回路は、電源電圧の供給が
停止されることを予告するための電源停止予告信号が与
えられたことに応じて揮発性半導体記憶装置のデータを
不揮発性半導体記憶装置に転送させ、そのデータ転送が
終了したことに応じて電源電圧の供給の停止を許可する
ための電源停止許可信号を出力する。

【０００７】請求項２に係る発明では、請求項１に係る
発明の半導体記憶装置は、１つのパッケージ内に収容さ
れている。

【０００８】請求項３に係る発明では、請求項１に係る
発明の半導体記憶装置は、複数のパッケージ内に分割し
て収容されてモジュール化されている。

【０００９】請求項４に係る発明では、請求項２または
３に係る発明の揮発性半導体記憶装置の少なくとも一部
を含むチップと不揮発性半導体記憶装置の少なくとも一
部を含むチップとは、パッケージ内で積層されている。

【００１０】請求項５に係る発明では、請求項１から４
のいずれかに係る発明の揮発性半導体記憶装置はＤＲＡ
Ｍであり、不揮発性半導体記憶装置はフラッシュメモリ
である。

【００１１】請求項６に係る発明は、メモリシステムで
あって、外部制御信号および外部アドレス信号に応答し
てデータの読出／書込を行なう半導体記憶装置と、半導
体記憶装置に電源電圧を与えるための電源回路を備え
る。半導体記憶装置は、揮発性半導体記憶装置、揮発性
半導体記憶装置、第１の転送制御回路、データ消去回
路、および第２の転送制御回路を含む。揮発性半導体記
憶装置は、通常動作時は外部制御信号および外部アドレ
ス信号に応答してデータの読出／書込を行なう。不揮発
性半導体記憶装置のデータ入出力端子は揮発性半導体記
憶装置のデータ入出力端子に接続される。第１の転送制
御回路は、半導体記憶装置に電源電圧が与えられたこと
に応じて、不揮発性半導体記憶装置のデータを揮発性半
導体記憶装置に転送させる。データ消去回路は、不揮発
性半導体記憶装置から揮発性半導体記憶装置へのデータ
転送が終了したことに応じて、通常動作時に不揮発性半
導体記憶装置の記憶データを消去する。第２の転送制御
回路は、電源電圧の供給が停止されることを予告するた
めの電源停止予告信号が与えられたことに応じて揮発性
半導体記憶装置のデータを不揮発性半導体記憶装置に転
送させ、そのデータ転送が終了したことに応じて電源電
圧の供給の停止を許可するための電源停止許可信号を出
力する。電源回路は、外部電源スイッチ、信号発生回
路、電源、および内部電源スイッチを含む。外部電源ス
イッチの一方電極は外部電源電圧を受ける。信号発生回
路は、外部電源スイッチが非導通状態にされたことに応
じて電源停止予告信号を第２の転送制御回路に与える。
電源は、外部電源スイッチの他方電極に接続され、外部
電源スイッチを介して与えられた外部電源電圧を電源電
圧に変換する電圧変換回路と、その電圧変換回路で生成
された電源電圧で充電された電池と含む。内部電源スイ
ッチは、その一方電極が電源の電池の出力電圧を受け、
その他方電極が半導体記憶装置の電源端子に接続され、
外部電源スイッチが導通状態にされたことに応じて導通
し、第２の転送制御回路から電源停止許可信号が出力さ
れたことに応じて非導通になる。

【００１２】

【発明の実施の形態】図１は、この発明の一実施の形態
によるパーソナルコンピュータのマザーボード１の要部
を示すブロック図である。図１を参照して、このマザー
ボード１は、ＣＰＵ２、ＡＳＩＣ３、信号発生回路４、
メモリコントローラ５、直流電源６、内部電源スイッチ
７、および半導体メモリ８を備える。

【００１３】ＣＰＵ２は、各種の演算および制御動作を
実行する。ＡＳＩＣ３は、キーボード、ハードディス
ク、液晶パネルなどの表示装置などとデータの授受を行
なうための特定用途向け半導体集積回路装置である。

【００１４】信号発生回路４は、外部電源スイッチ１５
の出力端子に接続され、信号φ１を生成してメモリコン
トローラ５に与える。信号φ１は、外部電源スイッチ１
５がオンされて交流電源電圧ＶＡＣが与えられたことに
応じて「Ｈ」レベルとなり、外部電源スイッチ１５がオ
フされたことに応じて「Ｌ」レベルとなる。

【００１５】メモリコントローラ５は、ＣＰＵ２と主記
憶である半導体メモリ８との間でデータの授受を行な
う。また、メモリコントローラ５は、外部電源スイッチ
１５がオンされて信号φ１が「Ｈ」レベルになったこと
に応じて信号φ１′を「Ｈ」レベルにして内部電源スイ
ッチ７をオンさせ、外部電源スイッチ１５がオフされて
信号φ１が「Ｌ」レベルになったことに応じてパルス信
号ＰＷＯＦＦ（電源停止予告信号）を半導体メモリ８に
与え、半導体メモリ８から信号ＲＥＡＤＹ（電源停止許
可信号）が与えられたことに応じて信号φ１′を「Ｌ」
レベルにして内部電源スイッチ７をオフさせる。

【００１６】直流電源６は、外部電源スイッチ１５を介
して与えられる交流電源電圧ＶＡＣを整流、平滑化など
してマザーボード１用の直流電源電圧ＶＣＣ，ＶＤＤ，
ＶＤＤＱに変換する電圧変換回路と、それぞれが電圧変
換回路で生成された複数の直流電源電圧ＶＣＣ，ＶＤ
Ｄ，ＶＤＤＱで充電される複数の充電式電池とを含む。
直流電源６は、充電式電池を内蔵しているので、外部電
源スイッチ１５がオフされて交流電圧ＶＡＣの供給が停
止されても所定時間は電源電圧ＶＣＣ，ＶＤＤ，ＶＤＤ
Ｑを供給する。直流電源６で生成された電源電位ＶＣ
Ｃ，ＶＤＤ，ＶＤＤＱおよび接地電位ＶＳＳ，ＶＳＳＱ
は内部電源スイッチ７に与えられる。

【００１７】内部電源スイッチ７は、メモリコントロー
ラ５からの信号φ１′が「Ｈ」レベルの期間はオンして
電源電位ＶＤＤ，ＶＤＤＱおよび接地電位ＶＳＳ，ＶＳ
ＳＱを半導体メモリ８に与えるとともに電源電位ＶＣＣ
をＣＰＵ２、ＡＳＩＣ３、メモリコントローラ５などに
与え、信号φ１′が「Ｌ」の期間はオフして電源電位Ｖ
ＣＣ，ＶＤＤ，ＶＤＤＱおよび接地電位ＶＳＳ，ＶＳＳ
Ｑの供給を遮断する。

【００１８】半導体メモリ８は、電源電位ＶＤＤ，ＶＤ
ＤＱおよび接地電位ＶＳＳ，ＶＳＳＱによって駆動さ
れ、メモリコントローラ５から与えられたデータを記憶
するとともに、読出したデータをメモリコントローラ５
に与える。すなわち、半導体メモリ８は、図２に示すよ
うに、ＤＲＡＭ９およびフラッシュメモリ部１０を備
え、フラッシュメモリ部１０はフラッシュメモリ１１お
よび転送制御回路１２を含む。

【００１９】ＤＲＡＭ９は、通常動作時はメモリコント
ローラ５からクロック信号ＣＬＫ、制御信号ＣＫＥ，／
ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭＵ，ＤＱＭ
Ｌ、およびアドレス信号Ａ０〜Ａ１１，ＢＡ０、ＢＡ１
を受け、書込動作時はメモリもコントローラ５から与え
られたデータＤＱ０〜ＤＱ１５を記憶し、読出動作時は
読出データをメモリコントローラ５に与える。

【００２０】また、ＤＲＡＭ９は、データ取出時および
データ格納時は転送制御回路１２からクロック信号ＣＬ
Ｋ、制御信号ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／
ＷＥ，ＤＱＭＵ，ＳＱＭＬ、およびアドレス信号Ａ０〜
Ａ１１，ＢＡ０，ＢＡ１を受け、データ取出時はフラッ
シュメモリ１１の読出データＤＱＦ０〜ＤＱＦ１５を記
憶し、データ格納時は読出データＤＱ０〜ＤＱ１５をフ
ラッシュメモリ１１に与える。

【００２１】フラッシュメモリ１１は、転送制御回路１
２から制御信号ＣＥ♯，ＯＥ♯，ＷＥ♯，ＷＰ♯，ＰＲ
♯，ＢＹＴＥ♯，ＲＹ／ＢＹ♯、アドレス信号ＡＦ０〜
ＡＦ２１を受け、データ格納時はＤＲＡＭ９の読出デー
タＤＱ０〜ＤＱ１５を記憶し、データ取出時は読出デー
タＤＱＦ０〜ＤＱＦ１５をＤＲＡＭ９に与える。

【００２２】転送制御回路１２は、電源電位ＶＤＤの立
上がりエッジに応答して、フラッシュメモリ１１に格納
されたデータをＤＲＡＭ９に転送させ、データ転送を終
了した後はフラッシュメモリ１１のデータを一括消去す
る。また、転送制御回路１２は、メモリコントローラ５
から信号ＰＷＯＦＦが与えられたことに応じてＤＲＡＭ
９のデータをフラッシュメモリ１１に転送させ、データ
転送が終了したことに応じて信号ＲＥＡＤＹをメモリコ
ントローラ５に与える。

【００２３】図３は図１および図２に示したマザーボー
ド１の動作を示すフロー図、図４はその動作を示すタイ
ムチャートである。まずの電源オフ状態において外部
電源スイッチ１５がオンされると（時刻ｔ０）、信号発
生回路４に交流電源電圧ＶＡＣが供給されて信号φ１が
「Ｈ」レベルになり、信号φ１′が「Ｈ」レベルになっ
て内部電源スイッチ７がオンされる。直流電源６の出力
電位ＶＤＤ，ＶＤＤＱ，ＶＳＳ，ＶＳＳＱが半導体メモ
リ８に供給されるとともに直流電源６の出力電圧ＶＣＣ
がＣＰＵ２、ＡＳＩＣ３、メモリコントローラ５などに
供給される。

【００２４】電源電位ＶＤＤの立上がりエッジ（時刻ｔ
０）から所定時間経過した後、転送制御回路１２によっ
てのデータ取出が行なわれる（時刻ｔ１〜ｔ２）。す
なわち、図５に示すように、クロック信号ＣＬＫに同期
して読出アドレス信号ＡＦ０〜ＡＦ２１と読出コマンド
（信号ＣＥ♯，ＯＥ♯が「Ｌ」レベルにされ、信号ＷＥ
♯，ＰＲ♯が「Ｈ」レベルにされる）が転送制御回路１
２からフラッシュメモリ１１に与えられる一方、書込コ
マンド（ＷＲ）と書込アドレス信号Ａ０〜Ａ１５が転送
制御回路１２からＤＲＡＭ９に与えられ、フラッシュメ
モリ１１に格納されていたデータが取出されてＤＲＡＭ
９に格納される。

【００２５】のデータ取出が終了した後は、の通常
動作が行なわれる（時刻ｔ２〜ｔ３）。通常動作時はメ
モリコントローラ５から見て、半導体メモリ８はＤＲＡ
Ｍ９として動作する。ＤＲＡＭ９は、メモリコントロー
ラ５によってアクセスされない期間はアクセス待ちのア
イドル状態となり（）、アクセスされた場合はデータ
の読出／書込を行なう（）。ただし、アイドル状態で
も定期的にリフレッシュ動作が実施される。

【００２６】一方、フラッシュメモリ１１のデータは、
この期間に消去される（）。データの消去は、転送制
御回路１２によって行なわれる。このようにフラッシュ
メモリ１１のデータを消去するのは、フラッシュメモリ
１１にデータを書込むためには、一旦全メモリセルのデ
ータを消去しておく必要があるからである。全メモリセ
ルのデータが消去されたフラッシュメモリ１１は、アク
セス待ちのアイドル状態となる（）。

【００２７】の状態において外部電源スイッチ１５が
オフされると（時刻ｔ３）、信号φ１が「Ｌ」レベルに
なるとともに直流電源６用の交流電源電圧ＶＡＣの供給
が停止される。上述のとおり直流電源６は充電式電池を
含んでいるので交流電源電圧ＶＡＣの供給が停止されて
も電源電圧ＶＣＣ，ＶＤＤ，ＶＤＤＱを出力し続ける。

【００２８】また、信号φ１の「Ｌ」レベルへの立下が
りエッジに応答してパルス信号ＰＷＯＦＦがメモリコン
トローラ５から転送制御回路１２に出力され、これに応
じて転送制御回路１２によってのデータ格納が行なわ
れる（時刻ｔ３〜ｔ４）。すなわち、図６に示すよう
に、クロック信号ＣＬＫに同期して読出コマンド（Ｒ
Ｄ）と読出アドレス信号Ａ０〜Ａ１５が転送制御回路１
２からＤＲＡＭ９に与えられる一方、書込コマンド（信
号ＣＥ♯，ＷＥ♯が「Ｌ」レベルにされ、信号ＯＥ♯，
ＰＲ♯が「Ｈ」レベルにされる）および書込アドレス信
号ＡＦ０〜ＡＦ２１が転送制御回路１２からフラッシュ
メモリ１１に与えられ、ＤＲＡＭ９の記憶データが取出
されてフラッシュメモリ１１に格納される。

【００２９】転送制御回路１２からフラッシュメモリ１
１に最後の書込アドレス信号が与えられた後、転送制御
回路１２からメモリコントローラ５に「Ｈ」レベルの信
号ＲＥＡＤＹが出力される（時刻ｔ４）。これに応じて
信号φ１′が「Ｌ」レベルとなって内部電源スイッチ７
がオフされ（時刻ｔ５）、半導体メモリ８への電源電位
ＶＤＤ，ＶＤＤＱおよび接地電位ＶＳＳ，ＶＳＳＱの供
給が遮断される。

【００３０】図７は、半導体メモリ８の構成を示す図で
ある。パッケージ２０の中央部にＤＲＡＭチップ９′が
設けられ、その図中下側にフラッシュメモリチップ１
１′が設けられ、その図中上側に転送制御回路チップ１
２′が設けられる。チップ９′，１１′，１２′間はパ
ッド２１およびボンディングワイヤ２２で接続されてい
る。

【００３１】パッケージ２０の両側の長辺に沿って複数
のピンＰ１〜Ｐ５４が所定のピッチで配置されている。
ピンＰ１〜Ｐ５４の各々は、ボンディングワイヤ２２に
よってＤＲＡＭチップ９′のパッド２１に接続されてい
る。ピンＰ１〜Ｐ５４は、電源電位ＶＤＤ，ＶＤＤＱお
よび接地電位ＶＳＳ，ＶＳＳＱの印加、クロック信号Ｃ
ＬＫ、制御信号ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，
／ＷＥ，ＤＱＭＵ，ＤＱＭＬ、アドレス信号Ａ０〜Ａ１
１，ＢＡ０、ＢＡ１の入力、データＤＱ０〜ＤＱ１５の
入出力、信号ＰＷＯＦＦの入力、信号ＲＥＡＤＹの出力
に用いられる。

【００３２】この実施の形態では、半導体メモリ８内に
ＤＲＡＭ９、フラッシュメモリ１１および転送制御回路
１２を設け、パーソナルコンピュータの外部電源スイッ
チ１５がオンされたことに応じてフラッシュメモリ１１
のデータをＤＲＡＭ９に転送し、通常動作時は半導体メ
モリ８をＤＲＡＭ９として使用するとともにフラッシュ
メモリ１１のデータを消去し、外部電源スイッチ１５が
オフされたことに応じてＤＲＡＭ９のデータをフラッシ
ュメモリ１１に格納する。したがって、ＤＲＡＭと同様
に高速アクセスが可能でフラッシュメモリと同様にデー
タの不揮発性を有する半導体メモリ８を実現できる。

【００３３】また、従来マザーボード１上に別途実装さ
れていたＲＯＭが不要となりかつＲＯＭから主記憶への
データ転送回路が不要となるため、マザーボード１の低
コスト化が図られる。また、ＲＯＭから主記憶へのデー
タ転送が不要となるため、電源投入からパーソナルコン
ピュータが使用可能になるまでの時間が短縮される。

【００３４】以下、この実施の形態の変更例について説
明する。図８の変更例では、パッケージ３０の中央部に
ＤＲＡＭチップ９′が設けられ、ＤＲＡＭチップ９′の
表面中央部にフラッシュメモリ部１０のチップ１０′が
設けられる。チップ９′と１０′は、複数のパッド２１
およびボンディングワイヤ２２で接続される。なお、ピ
ンは図面の簡単化のため省略されている。この変更例で
は、チップ９′と１０′をパッケージ３０内で積層した
ので、チップ９′，１０′が占める面積が小さくなり、
パッケージ３０は小さくてすむ。

【００３５】図９の変更例では、パッケージ４０の中央
部にＤＲＡＭチップ９′が設けられ、ＤＲＡＭチップ
９′の表面中央部にフラッシュメモリ部１０のチップ１
０′が設けられる。チップ９′と１０′は、複数のボー
ル４１で接続される。ＤＲＡＭチップ９′のパッド２１
と外部ピンＰはボンディングワイヤ２２で接続される。
チップ９′，１０′は、樹脂４２によって封止される。
この変更例では、チップ９′と１０′をパッケージ４０
内で積層し、かつチップ９′と１０′をボール４１で接
続したので、チップ９′，１０′が占める面積が小さく
なり、パッケージ４０が小さくてすむ。

【００３６】また、ＤＲＡＭ９とフラッシュメモリ部１
０を１チップ化してもよい。チップの接続にバンプを用
いることにより、より薄型のパッケージに封止できる。

【００３７】また、図１０に示すように、複数の半導体
メモリ８を組立てて１つのメモリとして動作するモジュ
ール５０を構成してもよい。たとえば、当社の２５６Ｍ
Ｂ１６８ pin UnBuffered dual in lineモジュールの基
板に本願発明の半導体メモリ８を８個搭載して２５６Ｍ
Ｂの高速アクセス可能な不揮発性メモリを実現すること
が可能である。この２５６ＭＢのモジュールは、従来は
ＲＯＭに記憶させていたデータを半導体メモリ８のフラ
ッシュメモリ１１に予め記憶させておくことにより、パ
ーソナルコンピュータの主記憶として使用することも可
能である。これにより、従来パーソナルコンピュータの
マザーボード上に設けられていたＲＯＭと主記憶の間の
データ転送用バス、その制御回路およびＲＯＭを不要と
することができる。また、本願発明の半導体メモリ８を
用いて形成したモジュールを、従来のフロッピーやＣＤ
ＲＯＭの代わりに使用してもよい。

【００３８】図１１の変更例では、複数の半導体メモリ
８と制御回路５２とでモジュール５１が構成される。制
御回路５２は、モジュール５１外の直流電源６０から入
力端子５３を介して直流電源電位ＶＤＤを受け、モジュ
ール５１内の各半導体メモリ８に直流電源電位ＶＤＤ，
ＶＤＤＱを与える。また、制御回路５２は、直流電源６
０からの直流電源電位ＶＤＤの供給が停止されたことに
応じて信号ＰＷＯＦＦを各半導体メモリ８に与え、全半
導体メモリ８から信号ＲＥＡＤＹが出力されたことに応
じて各半導体メモリ８への直流電源電位ＶＤＤ，ＶＤＤ
Ｑの供給を停止する。

【００３９】すなわち、直流電源６０は、図１２に示す
ように、外部電源スイッチ１５を介して与えられる交流
電源電圧ＶＡＣを直流電源電位ＶＤＤに変換する。制御
回路５２は、充電式電池６１、内部電源スイッチ６２、
信号発生回路６３およびＡＮＤゲート６４を含む。充電
式電池６１は、直流電源６０からの直流電源電位ＶＤＤ
で充電され、直流電源電位ＶＤＤ，ＶＤＤＱを出力す
る。充電式電池６１は、直流電源６０からの直流電源電
位ＶＤＤの供給が停止されても、所定時間は直流電源電
位ＶＤＤ，ＶＤＤＱを出力し続ける。

【００４０】内部電源スイッチ６２は、充電式電池６１
の出力電位ＶＤＤ，ＶＤＤＱを受け、制御信号φ１′が
「Ｈ」レベルの期間はオンして直流電源電位ＶＤＤ，Ｖ
ＤＤＱを各半導体メモリ８に与え、制御信号φ１′が
「Ｌ」レベルの期間はオフして直流電源電位ＶＤＤ，Ｖ
ＤＤＱの半導体メモリ８への供給を停止する。ＡＮＤゲ
ート６４は、全半導体メモリ８から信号ＲＥＡＤＹを受
ける。ＡＮＤゲート６４の出力信号φ６４は、すべての
信号ＲＥＡＤＹが「Ｈ」レベルになったことに応じて
「Ｈ」レベルとなる。

【００４１】信号発生回路６３は、外部電源スイッチ１
５がオンされて直流電源６０から直流電源電位ＶＤＤが
出力されたことに応じて信号φ１′を「Ｈ」レベルにし
て内部電源スイッチ６２をオンさせ、外部電源スイッチ
１５がオフされて直流電源６０からの直流電源電位ＶＤ
Ｄの出力が停止されたことに応じてパルス信号ＰＷＯＦ
Ｆを各半導体メモリ８に与え、全半導体メモリ８からの
信号ＲＥＡＤＹが「Ｈ」レベルになってＡＮＤゲート６
４の出力信号φ６４が「Ｈ」レベルになったことに応じ
て信号φ１′を「Ｌ」レベルにし内部電源スイッチ６２
をオフさせる。

【００４２】この変更例では、制御回路５２が信号ＰＷ
ＯＦＦを生成するとともに信号ＲＥＡＤＹに応答して内
部電源スイッチ６２を制御するので、この機能をメモリ
コントローラ５に負担させていた図１のシステムに比べ
てメモリコントローラ５の構成の簡単化を図ることがで
きる。

【００４３】なお、図１１の変更例では、ＤＲＡＭ、フ
ラッシュメモリおよび転送制御回路を１つのパッケージ
内に封入した半導体メモリ８でモジュール５１を構成し
たが、これに限るものではなく、従来のＤＲＡＭ、フラ
ッシュメモリおよびＡＳＩＣなどで転送制御回路を実現
したチップをモジュール基板上に別々に搭載してもよ
い。

【００４４】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。

【００４５】

【発明の効果】以上のように、請求項１に係る発明の半
導体記憶装置では、通常動作時は外部制御信号および外
部アドレス信号に応答してデータの読出／書込を行なう
揮発性半導体記憶装置と、そのデータ入出力端子が揮発
性半導体記憶装置のデータ入出力端子に接続された不揮
発性半導体記憶装置と、電源電圧が与えられたことに応
じて不揮発性半導体記憶装置のデータを揮発性半導体記
憶装置に転送する第１の転送制御回路と、データ転送終
了後の通常動作時に不揮発性半導体記憶装置のデータを
消去するデータ消去回路と、電源停止予告信号が与えら
れたことに応じて揮発性半導体記憶装置のデータを不揮
発性半導体記憶装置に転送し、そのデータ転送が終了し
たことに応じて電源停止許可信号を出力する第２の転送
制御回路とが設けられる。したがって、通常動作時は揮
発性半導体記憶装置として動作し、電源をオフしてもデ
ータが失われない半導体記憶装置を実現できる。

【００４６】請求項２に係る発明では、請求項１に係る
発明の半導体記憶装置は、１つのパッケージ内に収容さ
れている。この場合は、半導体記憶装置の取扱いが容易
になる。

【００４７】請求項３に係る発明では、請求項１に係る
発明の半導体記憶装置は、複数のパッケージ内に分割し
て収容されてモジュール化されている。この場合は、半
導体記憶装置の取扱いが容易になり、かつ記憶容量の大
容量化が可能となる。

【００４８】請求項４に係る発明では、請求項２または
３に係る発明の揮発性半導体記憶装置の少なくとも一部
を含むチップと不揮発性半導体記憶装置の少なくとも一
部を含むチップとは、パッケージ内で積層されている。
この場合は、パッケージの小型化が可能となる。

【００４９】請求項５に係る発明では、請求項１から４
のいずれかに係る発明の揮発性半導体記憶装置はＤＲＡ
Ｍであり、不揮発性半導体記憶装置はフラッシュメモリ
である。この発明は、この場合に特に有効となる。

【００５０】請求項６に係る発明のメモリシステムは、
請求項１に係る発明の半導体記憶装置と、その半導体記
憶装置に電源電圧を与えるための電源回路を備え、電源
回路は、その一方電極が外部電源電圧を受ける外部電源
スイッチと、外部電源スイッチが非導通状態にされたこ
とに応じて電源停止予告信号を第２の転送制御回路に与
える信号発生回路と、外部電源スイッチを介して与えら
れた外部電源電圧から生成された内部電源電圧で充電さ
れる電池を含む電源と、外部電源スイッチが導通状態に
されたことに応じて電池の出力電圧を半導体記憶装置に
与え、電源停止許可信号に応答して電池の出力電圧の供
給を停止する外部電源スイッチとを含む。この場合は、
通常動作時は揮発性半導体記憶装置として動作し、電源
をオフしてもデータが失われない半導体記憶装置を実現
でき、かつ外部電源スイッチが非導通にされたときに揮
発性半導体記憶装置のデータが不揮発性半導体記憶装置
に容易に転送できる。

【図面の簡単な説明】

【図１】 この発明の一実施の形態によるパーソナルコ
ンピュータのマザーボードの構成を示すブロック図であ
る。

【図２】 図１に示した半導体メモリの構成を示すブロ
ック図である。

【図３】 図１に示したマザーボードの動作を示すフロ
ー図である。

【図４】 図１に示したマザーボードの動作を示すタイ
ムチャートである。

【図５】 図２に示した半導体メモリのデータ取出動作
を示すタイムチャートである。

【図６】 図２に示した半導体メモリのデータ格納動作
を示すタイムチャートである。

【図７】 図２に示した半導体メモリの構成を示す図で
ある。

【図８】 この実施の形態の変更例を示す図である。

【図９】 この実施の形態の他の変更例を示す図であ
る。

【図１０】 この実施の形態のさらに他の変更例を示す
図である。

【図１１】 この実施の形態のさらに他の変更例を示す
図である。

【図１２】 図１１に示した制御回路の構成を示す回路
ブロック図である。

【符号の説明】

１ マザーボード、２ ＣＰＵ、３ ＡＳＩＣ、４，６
３ 信号発生回路、５メモリコントローラ、６，６０
直流電源、７，６２ 内部電源スイッチ、８半導体メモ
リ、９ ＤＲＡＭ、９′ ＤＲＡＭチップ、１０ フラ
ッシュメモリ部、１０′ フラッシュメモリ部のチッ
プ、１１ フラッシュメモリ、１１′フラッシュメモリ
チップ、１２ 転送制御回路、１２′ 転送制御回路チ
ップ、１５ 外部電源スイッチ、２０，３０，４０ パ
ッケージ、２１ パッド、２２ ボンディングワイヤ、
４１ ボール、５０，５１ モジュール、５２ 制御回
路、５３ 端子、６１ 充電式電池、６４ ＡＮＤゲー
ト、Ｐ ピン。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部制御信号および外部アドレス信号に
   応答してデータの読出／書込を行なう半導体記憶装置で
   あって、 通常動作時は前記外部制御信号および前記外部アドレス
   信号に応答して前記データの読出／書込を行なう揮発性
   半導体記憶装置、 そのデータ入出力端子が前記揮発性半導体記憶装置のデ
   ータ入出力端子に接続された不揮発性半導体記憶装置、 前記半導体記憶装置に電源電圧が与えられたことに応じ
   て、前記不揮発性半導体記憶装置のデータを前記揮発性
   半導体記憶装置に転送させる第１の転送制御回路、 前記不揮発性半導体記憶装置から前記揮発性半導体記憶
   装置へのデータ転送が終了したことに応じて、前記通常
   動作時に前記不揮発性半導体記憶装置の記憶データを消
   去するデータ消去回路、および前記電源電圧の供給が停
   止されることを予告するための電源停止予告信号が与え
   られたことに応じて前記揮発性半導体記憶装置のデータ
   を前記不揮発性半導体記憶装置に転送させ、そのデータ
   転送が終了したことに応じて前記電源電圧の供給の停止
   を許可するための電源停止許可信号を出力する第２の転
   送制御回路を備える、半導体記憶装置。
2. 【請求項２】 前記半導体記憶装置は、１つのパッケー
   ジ内に収容されている、請求項１に記載の半導体記憶装
   置。
3. 【請求項３】 前記半導体記憶装置は、複数のパッケー
   ジ内に分割して収容されてモジュール化されている、請
   求項１に記載の半導体記憶装置。
4. 【請求項４】 前記揮発性半導体記憶装置の少なくとも
   一部を含むチップと前記不揮発性半導体記憶装置の少な
   くとも一部を含むチップとは、前記パッケージ内で積層
   されている、請求項２または請求項３に記載の半導体記
   憶装置。
5. 【請求項５】 前記揮発性半導体記憶装置はＤＲＡＭで
   あり、 前記不揮発性半導体記憶装置はフラッシュメモリであ
   る、請求項１から請求項４のいずれかに記載の半導体記
   憶装置。
6. 【請求項６】 メモリシステムであって、 外部制御信号および外部アドレス信号に応答してデータ
   の読出／書込を行なう半導体記憶装置、および前記半導
   体記憶装置に電源電圧を与えるための電源回路を備え、 前記半導体記憶装置は、 通常動作時は前記外部制御信号および前記外部アドレス
   信号に応答して前記データの読出／書込を行なう揮発性
   半導体記憶装置、 そのデータ入出力端子が前記揮発性半導体記憶装置のデ
   ータ入出力端子に接続された不揮発性半導体記憶装置、 前記半導体記憶装置に前記電源電圧が与えられたことに
   応じて、前記不揮発性半導体記憶装置のデータを前記揮
   発性半導体記憶装置に転送させる第１の転送制御回路、 前記不揮発性半導体記憶装置から前記揮発性半導体記憶
   装置へのデータ転送が終了したことに応じて、前記通常
   動作時に前記不揮発性半導体記憶装置の記憶データを消
   去するデータ消去回路、および前記電源電圧の供給が停
   止されることを予告するための電源停止予告信号が与え
   られたことに応じて前記揮発性半導体記憶装置のデータ
   を前記不揮発性半導体記憶装置に転送させ、そのデータ
   転送が終了したことに応じて前記電源電圧の供給の停止
   を許可するための電源停止許可信号を出力する第２の転
   送制御回路を含み、 前記電源回路は、 その一方電極が外部電源電圧を受ける外部電源スイッ
   チ、 前記外部電源スイッチが非導通状態にされたことに応じ
   て前記電源停止予告信号を前記第２の転送制御回路に与
   える信号発生回路、 前記外部電源スイッチの他方電極に接続され、前記外部
   電源スイッチを介して与えられた外部電源電圧を前記電
   源電圧に変換する電圧変換回路と、該電圧変換回路で生
   成された電源電圧で充電された電池とを含む電源、およ
   びその一方電極が前記電源の前記電池の出力電圧を受
   け、その他方電極が前記半導体記憶装置の電源端子に接
   続され、前記外部電源スイッチが導通状態にされたこと
   に応じて導通し、前記第２の転送制御回路から前記電源
   停止許可信号が出力されたことに応じて非導通になる内
   部電源スイッチを含む、メモリシステム。