JP2007324561A - 集積回路及び該情報記録方法 - Google Patents

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Abstract

【課題】本発明は集積回路及び該情報記録方法に関し、オンパッケージアンテナを含むRFID回路を内蔵した集積回路を具現してテストの効率を向上させることができるようにする技術を開示する。
【解決手段】本発明は、無線周波数信号を利用して管理情報を格納するRFIDタグ及びRFIDタグに管理情報を格納するため、集積回路とRFIDタグとの間でインタフェースを行なうインタフェース手段を含み、ワイヤ及びリードフレームを利用してRFIDタグのアンテナを形成することを特徴とする。
【選択図】図3

Description

本発明は集積回路及び該情報記録方法に関し、特に集積回路にオンパッケージ(On-Package)アンテナを含むRFID(Radio Frequency Identification)回路を内蔵して不良分析を容易にすることができるようにする技術である。
集積回路(Integrated circuit)は、コンピュータシステムまたは通信システム等の幾多の電子機器分野に基本的に用いられる基本素子である。このような集積回路には例えば、メモリ装置、信号処理装置(DSP:Digital Signal Processor)、SOC(System On Chip)、RFIDタグ(Radio Frequency Identification Tag)等、無数に多くの回路をここに含めることができる。
このような集積回路の一例として不揮発性強誘電体メモリ、即ちFeRAM(Ferroelectric Random Access Memory)は、DRAM(Dynamic Random Access Memory)程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
FeRAMは、DRAMと殆ど類似の構造を有する記憶素子であって、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性により電界を取り除いてもデータが消失しない。
前述のFeRAMに関する技術内容は、本発明と同一の発明者により出願された大韓民国特許出願第2001−57275号に開示されたことがある。したがって、FeRAMに関する基本的な構成及び該動作に関する詳しい説明は省略する。
一方、メモリチップ、中央処理装置(CPU:Central Processing Unit)、またはシステムオンチップ等の集積回路はウェハレベルの工程完了以後にテスト、不良分析、在庫管理等の各種の管理項目を体系的且つ廉価で速やかに管理する必要性が大きくなっている。即ち、ウェハレベルテストのあと、テスト結果情報を各チップ別に記録するか、次の段階の処理結果を再度記録することになると後続の処理過程に効率性を倍加させることになる。
このように集積回路をウェハレベルでテストしたあと、各中間段階別の処理結果をその都度記録し管理情報を継続的にアップデートする場合、業務処理の効率を急激に向上させることができるようになる。さらに、それぞれの半導体チップは今後高付加価値の形で生産される傾向であるので、このような各段階別情報の管理の必要性が一層切実に要求される実情である。
本発明は前記のような問題点を解決するために案出されたものであり、次のような目的を有する。
第一、集積回路自体にRFIDタグを内蔵して集積回路の管理情報を容易に蓄積することである。
第二、ウェハレベルのテスト以後にテスト結果情報または次の段階の処理結果を各チップ別に記録して後続の処理過程の効率性を増加させることである。
第三、集積回路に内蔵されたRFIDタグのアンテナをパッケージのワイヤとリードフレームメタルを利用して構成することにより、別途のアンテナ構成が不要な集積回路を提供することである。
本発明に係る集積回路は、
無線周波数信号を利用してウェハレベルのテスト以後に各種の管理情報を格納するRFIDタグを含むことを特徴とする。
本発明に係る集積回路は、
無線周波数信号を利用してウェハレベルのテスト以後に各種の管理情報を格納するRFIDタグと、
前記RFIDタグに前記情報を格納するため、前記集積回路と前記RFIDタグとの間でインタフェースを行なうインタフェース手段と、
を含むことを特徴とする。
本発明に係る集積回路の情報記録方法は、
RFIDタグを内蔵した集積回路のウェハ加工を行なう段階と、
前記集積回路のウェハレベルテストを行なう段階と、
無線周波数信号を送/受信して各種の管理情報を前記RFIDタグに格納する段階と、
を含むことを特徴とする。
以上で説明したように、本発明は次のような効果を有する。
第一、集積回路自体にRFIDタグを内蔵して集積回路の管理情報を容易に蓄積し、チップのパッケージ以後に不良分析情報を容易に分析することができる。
第二、ウェハレベルのテスト以後にテスト結果情報または次の段階の処理結果情報を各チップ別に記録し、後続の処理過程の効率性を増加させることができる。
第三、ウェハレベルのテスト以後に各段階別の処理結果を引続きアップデートして業務処理の効率を向上させることができる。
第四、集積回路に内蔵されたRFIDタグのアンテナをパッケージのワイヤとリードフレームメタルを利用して構成することにより、別途のアンテナ構成が不要な集積回路を提供することができる。
以下、図を参照しながら本発明の好ましい実施の形態を詳しく説明する。
ただ、本発明はここで説明される実施の形態に限定されず、別の形に具体化することができる。却って、ここで紹介される実施の形態は、本発明の技術的思想が徹底且つ完全に開示され、当業者に本発明の思想が十分伝えられるようにするため提供されるものである。さらに、明細書全体に亘って同一の参照番号等は同一の構成要素を示す。
図1は、本発明に係るオンパッケージ(On-Package)アンテナ構造を有するSOP(Small Outline Package)チップを示す断面図である。
本発明の集積回路は、エポキシ樹脂(Epoxy Resin)1内にRFIDタグを内蔵したチップ2を示す。ここで、チップ2はステージ(Stage)3の上部に形成され、ペースト(Paste)4を介しステージ3と接続される。そして、チップ2はワイヤ5を介しリード6と連結される。このとき、ワイヤ5とリードフレームメタル(Lead Frame Metal)からなるリード6は、RFID回路の無線周波数(RF)信号の伝達のためのアンテナとして利用される。
図2は、本発明の他の実施の形態に係るオンパッケージアンテナの構造を有するFBGA(Fine Pitch Ball Grid Array)パッケージチップを示す断面図である。
本発明に係る集積回路は、カプセル9により取り囲まれたRFIDタグを内蔵したチップ8を示す。ここで、チップ8はワイヤ10を介し基板11の下側に付着されたソルダ12と連結される。このとき、ワイヤ10とリードフレームメタルからなるソルダ(Solder)12はRFID回路でRF信号の伝達のためのアンテナとして利用される。
図3は、本発明に係るDRAMチップを示す平面図である。
図3に開示された本発明に係る集積回路はRFID回路が内蔵されたDRAMチップ20である。なお、DRAMチップ20はDRAM回路領域21、RFID回路が内蔵されたRFID領域22、インタフェース部23及びアンテナパッド24を含む。
ここで、DRAM回路領域21は高容量のデータを格納する領域である。
インタフェース部23は、DRAM回路領域21とRFID領域22との間でRFID領域22に情報を格納するためインタフェースを行なう。
RFID領域22は、FeRAMを利用してインタフェース部23を介し印加されたDRAM回路領域21の情報を格納する。
アンテナパッド24は、DRAM回路領域21及びRFID領域22の一側にそれぞれ備えられる。ここで、アンテナパッド24は図1または図2に開示されたワイヤ5、10とリード6またはソルダ12を利用して構成されたアンテナに連結される。即ち、アンテナパッド24はワイヤ5、10とリード6またはソルダ12に連結されオンパッケージアンテナ構造を形成する。
したがって、本発明は図1または図2に開示されたオンパッケージアンテナをRFID領域22のアンテナとして利用し、外部通信機器とRF信号を送/受信する。
図4は、本発明に係るフラッシュメモリチップを示す平面図である。
図4に開示された集積回路は、RFID回路が内蔵されたフラッシュチップ30である。なお、フラッシュチップ30はフラッシュ回路領域31、RFID回路が内蔵されたRFID領域32、インタフェース部33及びアンテナパッド34を含む。
ここで、フラッシュ回路領域31は高容量のデータを格納する領域である。
インタフェース部33は、フラッシュ回路領域31と内部RFID領域32との間でRFID領域32に情報を格納するためインタフェースを行なう。
RFID領域32は、FeRAMまたはフラッシュセルを利用してインタフェース部33を介し印加されたフラッシュ回路領域31の情報を格納する。
アンテナパッド34は、フラッシュ回路領域31及びRFID領域32の一側にそれぞれ備えられる。ここで、図1または図2に開示されたワイヤ5、10とリード6またはソルダ12を利用して構成されたアンテナに連結される。即ち、アンテナパッド34はワイヤ5、10とリード6またはソルダ12に連結されオンパッケージアンテナを形成する。
したがって、本発明は図1または図2に開示されたオンパッケージアンテナをRFID領域32のアンテナとして利用して外部通信機器とRF信号を送/受信する。
図5は、本発明に係るFeRAMチップを示す平面図である。
図5に開示された集積回路は、RFID回路が内蔵されたFeRAMチップ40である。なお、FeRAMチップ40はFeRAM回路領域41、RFID回路が内蔵されたRFID領域42、インタフェース部43及びアンテナパッド44を含む。
ここで、FeRAM回路領域41は高容量のデータを格納する領域である。
インタフェース部43は、FeRAM回路領域41と内部RFID領域42との間でRFID領域32に情報を格納するためインタフェースを行なう。
RFID領域42は、FeRAMを利用してインタフェース部43を介し印加されたFeRAM回路領域41の情報を格納する。
アンテナパッド44は、FeRAM回路領域41及びRFID領域42の一側にそれぞれ備えられる。ここで、図1または図2に開示されたワイヤ5、10とリード6またはソルダ12を利用して構成されたアンテナに連結される。即ち、アンテナパッド34はワイヤ5、10とリード6またはソルダ12に連結されオンパッケージアンテナを形成する。
したがって、本発明は図1または図2に開示されたオンパッケージアンテナをRFID領域42のアンテナとして利用して外部通信機器とRF信号を送/受信する。
図6は、本発明に係るCPUチップを示す平面図である。
図6に開示された集積回路は、RFID回路が内蔵されたCPU(Central Processing Unit)チップ50である。なお、CPUチップ50はCPU領域51、RFID回路が内蔵されたRFID領域52、インタフェース部53及びアンテナパッド54を含む。
ここで、CPU領域51は回路領域である。
インタフェース部53は、CPU領域51と内部RFID領域52との間でRFID領域32に情報を格納するためインタフェースを行なう。
RFID領域52は、FeRAMを利用してインタフェース部53を介し印加されたCPU領域51の情報を格納する。
アンテナパッド54は、CPU領域51及びRFID領域52の一側にそれぞれ備えられる。ここで、図1または図2に開示されたワイヤ5、10とリード6またはソルダ12を利用して構成されたアンテナに連結される。即ち、アンテナパッド34はワイヤ5、10とリード6またはソルダ12に連結されオンパッケージアンテナを形成する。
したがって、本発明は図1または図2に開示されたオンパッケージアンテナをRFID領域52のアンテナとして利用して外部通信機器とRF信号を送/受信する。
図7は、本発明に係るSOCを示す平面図である。
図7に開示された集積回路は、RFID回路が内蔵されたSOC60である。なお、SOC60はSOC領域61、RFID回路が内蔵されたRFID領域62、インタフェース部63及びアンテナパッド64を含む。
ここで、SOC領域61は回路領域である。
インタフェース部63は、SOC領域61と内部RFID領域62との間でRFID領域32に情報を格納するためインタフェースを行なう。
RFID領域62は、FeRAMを利用してインタフェース部63を介し印加されたSOC領域61の情報を格納する。
アンテナパッド64は、SOC領域61及びRFID領域62の一側にそれぞれ備えられる。ここで、図1または図2に開示されたワイヤ5、10とリード6またはソルダ12を利用して構成されたアンテナに連結される。即ち、アンテナパッド34はワイヤ5、10とリード6またはソルダ12に連結されオンパッケージアンテナを形成する。
したがって、本発明は図1または図2に開示されたオンパッケージアンテナをRFID領域62のアンテナとして利用して外部通信機器とRF信号を送/受信する。
図8は、本発明に係るASICチップを示す平面図である。
図8に開示された集積回路は、RFID回路が内蔵されたASIC(Application Specific Integrated Circuit)チップ70である。なお、ASICチップ70はASIC領域71、RFID回路が内蔵されたRFID領域72、インタフェース部73及びアンテナパッド74を含む。
ここで、ASIC領域71は回路領域である。
インタフェース部73は、ASIC領域71と内部RFID領域72との間でRFID領域32に情報を格納するためインタフェースを行なう。
RFID領域72は、FeRAMを利用してインタフェース部73を介し印加されたASIC領域71の情報を格納する。
アンテナパッド74は、ASIC領域71及びRFID領域72の一側にそれぞれ備えられる。ここで、図1または図2に開示されたワイヤ5、10とリード6またはソルダ12を利用して構成されたアンテナに連結される。即ち、アンテナパッド34はワイヤ5、10とリード6またはソルダ12に連結されオンパッケージアンテナを形成する。
したがって、本発明は図1または図2に開示されたオンパッケージアンテナをRFID領域72のアンテナとして利用して外部通信機器とRF信号を送/受信する。
図9は、本発明に係るソリッド状半導体チップを示す平面図である。
図9に開示された集積回路は、RFID回路が内蔵されたソリッド状半導体(Solid State Semiconductor)チップ80からなる。なお、ソリッド状半導体チップ80はソリッド状半導体領域81、RFID回路が内蔵されたRFID領域82、インタフェース部83及びアンテナパッド84を含む。
ここで、ソリッド状半導体領域81は高容量の半導体回路領域である。
インタフェース部83は、ソリッド状半導体領域81と内部RFID領域82との間でRFID領域82に情報を格納するためインタフェースを行なう。
RFID領域82は、FeRAMを利用してインタフェース部83を介し印加されたソリッド状半導体領域81の情報を格納する。
アンテナパッド84は、ソリッド状半導体領域81及びRFID領域82の一側にそれぞれ備えられる。ここで、図1または図2に開示されたワイヤ5、10とリード6またはソルダ12を利用して構成されたアンテナに連結される。即ち、アンテナパッド34はワイヤ5、10とリード6またはソルダ12に連結されオンパッケージアンテナを形成する。
したがって、本発明は図1または図2に開示されたオンパッケージアンテナをRFID領域82のアンテナとして利用して外部通信機器とRF信号を送/受信する。
前記の実施の形態等のような構成を有する集積回路の情報記録方法を、図10に開示されたフローチャートを参照しながら説明する。
先ず、DRAMチップ20、フラッシュチップ30、FeRAMチップ40、CPUチップ50、SOC60、ASICチップ70またはソリッド状半導体チップ80等のような集積回路のウェハ加工を完了する(S1)。
以後、ウェハ上で集積回路をテストする場合、インタフェース部を介しチップ確認コードを集積回路の内部に内蔵されたRFID回路に書き込む(S2)。
次に、集積回路の各種のテスト及び処理結果等の次の段階の情報はRF電源を利用してRFID回路領域に格納する。即ち、集積回路のウェハレベルのテスト以後にテスト結果情報または次の段階の処理結果情報を各チップ別に記録して後続の処理過程の効率性を増加させることができる。
一方、図11は本発明に係る集積回路に内蔵されたRFID領域を示すブロック図である。
RFID領域はアンテナ90、アナログブロック100、デジタルブロック200及びメモリブロック300を備える。
ここで、アンテナ90は外部のリーダー器またはライタ器とRFIDとの間にデータを送/受信する。
アナログブロック100は電圧マルチプライヤ110、電圧リミッタ120、モジュレータ130、ジモジュレータ140、パワーオンリセット部150、クロック発生部160及び電圧ダブラ170を備える。
電圧マルチプライヤ110は、アンテナ90から印加される無線周波数信号RFによりRFIDの駆動電圧である電源電圧VDDを生成する。
電圧リミッタ120は、アンテナ90から印加された無線周波数信号RFの伝送電圧の大きさを制限する。
モジュレータ130は、デジタルブロック200から印加される応答信号RPをモジュレーティングしてアンテナ90へ伝送する。
ジモジュレータ140は、電圧マルチプライヤ110と電圧ミリッタ120の出力電圧に従いアンテナ90から印加される無線周波数RF信号から動作命令信号を検出し、命令信号CMDをデジタルブロック200へ出力する。
パワーオンリセット部150は、電圧マルチプライヤ110の出力電圧VDDを感知しリセット動作を制御するためのパワーオンリセット信号PORをデジタルブロック200へ出力する。
クロック発生部160は、電圧マルチプライヤ110の出力電圧VDDに従いデジタルブロック200の動作を制御するためのクロックCLKをデジタルブロック200へ供給する。
電圧ダブラ170は、電源電圧VDDを利用して高電圧2VDDを発生する。
さらに、デジタルブロック200はアナログブロック100から電源電圧VDD、パワーオンリセット信号POR、クロックCLK及び命令信号CMDを印加され命令信号CMDを解析し、制御信号及び処理信号等を生成してアナログブロック200に該当する応答信号RPを出力する。
なお、デジタルブロック200はアドレスADD、入/出力データI/O、チップイネーブル信号CE、出力イネーブル信号OE及びライトイネーブル信号WE等のような制御信号CTRをメモリブロック300へ出力する。
メモリブロック300は、不揮発性強誘電体キャパシタ素子を利用してデータを読出し/書込みするメモリブロックである。
図12は、図11に開示されたメモリブロック300を示す詳細ブロック図である。
メモリブロック300はワードラインデコーダ310と、制御信号ブロック320と、セルアレイ330及び入/出力ブロック340を備える。
ここで、ワードラインデコーダ310はデジタルブロック200から印加されるアドレスADDをデコーディングしてワードラインWLを選択する。
制御信号ブロック320は、デジタルブロック200から印加されるチップイネーブル信号CE、出力イネーブル信号OE及びライトイネーブル信号WEに応じて読出し/書込み動作を制御する。
制御信号ブロック320は、センスアンプの活性化の可否を制御するためのセンスアンプイネーブル信号、センスアンプでセンシングされたデータをデータバスM_DATAへ出力するための出力イネーブル信号、及びデータバスM_DATAから印加されるデータをセルアレイ330に書き込むためのライトイネーブル信号を出力する。
セルアレイ330は、不揮発性強誘電体キャパシタ素子とスイッチング素子を含む単位セルを複数に備え、不揮発性強誘電体キャパシタ素子にデータを格納して格納されたデータが読み出される。
さらに、入/出力ブロック340はレファランス電圧を利用して制御信号ブロック320から印加されるセンスアンプイネーブル信号、出力イネーブル信号OE及びライトイネーブル信号WEに応じて制御される。なお、入/出力ブロック340はセルアレイ330から印加されるデータをセンシング及び増幅してデータバスM_DATAへ出力し、データバスM_DATAから印加されるデータをセルアレイ330へ伝送する。
図13は、図12に開示されたメモリブロック300のセルアレイ330を示す詳細回路図である。
セルアレイ330はビットラインイコライジング部331、メモリアレイ332及びセンスアンプ333を含む。
ビットラインイコライジング部331は、スイッチング素子T1〜T3を含む。ここで、スイッチング素子T1はビットラインBLと接地電圧端との間に連結され、ゲート端子を介しビットラインイコライジング信号BLEQが印加される。スイッチング素子T2は、ビットラインBLとビットラインバー/BLとの間に連結され、ゲート端子を介しビットラインイコライジング信号BLEQが印加される。スイッチング素子T3は、ビットラインバー/BLと接地電圧端との間に連結され、ゲート端子を介しビットラインイコライジング信号BLEQが印加される。
なお、センスアンプ333は制御信号ブロック320から印加されるセンスアンプイネーブル信号SENに応じて制御され、ビットラインBL上のデータをセンシング及び増幅する。
さらに、メモリアレイ332は複数の単位セルCを含む。ここで、単位セルCはビットラインBLまたはビットラインバー/BLとプレートラインPLとの間に直列連結されたスイッチング素子Tと強誘電体キャパシタFCを含む。スイッチング素子TはワードラインWLの電位によりスイッチング動作が制御される。
図14は、図13に開示されたセルアレイ330の動作を示すタイミング図である。
先ず、t0区間ではビットラインイコライジング信号BLEQがハイレベルとなり、ビットラインイコライジング部331のスイッチング素子T1〜T3がターンオンされる。これに伴い、ビットライン対BL、/BLが接地電圧レベルにプリチャージされる。このとき、ワードラインWL、プレートラインPL及びセンスアンプイネーブル信号SENはローレベル状態を維持する。
t1区間では、ビットラインイコライジング信号BLEQがローレベルに遷移する。なお、ワードラインWL及びプレートラインPLがハイレベルに遷移し、選択された単位セルCに格納されたデータにより電荷分配が行なわれてビットライン対BL、/BLの電圧差が発生する。
t2区間では、センスアンプイネーブル信号SENがハイレベルにイネーブルされ、センスアンプ333が活性化される。したがって、センスアンプ333はデータにより発生したビットライン対BL、/BLの電圧差をセンシング及び増幅する。結果的に、ローレベルデータ「0」が再格納される。
t3区間では、プレートラインPLがローレベルに遷移しハイレベルデータ「1」が格納される。
t4区間では、ワードラインWL及びセンスアンプイネーブル信号SENがローレベルに遷移する。このとき、ビットラインイコライジング信号BLEQが再度ハイレベルに遷移し、ビットライン対BL、/BLが接地電圧レベルにプリチャージされる。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
本発明に係るオンパッケージアンテナ構造を有するSOPチップを示す断面図である。 本発明の他の実施の形態に係るオンパッケージアンテナの構造を有するFBGAパッケージチップを示す断面図である。 本発明に係るDRAMチップを示す平面図である。 本発明に係るフラッシュメモリチップを示す平面図である。 本発明に係るFeRAMチップを示す平面図である。 本発明に係るCPUチップを示す平面図である。 本発明に係るSOCを示す平面図である。 本発明に係るASICチップを示す平面図である。 本発明に係るソリッド状半導体チップを示す平面図である。 本発明に係る集積回路の情報記録方法を示すフローチャートである。 本発明に係る集積回路に内蔵されたRFID領域を示すブロック図である。 図11に開示されたメモリブロック300を示す詳細ブロック図である。 図12に開示されたメモリブロック300のセルアレイ330を示す詳細回路図である。 図13に開示されたセルアレイ330の動作を示すタイミング図である。
符号の説明
1 エポキシ樹脂
2、8 チップ
3 ステージ
4 ペースト
5、10 ワイヤ
6 リード
9 カプセル
11 基板
12 ソルダ
20 DRAMチップ
21 DRAM回路領域
22、32、42、52、62、72、82 RFID領域
23、33、43、53、63、73、83 インタフェース部
24、34、44、54、64、74、84 アンテナパッド
30 フラッシュチップ
31 フラッシュ回路領域
40 FeRAMチップ
41 FeRAM回路領域
50 CPUチップ
51 CPU領域
60 SOC
61 SOC領域
70 ASICチップ
71 ASIC領域
80 ソリッド状半導体チップ
81 ソリッド状半導体領域
90 アンテナ
100 アナログブロック
110 電圧マルチプライヤ
120 電圧リミッタ
130 モジュレータ
140 ジモジュレータ
150 パワーオンリセット部
160 クロック発生部
170 電圧ダブラ
200 デジタルブロック
300 メモリブロック
310 ワードラインデコーダ
320 制御信号ブロック
330 セルアレイ
331 ビットラインイコライジング部
332 メモリアレイ
333 センスアンプ
340 入/出力ブロック

Claims (20)

  1. 無線周波数信号を利用してウェハレベルのテスト以後に各種の管理情報を格納するRFIDタグを含むことを特徴とする集積回路。
  2. 前記RFIDタグに前記情報を格納するため、前記集積回路と前記RFIDタグとの間でインタフェースを行なうインタフェース手段をさらに含むことを特徴とする請求項1に記載の集積回路。
  3. ワイヤ及びリードフレームを利用して前記RFIDタグのアンテナを形成することを特徴とする請求項1に記載の集積回路。
  4. 前記集積回路は、SOPまたはFBGAパッケージで形成されることを特徴とする請求項1に記載の集積回路。
  5. 前記集積回路はDRAM、フラッシュメモリ、FeRAM、CPU、SOC、ASIC及びソリッド状半導体のいずれかであることを特徴とする請求項1に記載の集積回路。
  6. 前記RFIDタグは、
    無線周波数信号を入力され動作命令信号を出力するアナログブロックと、
    前記アナログブロックから印加される前記動作命令信号に応じてアドレス及び動作制御信号を生成し、前記動作命令信号に対応する応答信号を前記アナログブロックに出力するデジタルブロックと、
    前記動作制御信号を入力され内部制御信号を生成し、前記内部制御信号に応じてデータを格納し、格納されたデータを出力するメモリブロックと、
    を含むことを特徴とする請求項1に記載の集積回路。
  7. 前記メモリブロックは、
    前記アドレスをデコーディングしてワードラインを選択するワードラインデコーダと、
    前記動作制御信号を利用して前記内部制御信号を生成する制御信号ブロックと、
    前記データを格納するセルアレイと、
    前記内部制御信号に応じて前記セルアレイとデータバスとの間のデータ入/出力を制御する入/出力ブロックと、
    を含むことを特徴とする請求項6に記載の集積回路。
  8. 前記セルアレイは、
    前記内部制御信号に応じて前記データをセンシング及び増幅するセンスアンプと、
    ビットラインイコライジング信号に応じてビットラインをプリチャージさせるビットラインイコライジング部と、
    複数の単位セルを含むメモリアレイと、
    を含むことを特徴とする請求項6に記載の集積回路。
  9. 無線周波数信号を利用してウェハレベルのテスト以後に各種の管理情報を格納するRFIDタグと、
    前記RFIDタグに前記情報を格納するため、前記集積回路と前記RFIDタグとの間でインタフェースを行なうインタフェース手段と、
    を含むことを特徴とする集積回路。
  10. ワイヤ及びリードフレームを利用して前記RFIDタグのアンテナを形成することを特徴とする請求項9に記載の集積回路。
  11. 前記RFIDタグが形成される領域及び前記集積回路が形成される領域に、前記アンテナに連結されるためのアンテナパッドが形成されることを特徴とする請求項10に記載の集積回路。
  12. 前記集積回路は、SOPまたはFBGAパッケージで形成されることを特徴とする請求項9に記載の集積回路。
  13. 前記集積回路はDRAM、フラッシュメモリ、FeRAM、CPU、SOC、ASIC及びソリッド状半導体のいずれかであることを特徴とする請求項9に記載の集積回路。
  14. 前記RFIDタグは、
    無線周波数信号を入力され動作命令信号を出力するアナログブロックと、
    前記アナログブロックから印加される前記動作命令信号に応じてアドレス及び動作制御信号を生成し、前記動作命令信号に対応する応答信号を前記アナログブロックに出力するデジタルブロックと、
    前記動作制御信号を入力され内部制御信号を生成し、前記内部制御信号に応じてデータを格納し、格納されたデータを出力するメモリブロックと、
    を含むことを特徴とする請求項9に記載の集積回路。
  15. 前記メモリブロックは、
    前記アドレスをデコーディングしてワードラインを選択するワードラインデコーダと、
    前記動作制御信号を利用して前記内部制御信号を生成する制御信号ブロックと、
    前記データを格納するセルアレイと、
    前記内部制御信号に応じて前記セルアレイとデータバスとの間のデータ入/出力を制御する入/出力ブロックと、
    を含むことを特徴とする請求項14に記載の集積回路。
  16. 前記セルアレイは、
    前記内部制御信号に応じて前記データをセンシング及び増幅するセンスアンプと、
    ビットラインイコライジング信号に応じてビットラインをプリチャージさせるビットラインイコライジング部と、
    複数の単位セルを含むメモリアレイと、
    を含むことを特徴とする請求項15に記載の集積回路。
  17. RFIDタグを内蔵した集積回路のウェハ加工を行なう段階と、
    前記集積回路のウェハレベルテストを行なう段階と、
    無線周波数信号を利用して各種の管理情報を前記RFIDタグに格納する段階と、
    を含むことを特徴とする集積回路の情報記録方法。
  18. 前記RFIDタグにチップ確認コードを格納する段階をさらに含むことを特徴とする請求項17に記載の集積回路の情報記録方法。
  19. 前記チップ確認コードは、前記集積回路と前記RFIDタグとの間のインタフェースにより格納されることを特徴とする請求項18に記載の集積回路の情報記録方法。
  20. 前記集積回路はDRAM、フラッシュメモリ、FeRAM、CPU、SOC、ASIC及びソリッド状半導体チップのいずれかであることを特徴とする請求項17に記載の集積回路の情報記録方法。
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