JP2007324561A - 集積回路及び該情報記録方法 - Google Patents

集積回路及び該情報記録方法 Download PDF

Info

Publication number
JP2007324561A
JP2007324561A JP2006327881A JP2006327881A JP2007324561A JP 2007324561 A JP2007324561 A JP 2007324561A JP 2006327881 A JP2006327881 A JP 2006327881A JP 2006327881 A JP2006327881 A JP 2006327881A JP 2007324561 A JP2007324561 A JP 2007324561A
Authority
JP
Japan
Prior art keywords
integrated circuit
control signal
rfid tag
block
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006327881A
Other languages
English (en)
Inventor
Hee Bok Kang
熙福 姜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2007324561A publication Critical patent/JP2007324561A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Abstract

【課題】本発明は集積回路及び該情報記録方法に関し、オンパッケージアンテナを含むＲＦＩＤ回路を内蔵した集積回路を具現してテストの効率を向上させることができるようにする技術を開示する。
【解決手段】本発明は、無線周波数信号を利用して管理情報を格納するＲＦＩＤタグ及びＲＦＩＤタグに管理情報を格納するため、集積回路とＲＦＩＤタグとの間でインタフェースを行なうインタフェース手段を含み、ワイヤ及びリードフレームを利用してＲＦＩＤタグのアンテナを形成することを特徴とする。
【選択図】図３

Description

本発明は集積回路及び該情報記録方法に関し、特に集積回路にオンパッケージ（On-Package）アンテナを含むＲＦＩＤ（Radio Frequency Identification）回路を内蔵して不良分析を容易にすることができるようにする技術である。
集積回路（Integrated circuit）は、コンピュータシステムまたは通信システム等の幾多の電子機器分野に基本的に用いられる基本素子である。このような集積回路には例えば、メモリ装置、信号処理装置（ＤＳＰ：Digital Signal Processor）、ＳＯＣ（System On Chip）、ＲＦＩＤタグ（Radio Frequency Identification Tag）等、無数に多くの回路をここに含めることができる。
このような集積回路の一例として不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）は、ＤＲＡＭ（Dynamic Random Access Memory）程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦｅＲＡＭは、ＤＲＡＭと殆ど類似の構造を有する記憶素子であって、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性により電界を取り除いてもデータが消失しない。
前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された大韓民国特許出願第２００１−５７２７５号に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及び該動作に関する詳しい説明は省略する。
一方、メモリチップ、中央処理装置（ＣＰＵ：Central Processing Unit）、またはシステムオンチップ等の集積回路はウェハレベルの工程完了以後にテスト、不良分析、在庫管理等の各種の管理項目を体系的且つ廉価で速やかに管理する必要性が大きくなっている。即ち、ウェハレベルテストのあと、テスト結果情報を各チップ別に記録するか、次の段階の処理結果を再度記録することになると後続の処理過程に効率性を倍加させることになる。
このように集積回路をウェハレベルでテストしたあと、各中間段階別の処理結果をその都度記録し管理情報を継続的にアップデートする場合、業務処理の効率を急激に向上させることができるようになる。さらに、それぞれの半導体チップは今後高付加価値の形で生産される傾向であるので、このような各段階別情報の管理の必要性が一層切実に要求される実情である。
本発明は前記のような問題点を解決するために案出されたものであり、次のような目的を有する。
第一、集積回路自体にＲＦＩＤタグを内蔵して集積回路の管理情報を容易に蓄積することである。
第二、ウェハレベルのテスト以後にテスト結果情報または次の段階の処理結果を各チップ別に記録して後続の処理過程の効率性を増加させることである。
第三、集積回路に内蔵されたＲＦＩＤタグのアンテナをパッケージのワイヤとリードフレームメタルを利用して構成することにより、別途のアンテナ構成が不要な集積回路を提供することである。
本発明に係る集積回路は、
無線周波数信号を利用してウェハレベルのテスト以後に各種の管理情報を格納するＲＦＩＤタグを含むことを特徴とする。
本発明に係る集積回路は、
無線周波数信号を利用してウェハレベルのテスト以後に各種の管理情報を格納するＲＦＩＤタグと、
前記ＲＦＩＤタグに前記情報を格納するため、前記集積回路と前記ＲＦＩＤタグとの間でインタフェースを行なうインタフェース手段と、
を含むことを特徴とする。
本発明に係る集積回路の情報記録方法は、
ＲＦＩＤタグを内蔵した集積回路のウェハ加工を行なう段階と、
前記集積回路のウェハレベルテストを行なう段階と、
無線周波数信号を送／受信して各種の管理情報を前記ＲＦＩＤタグに格納する段階と、
を含むことを特徴とする。
以上で説明したように、本発明は次のような効果を有する。
第一、集積回路自体にＲＦＩＤタグを内蔵して集積回路の管理情報を容易に蓄積し、チップのパッケージ以後に不良分析情報を容易に分析することができる。
第二、ウェハレベルのテスト以後にテスト結果情報または次の段階の処理結果情報を各チップ別に記録し、後続の処理過程の効率性を増加させることができる。
第三、ウェハレベルのテスト以後に各段階別の処理結果を引続きアップデートして業務処理の効率を向上させることができる。
第四、集積回路に内蔵されたＲＦＩＤタグのアンテナをパッケージのワイヤとリードフレームメタルを利用して構成することにより、別途のアンテナ構成が不要な集積回路を提供することができる。
以下、図を参照しながら本発明の好ましい実施の形態を詳しく説明する。
ただ、本発明はここで説明される実施の形態に限定されず、別の形に具体化することができる。却って、ここで紹介される実施の形態は、本発明の技術的思想が徹底且つ完全に開示され、当業者に本発明の思想が十分伝えられるようにするため提供されるものである。さらに、明細書全体に亘って同一の参照番号等は同一の構成要素を示す。
図１は、本発明に係るオンパッケージ（On-Package）アンテナ構造を有するＳＯＰ（Small Outline Package）チップを示す断面図である。
本発明の集積回路は、エポキシ樹脂（Epoxy Resin）１内にＲＦＩＤタグを内蔵したチップ２を示す。ここで、チップ２はステージ（Stage）３の上部に形成され、ペースト（Paste）４を介しステージ３と接続される。そして、チップ２はワイヤ５を介しリード６と連結される。このとき、ワイヤ５とリードフレームメタル（Lead Frame Metal）からなるリード６は、ＲＦＩＤ回路の無線周波数（ＲＦ）信号の伝達のためのアンテナとして利用される。
図２は、本発明の他の実施の形態に係るオンパッケージアンテナの構造を有するＦＢＧＡ（Fine Pitch Ball Grid Array）パッケージチップを示す断面図である。
本発明に係る集積回路は、カプセル９により取り囲まれたＲＦＩＤタグを内蔵したチップ８を示す。ここで、チップ８はワイヤ１０を介し基板１１の下側に付着されたソルダ１２と連結される。このとき、ワイヤ１０とリードフレームメタルからなるソルダ（Solder）１２はＲＦＩＤ回路でＲＦ信号の伝達のためのアンテナとして利用される。
図３は、本発明に係るＤＲＡＭチップを示す平面図である。
図３に開示された本発明に係る集積回路はＲＦＩＤ回路が内蔵されたＤＲＡＭチップ２０である。なお、ＤＲＡＭチップ２０はＤＲＡＭ回路領域２１、ＲＦＩＤ回路が内蔵されたＲＦＩＤ領域２２、インタフェース部２３及びアンテナパッド２４を含む。
ここで、ＤＲＡＭ回路領域２１は高容量のデータを格納する領域である。
インタフェース部２３は、ＤＲＡＭ回路領域２１とＲＦＩＤ領域２２との間でＲＦＩＤ領域２２に情報を格納するためインタフェースを行なう。
ＲＦＩＤ領域２２は、ＦｅＲＡＭを利用してインタフェース部２３を介し印加されたＤＲＡＭ回路領域２１の情報を格納する。
アンテナパッド２４は、ＤＲＡＭ回路領域２１及びＲＦＩＤ領域２２の一側にそれぞれ備えられる。ここで、アンテナパッド２４は図１または図２に開示されたワイヤ５、１０とリード６またはソルダ１２を利用して構成されたアンテナに連結される。即ち、アンテナパッド２４はワイヤ５、１０とリード６またはソルダ１２に連結されオンパッケージアンテナ構造を形成する。
したがって、本発明は図１または図２に開示されたオンパッケージアンテナをＲＦＩＤ領域２２のアンテナとして利用し、外部通信機器とＲＦ信号を送／受信する。
図４は、本発明に係るフラッシュメモリチップを示す平面図である。
図４に開示された集積回路は、ＲＦＩＤ回路が内蔵されたフラッシュチップ３０である。なお、フラッシュチップ３０はフラッシュ回路領域３１、ＲＦＩＤ回路が内蔵されたＲＦＩＤ領域３２、インタフェース部３３及びアンテナパッド３４を含む。
ここで、フラッシュ回路領域３１は高容量のデータを格納する領域である。
インタフェース部３３は、フラッシュ回路領域３１と内部ＲＦＩＤ領域３２との間でＲＦＩＤ領域３２に情報を格納するためインタフェースを行なう。
ＲＦＩＤ領域３２は、ＦｅＲＡＭまたはフラッシュセルを利用してインタフェース部３３を介し印加されたフラッシュ回路領域３１の情報を格納する。
アンテナパッド３４は、フラッシュ回路領域３１及びＲＦＩＤ領域３２の一側にそれぞれ備えられる。ここで、図１または図２に開示されたワイヤ５、１０とリード６またはソルダ１２を利用して構成されたアンテナに連結される。即ち、アンテナパッド３４はワイヤ５、１０とリード６またはソルダ１２に連結されオンパッケージアンテナを形成する。
したがって、本発明は図１または図２に開示されたオンパッケージアンテナをＲＦＩＤ領域３２のアンテナとして利用して外部通信機器とＲＦ信号を送／受信する。
図５は、本発明に係るＦｅＲＡＭチップを示す平面図である。
図５に開示された集積回路は、ＲＦＩＤ回路が内蔵されたＦｅＲＡＭチップ４０である。なお、ＦｅＲＡＭチップ４０はＦｅＲＡＭ回路領域４１、ＲＦＩＤ回路が内蔵されたＲＦＩＤ領域４２、インタフェース部４３及びアンテナパッド４４を含む。
ここで、ＦｅＲＡＭ回路領域４１は高容量のデータを格納する領域である。
インタフェース部４３は、ＦｅＲＡＭ回路領域４１と内部ＲＦＩＤ領域４２との間でＲＦＩＤ領域３２に情報を格納するためインタフェースを行なう。
ＲＦＩＤ領域４２は、ＦｅＲＡＭを利用してインタフェース部４３を介し印加されたＦｅＲＡＭ回路領域４１の情報を格納する。
アンテナパッド４４は、ＦｅＲＡＭ回路領域４１及びＲＦＩＤ領域４２の一側にそれぞれ備えられる。ここで、図１または図２に開示されたワイヤ５、１０とリード６またはソルダ１２を利用して構成されたアンテナに連結される。即ち、アンテナパッド３４はワイヤ５、１０とリード６またはソルダ１２に連結されオンパッケージアンテナを形成する。
したがって、本発明は図１または図２に開示されたオンパッケージアンテナをＲＦＩＤ領域４２のアンテナとして利用して外部通信機器とＲＦ信号を送／受信する。
図６は、本発明に係るＣＰＵチップを示す平面図である。
図６に開示された集積回路は、ＲＦＩＤ回路が内蔵されたＣＰＵ（Central Processing Unit）チップ５０である。なお、ＣＰＵチップ５０はＣＰＵ領域５１、ＲＦＩＤ回路が内蔵されたＲＦＩＤ領域５２、インタフェース部５３及びアンテナパッド５４を含む。
ここで、ＣＰＵ領域５１は回路領域である。
インタフェース部５３は、ＣＰＵ領域５１と内部ＲＦＩＤ領域５２との間でＲＦＩＤ領域３２に情報を格納するためインタフェースを行なう。
ＲＦＩＤ領域５２は、ＦｅＲＡＭを利用してインタフェース部５３を介し印加されたＣＰＵ領域５１の情報を格納する。
アンテナパッド５４は、ＣＰＵ領域５１及びＲＦＩＤ領域５２の一側にそれぞれ備えられる。ここで、図１または図２に開示されたワイヤ５、１０とリード６またはソルダ１２を利用して構成されたアンテナに連結される。即ち、アンテナパッド３４はワイヤ５、１０とリード６またはソルダ１２に連結されオンパッケージアンテナを形成する。
したがって、本発明は図１または図２に開示されたオンパッケージアンテナをＲＦＩＤ領域５２のアンテナとして利用して外部通信機器とＲＦ信号を送／受信する。
図７は、本発明に係るＳＯＣを示す平面図である。
図７に開示された集積回路は、ＲＦＩＤ回路が内蔵されたＳＯＣ６０である。なお、ＳＯＣ６０はＳＯＣ領域６１、ＲＦＩＤ回路が内蔵されたＲＦＩＤ領域６２、インタフェース部６３及びアンテナパッド６４を含む。
ここで、ＳＯＣ領域６１は回路領域である。
インタフェース部６３は、ＳＯＣ領域６１と内部ＲＦＩＤ領域６２との間でＲＦＩＤ領域３２に情報を格納するためインタフェースを行なう。
ＲＦＩＤ領域６２は、ＦｅＲＡＭを利用してインタフェース部６３を介し印加されたＳＯＣ領域６１の情報を格納する。
アンテナパッド６４は、ＳＯＣ領域６１及びＲＦＩＤ領域６２の一側にそれぞれ備えられる。ここで、図１または図２に開示されたワイヤ５、１０とリード６またはソルダ１２を利用して構成されたアンテナに連結される。即ち、アンテナパッド３４はワイヤ５、１０とリード６またはソルダ１２に連結されオンパッケージアンテナを形成する。
したがって、本発明は図１または図２に開示されたオンパッケージアンテナをＲＦＩＤ領域６２のアンテナとして利用して外部通信機器とＲＦ信号を送／受信する。
図８は、本発明に係るＡＳＩＣチップを示す平面図である。
図８に開示された集積回路は、ＲＦＩＤ回路が内蔵されたＡＳＩＣ（Application Specific Integrated Circuit）チップ７０である。なお、ＡＳＩＣチップ７０はＡＳＩＣ領域７１、ＲＦＩＤ回路が内蔵されたＲＦＩＤ領域７２、インタフェース部７３及びアンテナパッド７４を含む。
ここで、ＡＳＩＣ領域７１は回路領域である。
インタフェース部７３は、ＡＳＩＣ領域７１と内部ＲＦＩＤ領域７２との間でＲＦＩＤ領域３２に情報を格納するためインタフェースを行なう。
ＲＦＩＤ領域７２は、ＦｅＲＡＭを利用してインタフェース部７３を介し印加されたＡＳＩＣ領域７１の情報を格納する。
アンテナパッド７４は、ＡＳＩＣ領域７１及びＲＦＩＤ領域７２の一側にそれぞれ備えられる。ここで、図１または図２に開示されたワイヤ５、１０とリード６またはソルダ１２を利用して構成されたアンテナに連結される。即ち、アンテナパッド３４はワイヤ５、１０とリード６またはソルダ１２に連結されオンパッケージアンテナを形成する。
したがって、本発明は図１または図２に開示されたオンパッケージアンテナをＲＦＩＤ領域７２のアンテナとして利用して外部通信機器とＲＦ信号を送／受信する。
図９は、本発明に係るソリッド状半導体チップを示す平面図である。
図９に開示された集積回路は、ＲＦＩＤ回路が内蔵されたソリッド状半導体（Solid State Semiconductor）チップ８０からなる。なお、ソリッド状半導体チップ８０はソリッド状半導体領域８１、ＲＦＩＤ回路が内蔵されたＲＦＩＤ領域８２、インタフェース部８３及びアンテナパッド８４を含む。
ここで、ソリッド状半導体領域８１は高容量の半導体回路領域である。
インタフェース部８３は、ソリッド状半導体領域８１と内部ＲＦＩＤ領域８２との間でＲＦＩＤ領域８２に情報を格納するためインタフェースを行なう。
ＲＦＩＤ領域８２は、ＦｅＲＡＭを利用してインタフェース部８３を介し印加されたソリッド状半導体領域８１の情報を格納する。
アンテナパッド８４は、ソリッド状半導体領域８１及びＲＦＩＤ領域８２の一側にそれぞれ備えられる。ここで、図１または図２に開示されたワイヤ５、１０とリード６またはソルダ１２を利用して構成されたアンテナに連結される。即ち、アンテナパッド３４はワイヤ５、１０とリード６またはソルダ１２に連結されオンパッケージアンテナを形成する。
したがって、本発明は図１または図２に開示されたオンパッケージアンテナをＲＦＩＤ領域８２のアンテナとして利用して外部通信機器とＲＦ信号を送／受信する。
前記の実施の形態等のような構成を有する集積回路の情報記録方法を、図１０に開示されたフローチャートを参照しながら説明する。
先ず、ＤＲＡＭチップ２０、フラッシュチップ３０、ＦｅＲＡＭチップ４０、ＣＰＵチップ５０、ＳＯＣ６０、ＡＳＩＣチップ７０またはソリッド状半導体チップ８０等のような集積回路のウェハ加工を完了する（Ｓ１）。
以後、ウェハ上で集積回路をテストする場合、インタフェース部を介しチップ確認コードを集積回路の内部に内蔵されたＲＦＩＤ回路に書き込む（Ｓ２）。
次に、集積回路の各種のテスト及び処理結果等の次の段階の情報はＲＦ電源を利用してＲＦＩＤ回路領域に格納する。即ち、集積回路のウェハレベルのテスト以後にテスト結果情報または次の段階の処理結果情報を各チップ別に記録して後続の処理過程の効率性を増加させることができる。
一方、図１１は本発明に係る集積回路に内蔵されたＲＦＩＤ領域を示すブロック図である。
ＲＦＩＤ領域はアンテナ９０、アナログブロック１００、デジタルブロック２００及びメモリブロック３００を備える。
ここで、アンテナ９０は外部のリーダー器またはライタ器とＲＦＩＤとの間にデータを送／受信する。
アナログブロック１００は電圧マルチプライヤ１１０、電圧リミッタ１２０、モジュレータ１３０、ジモジュレータ１４０、パワーオンリセット部１５０、クロック発生部１６０及び電圧ダブラ１７０を備える。
電圧マルチプライヤ１１０は、アンテナ９０から印加される無線周波数信号ＲＦによりＲＦＩＤの駆動電圧である電源電圧ＶＤＤを生成する。
電圧リミッタ１２０は、アンテナ９０から印加された無線周波数信号ＲＦの伝送電圧の大きさを制限する。
モジュレータ１３０は、デジタルブロック２００から印加される応答信号ＲＰをモジュレーティングしてアンテナ９０へ伝送する。
ジモジュレータ１４０は、電圧マルチプライヤ１１０と電圧ミリッタ１２０の出力電圧に従いアンテナ９０から印加される無線周波数ＲＦ信号から動作命令信号を検出し、命令信号ＣＭＤをデジタルブロック２００へ出力する。
パワーオンリセット部１５０は、電圧マルチプライヤ１１０の出力電圧ＶＤＤを感知しリセット動作を制御するためのパワーオンリセット信号ＰＯＲをデジタルブロック２００へ出力する。
クロック発生部１６０は、電圧マルチプライヤ１１０の出力電圧ＶＤＤに従いデジタルブロック２００の動作を制御するためのクロックＣＬＫをデジタルブロック２００へ供給する。
電圧ダブラ１７０は、電源電圧ＶＤＤを利用して高電圧２ＶＤＤを発生する。
さらに、デジタルブロック２００はアナログブロック１００から電源電圧ＶＤＤ、パワーオンリセット信号ＰＯＲ、クロックＣＬＫ及び命令信号ＣＭＤを印加され命令信号ＣＭＤを解析し、制御信号及び処理信号等を生成してアナログブロック２００に該当する応答信号ＲＰを出力する。
なお、デジタルブロック２００はアドレスＡＤＤ、入／出力データＩ／Ｏ、チップイネーブル信号ＣＥ、出力イネーブル信号ＯＥ及びライトイネーブル信号ＷＥ等のような制御信号ＣＴＲをメモリブロック３００へ出力する。
メモリブロック３００は、不揮発性強誘電体キャパシタ素子を利用してデータを読出し／書込みするメモリブロックである。
図１２は、図１１に開示されたメモリブロック３００を示す詳細ブロック図である。
メモリブロック３００はワードラインデコーダ３１０と、制御信号ブロック３２０と、セルアレイ３３０及び入／出力ブロック３４０を備える。
ここで、ワードラインデコーダ３１０はデジタルブロック２００から印加されるアドレスＡＤＤをデコーディングしてワードラインＷＬを選択する。
制御信号ブロック３２０は、デジタルブロック２００から印加されるチップイネーブル信号ＣＥ、出力イネーブル信号ＯＥ及びライトイネーブル信号ＷＥに応じて読出し／書込み動作を制御する。
制御信号ブロック３２０は、センスアンプの活性化の可否を制御するためのセンスアンプイネーブル信号、センスアンプでセンシングされたデータをデータバスＭ＿ＤＡＴＡへ出力するための出力イネーブル信号、及びデータバスＭ＿ＤＡＴＡから印加されるデータをセルアレイ３３０に書き込むためのライトイネーブル信号を出力する。
セルアレイ３３０は、不揮発性強誘電体キャパシタ素子とスイッチング素子を含む単位セルを複数に備え、不揮発性強誘電体キャパシタ素子にデータを格納して格納されたデータが読み出される。
さらに、入／出力ブロック３４０はレファランス電圧を利用して制御信号ブロック３２０から印加されるセンスアンプイネーブル信号、出力イネーブル信号ＯＥ及びライトイネーブル信号ＷＥに応じて制御される。なお、入／出力ブロック３４０はセルアレイ３３０から印加されるデータをセンシング及び増幅してデータバスＭ＿ＤＡＴＡへ出力し、データバスＭ＿ＤＡＴＡから印加されるデータをセルアレイ３３０へ伝送する。
図１３は、図１２に開示されたメモリブロック３００のセルアレイ３３０を示す詳細回路図である。
セルアレイ３３０はビットラインイコライジング部３３１、メモリアレイ３３２及びセンスアンプ３３３を含む。
ビットラインイコライジング部３３１は、スイッチング素子Ｔ１〜Ｔ３を含む。ここで、スイッチング素子Ｔ１はビットラインＢＬと接地電圧端との間に連結され、ゲート端子を介しビットラインイコライジング信号ＢＬＥＱが印加される。スイッチング素子Ｔ２は、ビットラインＢＬとビットラインバー／ＢＬとの間に連結され、ゲート端子を介しビットラインイコライジング信号ＢＬＥＱが印加される。スイッチング素子Ｔ３は、ビットラインバー／ＢＬと接地電圧端との間に連結され、ゲート端子を介しビットラインイコライジング信号ＢＬＥＱが印加される。
なお、センスアンプ３３３は制御信号ブロック３２０から印加されるセンスアンプイネーブル信号ＳＥＮに応じて制御され、ビットラインＢＬ上のデータをセンシング及び増幅する。
さらに、メモリアレイ３３２は複数の単位セルＣを含む。ここで、単位セルＣはビットラインＢＬまたはビットラインバー／ＢＬとプレートラインＰＬとの間に直列連結されたスイッチング素子Ｔと強誘電体キャパシタＦＣを含む。スイッチング素子ＴはワードラインＷＬの電位によりスイッチング動作が制御される。
図１４は、図１３に開示されたセルアレイ３３０の動作を示すタイミング図である。
先ず、ｔ０区間ではビットラインイコライジング信号ＢＬＥＱがハイレベルとなり、ビットラインイコライジング部３３１のスイッチング素子Ｔ１〜Ｔ３がターンオンされる。これに伴い、ビットライン対ＢＬ、／ＢＬが接地電圧レベルにプリチャージされる。このとき、ワードラインＷＬ、プレートラインＰＬ及びセンスアンプイネーブル信号ＳＥＮはローレベル状態を維持する。
ｔ１区間では、ビットラインイコライジング信号ＢＬＥＱがローレベルに遷移する。なお、ワードラインＷＬ及びプレートラインＰＬがハイレベルに遷移し、選択された単位セルＣに格納されたデータにより電荷分配が行なわれてビットライン対ＢＬ、／ＢＬの電圧差が発生する。
ｔ２区間では、センスアンプイネーブル信号ＳＥＮがハイレベルにイネーブルされ、センスアンプ３３３が活性化される。したがって、センスアンプ３３３はデータにより発生したビットライン対ＢＬ、／ＢＬの電圧差をセンシング及び増幅する。結果的に、ローレベルデータ「０」が再格納される。
ｔ３区間では、プレートラインＰＬがローレベルに遷移しハイレベルデータ「１」が格納される。
ｔ４区間では、ワードラインＷＬ及びセンスアンプイネーブル信号ＳＥＮがローレベルに遷移する。このとき、ビットラインイコライジング信号ＢＬＥＱが再度ハイレベルに遷移し、ビットライン対ＢＬ、／ＢＬが接地電圧レベルにプリチャージされる。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
本発明に係るオンパッケージアンテナ構造を有するＳＯＰチップを示す断面図である。 本発明の他の実施の形態に係るオンパッケージアンテナの構造を有するＦＢＧＡパッケージチップを示す断面図である。 本発明に係るＤＲＡＭチップを示す平面図である。 本発明に係るフラッシュメモリチップを示す平面図である。 本発明に係るＦｅＲＡＭチップを示す平面図である。 本発明に係るＣＰＵチップを示す平面図である。 本発明に係るＳＯＣを示す平面図である。 本発明に係るＡＳＩＣチップを示す平面図である。 本発明に係るソリッド状半導体チップを示す平面図である。 本発明に係る集積回路の情報記録方法を示すフローチャートである。 本発明に係る集積回路に内蔵されたＲＦＩＤ領域を示すブロック図である。 図１１に開示されたメモリブロック３００を示す詳細ブロック図である。 図１２に開示されたメモリブロック３００のセルアレイ３３０を示す詳細回路図である。 図１３に開示されたセルアレイ３３０の動作を示すタイミング図である。
符号の説明
１ エポキシ樹脂
２、８ チップ
３ ステージ
４ ペースト
５、１０ ワイヤ
６ リード
９ カプセル
１１ 基板
１２ ソルダ
２０ ＤＲＡＭチップ
２１ ＤＲＡＭ回路領域
２２、３２、４２、５２、６２、７２、８２ ＲＦＩＤ領域
２３、３３、４３、５３、６３、７３、８３ インタフェース部
２４、３４、４４、５４、６４、７４、８４ アンテナパッド
３０ フラッシュチップ
３１ フラッシュ回路領域
４０ ＦｅＲＡＭチップ
４１ ＦｅＲＡＭ回路領域
５０ ＣＰＵチップ
５１ ＣＰＵ領域
６０ ＳＯＣ
６１ ＳＯＣ領域
７０ ＡＳＩＣチップ
７１ ＡＳＩＣ領域
８０ ソリッド状半導体チップ
８１ ソリッド状半導体領域
９０ アンテナ
１００ アナログブロック
１１０ 電圧マルチプライヤ
１２０ 電圧リミッタ
１３０ モジュレータ
１４０ ジモジュレータ
１５０ パワーオンリセット部
１６０ クロック発生部
１７０ 電圧ダブラ
２００ デジタルブロック
３００ メモリブロック
３１０ ワードラインデコーダ
３２０ 制御信号ブロック
３３０ セルアレイ
３３１ ビットラインイコライジング部
３３２ メモリアレイ
３３３ センスアンプ
３４０ 入／出力ブロック

Claims (20)

  1. 無線周波数信号を利用してウェハレベルのテスト以後に各種の管理情報を格納するＲＦＩＤタグを含むことを特徴とする集積回路。
  2. 前記ＲＦＩＤタグに前記情報を格納するため、前記集積回路と前記ＲＦＩＤタグとの間でインタフェースを行なうインタフェース手段をさらに含むことを特徴とする請求項１に記載の集積回路。
  3. ワイヤ及びリードフレームを利用して前記ＲＦＩＤタグのアンテナを形成することを特徴とする請求項１に記載の集積回路。
  4. 前記集積回路は、ＳＯＰまたはＦＢＧＡパッケージで形成されることを特徴とする請求項１に記載の集積回路。
  5. 前記集積回路はＤＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ、ＣＰＵ、ＳＯＣ、ＡＳＩＣ及びソリッド状半導体のいずれかであることを特徴とする請求項１に記載の集積回路。
  6. 前記ＲＦＩＤタグは、
    無線周波数信号を入力され動作命令信号を出力するアナログブロックと、
    前記アナログブロックから印加される前記動作命令信号に応じてアドレス及び動作制御信号を生成し、前記動作命令信号に対応する応答信号を前記アナログブロックに出力するデジタルブロックと、
    前記動作制御信号を入力され内部制御信号を生成し、前記内部制御信号に応じてデータを格納し、格納されたデータを出力するメモリブロックと、
    を含むことを特徴とする請求項１に記載の集積回路。
  7. 前記メモリブロックは、
    前記アドレスをデコーディングしてワードラインを選択するワードラインデコーダと、
    前記動作制御信号を利用して前記内部制御信号を生成する制御信号ブロックと、
    前記データを格納するセルアレイと、
    前記内部制御信号に応じて前記セルアレイとデータバスとの間のデータ入／出力を制御する入／出力ブロックと、
    を含むことを特徴とする請求項６に記載の集積回路。
  8. 前記セルアレイは、
    前記内部制御信号に応じて前記データをセンシング及び増幅するセンスアンプと、
    ビットラインイコライジング信号に応じてビットラインをプリチャージさせるビットラインイコライジング部と、
    複数の単位セルを含むメモリアレイと、
    を含むことを特徴とする請求項６に記載の集積回路。
  9. 無線周波数信号を利用してウェハレベルのテスト以後に各種の管理情報を格納するＲＦＩＤタグと、
    前記ＲＦＩＤタグに前記情報を格納するため、前記集積回路と前記ＲＦＩＤタグとの間でインタフェースを行なうインタフェース手段と、
    を含むことを特徴とする集積回路。
  10. ワイヤ及びリードフレームを利用して前記ＲＦＩＤタグのアンテナを形成することを特徴とする請求項９に記載の集積回路。
  11. 前記ＲＦＩＤタグが形成される領域及び前記集積回路が形成される領域に、前記アンテナに連結されるためのアンテナパッドが形成されることを特徴とする請求項１０に記載の集積回路。
  12. 前記集積回路は、ＳＯＰまたはＦＢＧＡパッケージで形成されることを特徴とする請求項９に記載の集積回路。
  13. 前記集積回路はＤＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ、ＣＰＵ、ＳＯＣ、ＡＳＩＣ及びソリッド状半導体のいずれかであることを特徴とする請求項９に記載の集積回路。
  14. 前記ＲＦＩＤタグは、
    無線周波数信号を入力され動作命令信号を出力するアナログブロックと、
    前記アナログブロックから印加される前記動作命令信号に応じてアドレス及び動作制御信号を生成し、前記動作命令信号に対応する応答信号を前記アナログブロックに出力するデジタルブロックと、
    前記動作制御信号を入力され内部制御信号を生成し、前記内部制御信号に応じてデータを格納し、格納されたデータを出力するメモリブロックと、
    を含むことを特徴とする請求項９に記載の集積回路。
  15. 前記メモリブロックは、
    前記アドレスをデコーディングしてワードラインを選択するワードラインデコーダと、
    前記動作制御信号を利用して前記内部制御信号を生成する制御信号ブロックと、
    前記データを格納するセルアレイと、
    前記内部制御信号に応じて前記セルアレイとデータバスとの間のデータ入／出力を制御する入／出力ブロックと、
    を含むことを特徴とする請求項１４に記載の集積回路。
  16. 前記セルアレイは、
    前記内部制御信号に応じて前記データをセンシング及び増幅するセンスアンプと、
    ビットラインイコライジング信号に応じてビットラインをプリチャージさせるビットラインイコライジング部と、
    複数の単位セルを含むメモリアレイと、
    を含むことを特徴とする請求項１５に記載の集積回路。
  17. ＲＦＩＤタグを内蔵した集積回路のウェハ加工を行なう段階と、
    前記集積回路のウェハレベルテストを行なう段階と、
    無線周波数信号を利用して各種の管理情報を前記ＲＦＩＤタグに格納する段階と、
    を含むことを特徴とする集積回路の情報記録方法。
  18. 前記ＲＦＩＤタグにチップ確認コードを格納する段階をさらに含むことを特徴とする請求項１７に記載の集積回路の情報記録方法。
  19. 前記チップ確認コードは、前記集積回路と前記ＲＦＩＤタグとの間のインタフェースにより格納されることを特徴とする請求項１８に記載の集積回路の情報記録方法。
  20. 前記集積回路はＤＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ、ＣＰＵ、ＳＯＣ、ＡＳＩＣ及びソリッド状半導体チップのいずれかであることを特徴とする請求項１７に記載の集積回路の情報記録方法。
JP2006327881A 2006-06-02 2006-12-05 集積回路及び該情報記録方法 Pending JP2007324561A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060049860A KR100843887B1 (ko) 2006-06-02 2006-06-02 집적회로 및 그 정보 기록 방법

Publications (1)

Publication Number Publication Date
JP2007324561A true JP2007324561A (ja) 2007-12-13

Family

ID=38857043

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006327881A Pending JP2007324561A (ja) 2006-06-02 2006-12-05 集積回路及び該情報記録方法

Country Status (3)

Country Link
US (1) US8207823B2 (ja)
JP (1) JP2007324561A (ja)
KR (1) KR100843887B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101846726A (zh) * 2010-04-27 2010-09-29 广州市广晟微电子有限公司 数字接口射频芯片测试方法、装置和系统
JP2013251392A (ja) * 2012-05-31 2013-12-12 Fujitsu Semiconductor Ltd 半導体装置とその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8901704B2 (en) * 2006-04-21 2014-12-02 SK Hynix Inc. Integrated circuit and manufacturing method thereof
KR100843887B1 (ko) * 2006-06-02 2008-07-03 주식회사 하이닉스반도체 집적회로 및 그 정보 기록 방법
KR100929296B1 (ko) * 2007-12-31 2009-11-27 주식회사 하이닉스반도체 Ｒｆｉｄ 태그 장치
CN104237766B (zh) * 2013-06-24 2017-06-20 上海东软载波微电子有限公司 芯片测试方法和装置
CN106370992A (zh) * 2016-08-17 2017-02-01 上海华岭集成电路技术股份有限公司 用于半导体芯片测试的 uid 写入系统及方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH087588A (ja) * 1993-12-01 1996-01-12 Advanced Micro Devicds Inc ゲート電源
JPH0877317A (ja) * 1994-09-07 1996-03-22 Hitachi Ltd Ｉｃカード
JPH1013296A (ja) * 1996-03-25 1998-01-16 Internatl Business Mach Corp <Ibm> 無線トランスポンダ
JP2005030877A (ja) * 2003-07-11 2005-02-03 Hitachi Ltd 無線制御テスト機能を備えた半導体集積回路装置
JP2005057203A (ja) * 2003-08-07 2005-03-03 Renesas Technology Corp ウェハ、集積回路チップおよび半導体装置の製造方法
JP2005101657A (ja) * 2004-12-15 2005-04-14 Hitachi Ltd 認識番号を有する半導体装置、その製造方法及び電子装置
JP2005182551A (ja) * 2003-12-19 2005-07-07 Semiconductor Energy Lab Co Ltd 薄膜集積回路、半導体回路、及び半導体装置
JP2005243857A (ja) * 2004-02-26 2005-09-08 Matsushita Electric Ind Co Ltd リードフレームおよびそれを用いた半導体装置およびその半導体装置の製造方法
JP2005294814A (ja) * 2004-03-08 2005-10-20 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4319878A1 (de) * 1992-06-17 1993-12-23 Micron Technology Inc Hochfrequenz-Identifikationseinrichtung (HFID) und Verfahren zu ihrer Herstellung
JP3607032B2 (ja) * 1996-06-03 2005-01-05 東芝マイクロエレクトロニクス株式会社 不揮発性強誘電体メモリ及びその駆動方法
US5764655A (en) 1997-07-02 1998-06-09 International Business Machines Corporation Built in self test with memory
US6268796B1 (en) * 1997-12-12 2001-07-31 Alfred Gnadinger Radio frequency identification transponder having integrated antenna
US6011734A (en) * 1998-03-12 2000-01-04 Motorola, Inc. Fuseless memory repair system and method of operation
US6331782B1 (en) * 1998-03-23 2001-12-18 Conexant Systems, Inc. Method and apparatus for wireless testing of integrated circuits
US6107920A (en) * 1998-06-09 2000-08-22 Motorola, Inc. Radio frequency identification tag having an article integrated antenna
KR100447223B1 (ko) * 2001-09-17 2004-09-04 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 및 그 구동방법
JP3798715B2 (ja) 2002-03-18 2006-07-19 日立マクセル株式会社 半導体回路装置及びその製造方法
US7026646B2 (en) * 2002-06-20 2006-04-11 Micron Technology, Inc. Isolation circuit
US7151366B2 (en) * 2002-12-03 2006-12-19 Sensarray Corporation Integrated process condition sensing wafer and data analysis system
US7325180B2 (en) * 2003-11-26 2008-01-29 Carnegie Mellon University System and method to test integrated circuits on a wafer
KR101038490B1 (ko) * 2004-02-23 2011-06-01 삼성테크윈 주식회사 Ｒｆｉｄ용 안테나 내장형 반도체 패키지
JP2006066806A (ja) 2004-08-30 2006-03-09 Fujitsu Ltd 半導体製品製造システムおよび半導体製品製造方法
US7312622B2 (en) * 2004-12-15 2007-12-25 Impinj, Inc. Wafer level testing for RFID tags
US7307528B2 (en) * 2004-12-15 2007-12-11 Impinj, Inc. RFID tag design with circuitry for wafer level testing
US20060125508A1 (en) * 2004-12-15 2006-06-15 Impinj, Inc. On wafer testing of RFID tag circuit with pseudo antenna signal
JP2006295729A (ja) * 2005-04-13 2006-10-26 Fujitsu Ltd Ｒｆｉｄタグおよびアンテナ配置方法
US7667231B2 (en) * 2006-01-20 2010-02-23 Impinj, Inc. Automatic on-die defect isolation
KR100843887B1 (ko) * 2006-06-02 2008-07-03 주식회사 하이닉스반도체 집적회로 및 그 정보 기록 방법
US20090027162A1 (en) * 2007-07-23 2009-01-29 Forster Ian J Controllable rfid device, and method
US7651882B1 (en) * 2007-08-09 2010-01-26 Impinj, Inc. RFID tag circuit die with shielding layer to control I/O bump flow
US7876213B2 (en) * 2008-02-29 2011-01-25 Babcock & Wilcox Technical Services Y-12, Llc Personal annunciation device

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH087588A (ja) * 1993-12-01 1996-01-12 Advanced Micro Devicds Inc ゲート電源
JPH0877317A (ja) * 1994-09-07 1996-03-22 Hitachi Ltd Ｉｃカード
JPH1013296A (ja) * 1996-03-25 1998-01-16 Internatl Business Mach Corp <Ibm> 無線トランスポンダ
JP2005030877A (ja) * 2003-07-11 2005-02-03 Hitachi Ltd 無線制御テスト機能を備えた半導体集積回路装置
JP2005057203A (ja) * 2003-08-07 2005-03-03 Renesas Technology Corp ウェハ、集積回路チップおよび半導体装置の製造方法
JP2005182551A (ja) * 2003-12-19 2005-07-07 Semiconductor Energy Lab Co Ltd 薄膜集積回路、半導体回路、及び半導体装置
JP2005243857A (ja) * 2004-02-26 2005-09-08 Matsushita Electric Ind Co Ltd リードフレームおよびそれを用いた半導体装置およびその半導体装置の製造方法
JP2005294814A (ja) * 2004-03-08 2005-10-20 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2005101657A (ja) * 2004-12-15 2005-04-14 Hitachi Ltd 認識番号を有する半導体装置、その製造方法及び電子装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101846726A (zh) * 2010-04-27 2010-09-29 广州市广晟微电子有限公司 数字接口射频芯片测试方法、装置和系统
JP2013251392A (ja) * 2012-05-31 2013-12-12 Fujitsu Semiconductor Ltd 半導体装置とその製造方法

Also Published As

Publication number Publication date
KR100843887B1 (ko) 2008-07-03
US20070290706A1 (en) 2007-12-20
US8207823B2 (en) 2012-06-26
KR20070115432A (ko) 2007-12-06

Similar Documents

Publication Publication Date Title
KR100991158B1 (ko) 임베디드 ＦｅＲＡＭ 기반의 ＲＦＩＤ를 갖는 집적 회로
KR101529675B1 (ko) 멀티 칩 패키지 메모리 장치
JP2007324561A (ja) 集積回路及び該情報記録方法
CN102467971A (zh) 包括熔丝阵列的半导体器件和操作其的方法
JP2008198304A (ja) 不揮発性半導体記憶装置
KR100966997B1 (ko) Ｒｆｉｄ 장치
TW201101187A (en) Radio frequency identification (RFID) device and method for testing the same
JP2001005723A (ja) 半導体記憶装置およびそれを用いたメモリシステム
JP5214846B2 (ja) 集積回路装置、半導体メモリ装置及びそれらの動作方法
CN117940998A (zh) 存储器裸片与逻辑裸片之间的信号路由
JP2006302487A (ja) 不良セル補正が可能なメモリを含むｒｆｉｄ装置及びその補正方法
US10283207B2 (en) Non-volatile memory devices comprising high voltage generation circuits and operating methods thereof
US6505266B1 (en) Method and apparatus for a mix signal module
US20110234381A1 (en) Radio frequency identification device
US7127598B2 (en) Semiconductor device comprising transition detecting circuit and method of activating the same
KR101068351B1 (ko) Ｒｆｉｄ 장치 및 그 테스트 방법
EP1431981A2 (en) Semiconductor device comprising transition detecting circuit and method of activating the same
KR100876838B1 (ko) 집적회로
KR101095084B1 (ko) Ｒｆｉｄ 장치 및 그 테스트 방법
JP4540433B2 (ja) 入出力縮退回路
KR101067886B1 (ko) Ｒｆｉｄ 장치
KR101060579B1 (ko) Ｒｆｉｄ 장치 및 ｒｆｉｄ 장치의 테스트 시스템
KR101101997B1 (ko) Ｒｆｉｄ 장치
KR101150525B1 (ko) Ｒｆｉｄ 장치 및 그 테스트 방법
KR101068337B1 (ko) Ｒｆｉｄ 장치 및 그 테스트 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091002

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120410

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120925