JP2005101657A - 認識番号を有する半導体装置、その製造方法及び電子装置 - Google Patents

Abstract

【課題】電子線描画法の効率的活用により、認識番号を有する超小型の半導体装置を経済的に実現する。
【解決手段】トランジスタを用いた１２８ビットの認識番号を識別するためのメモリを、電子線描画法を用いて選択的に形成したコンタクトホールによって構成する。半導体チップの平面長辺寸法を０．５ｍｍ以下とする。また、上記コンタクトホールを周囲の回路のコンタクトホールと同時に作成する。その他、半導体チップの平面長辺寸法を製造開始前のウエハの厚さよりも小さく、ウエハが薄膜化された後の厚さよりも大きくする。別に、メモリにバーコードと同一のデータを更に格納する。更に別に、認識番号を暗号化したデータを用いて半導体チップの検査を行なう。
【選択図】図４

Description

本発明は、認識番号を有する半導体装置、特に各種の物体に装着可能な小型の半導体装置を経済的に実現するための技術である。

最近、質問機からの問い合わせに対して無線により非接触で情報を返すＩＣカードが盛んに用いられるようになってきている。ＩＣカードには、メモリや簡単な論理回路等を有する小型の半導体チップ（ＩＣ）が組み込まれる。そのような半導体チップに類似の、非接触で識別を行ないたい物体に装着可能な、認識番号を有する半導体チップが出現している。該半導体チップには、チップ毎に異なる認識番号を書き込んだリードオンリメモリ（ＲＯＭ）が設けられる。

そのようなＲＯＭを実現するための技術が、例えば特許文献１によって開示されている。この方法では、半導体ウエハ上において、半導体チップ毎に個々に異なる認識番号が電子線描画技術を用いて書き込まれる。具体的には、認識番号の書き込みが、ガラスマスクを用いることなく、電子線描画による配線パターンの切断によって行なわれる。

この方法によれば、切断が行なわれていない配線パターンを一旦固定パターンとして従来のガラスマスクを用いたホトリソグラフィ工程により形成し、続いてレジスト膜を半導体ウエハに塗布してポストベークし、次に配線パターンの切断部分へ電子線を描画する。その後、現像液によって、電子線を描画した部分のパターンを除去し、更にエッチング液又はドライエッチング用のイオンによって配線パターンの所定の部分の配線を除去し、その後、レジスト膜をアッシャにて除去して洗浄することにより、本来意図した配線パターンの切断によるパターニングを実現するという複雑な工程を経る必要があった。

チップ毎に異なる認識番号を書き込んだＲＯＭを設ける別の方法として、ステップ・アンド・リピート方式の露光処理によってコンタクトホールの有無を定める技術が例えば特許文献２によって開示されている。

特開平８―１３９２０８号公報 特開平１０−５５９９３９号公報

従来技術によれば、認識番号を有する半導体チップを経済的に実現する方法を提供することができない。即ち、ウエハ上の認識番号を有する半導体チップに個別に異なる認識番号をメモリとして書き込むためには、一つの方法として電子線描画が挙げられるが、このとき、従来技術では、複雑な工程を追加することや複雑な近接効果補正を施すことが避けられず、従って高価な電子線描画装置の効率的活用を図ることが不可能であり、経済的に認識番号を有する半導体チップを実現する方法を提供することができない。なお、近接効果は、電子線がレジスト中に拡散を起こして描画形状が変わることであるが、高密度の描画ではその変化を見込んだ処理即ち補正が必要となる。

また、認識番号を形成する別の方法としてステップ・アンド・リピート方式の露光処理があるが、この方法では、マスクを１ビットずつ動かしながらパターンに従って露光の有無を選ぶので、認識番号のビット数が増えると共に、更にはウエハに作製するチップ数の増大と共に膨大な加工時間が必要となり、経済性が著しく損なわれる。なお、前掲の特開平１０−５５９９３９号公報は、ステップ・アンド・リピート方式に代えて電子線描画を採用することが可能であることに触れている。しかし、この電子線描画は、ステップ・アンド・リピート方式の場合と同様、認識番号の形成にのみ使用されるため、上記電子線描画と同様の課題があることとなる。

次に、認識番号を有する半導体装置を普及させるために、上記の主課題の解決の他に、以下の事項を実現する必要がある。

第１に、半導体チップをフィルム状の薄い実装基体に効率良く搭載できるようにすることが挙げられる。その実現のため、実装時に、チップのデバイス面が実装基体に垂直になることを避けて、自然に実装基体に水平になるようにし、半導体装置の実装を経済的に実現することを可能とする方法を提供する必要がある。

第２に、認識番号を有する半導体チップを従来のバーコードシステムと共存して取り扱うことを可能にすることが挙げられる。その実現のため、バーコードシステムを効率よく運用することを可能とし、認識番号を有する半導体装置を経済的に応用することを可能にする方法を提供する必要がある。

第３に、認識番号を有する半導体装置を検査するとき、従来の高価な半導体テスタを利用することなく、経済的に認識番号を有する半導体装置を検査することを可能とする必要がある。

上記の主課題を解決するために、本発明による半導体装置の製造方法は、トランジスタを用いた１２８ビットのメモリで認識番号が構成される半導体装置の製造方法において、半導体基板表面に前記トランジスタの構成要素となる導電領域を複数形成する工程と、複数の前記導電領域上部に絶縁膜を形成する工程と、前記認識番号を得るために、複数の前記導電領域の上の前記絶縁膜に電子線描画法を用いて選択的にコンタクトホールを形成する工程と、前記コンタクトホールを介して
前記導電膜領域に接続される配線を形成する工程とを有することを特徴とする。

上記の主課題を解決するために、本発明による別の半導体装置の製造方法は、複数のトランジスタを用いたメモリにより認識番号が識別される半導体装置の製造方法において、半導体基板表面に複数の前記トランジスタのソース領域及びドレイン領域とを形成する工程と、複数の前記ソース領域及びドレイン領域を覆って絶縁膜を形成する工程と、前記メモリで記憶する‘１’、‘０’に応じて有無を選択されたコンタクトホールを、前記トランジスタ上の絶縁膜に電子線描画法を用いて形成する工程と、前記コンタクトホールを有する絶縁膜上に配線層を形成する工程と、その後、前記半導体基板上にマイクロ波受信用のコイルを形成する工程とを有することを特徴とする。

上記の主課題を解決するために、本発明による半導体装置は、複数のトランジスタを用いた１２８ビットのメモリで認識番号が構成される半導体装置において、前記半導体装置は、半導体基板表面に設けられた、複数の前記トランジスタのソース領域及びドレイン領域と、複数の前記ソース領域及びドレイン領域を覆って設けられた絶縁膜と、前記メモリで記憶する‘１’、‘０’に応じて有無を選択された、前記トランジスタ上の絶縁膜に設けられるコンタクトホールと、前記コンタクトホールを有する絶縁膜上に設けられた配線層と、前記配線層が設けられた半導体基板上に形成されたマイクロ波受信用のコイルとを有することを特徴とする。

上記の第１の課題を解決するために、本発明による半導体装置の製造方法は、半導体基板を準備する工程と、前記半導体基板表面であって、平面長辺寸法が前記半導体基板の厚さよりも小さいチップ領域内部に半導体装置を形成する工程と、前記半導体基板の厚さが前記チップ領域の平面長辺寸法よりも薄くなるまで前記半導体基板を裏面側から除去する工程と、前記半導体装置をチップ状に分離する工程とを有することを特徴とする。

上記の第２の課題を解決するために、本発明による電子装置は、トランジスタを用いたメモリにより認識番号が識別される半導体装置とバーコードとを有する電子装置において、前記半導体装置は、前記トランジスタの構成要素となる導電領域と、複数の前記導電領域を覆って形成された絶縁膜と、前記認識番号を得るために、複数の前記導電領域の上の前記絶縁膜に選択的に形成されたコンタクトホールと、前記コンタクトホールを介して前記導電領域に接続される配線と、前記配線層が設けられた半導体基板上に形成されたマイクロ波受信用のコイルとを有し、前記メモリは、前記認識番号を記憶する領域の他に前記バーコードと同一のデータを記憶する領域を有していることを特徴とする。

上記の第３の課題を解決するために、本発明による半導体装置は、トランジスタを用いて第１のメモリで認識番号が構成される半導体装置において、前記半導体装置は、前記トランジスタの構成要素となる導電領域と、複数の前記導電領域を覆って形成された絶縁膜と、前記認識番号を得るために、複数の前記導電領域の上の前記絶縁膜に、選択的に形成されたコンタクトホールと、前記コンタクトホールを介して、前記導電領域に接続される配線と、前記配線上に設けられたマイクロ波受信用コイルと、コンデンサと前記マイクロ波受信用コイルとを含む共振回路と、前記認識番号を暗号化した暗号コードを記憶する第２のメモリとを有することを特徴とする。

本発明によれば、認識番号を有する半導体チップを経済的に設計する方法を提供することができる。即ち、ウエハ上の認識番号を有する半導体チップに個別に異なる認識番号をメモリとして書き込むために電子線描画法を用いるが、このとき、本発明のように、コンタクト穴又は配線間のスルーホール穴を選択的に形成すれば、従来の複雑な近接効果補正を必要とすることなく、認識番号のパターンを描画することが可能となり、高価な電子線描画装置の効率的活用を図ることが可能となり、経済的に認識番号を有する半導体チップを実現する方法を提供することができる。

次に、本発明によれば、半導体チップの平面のサイズを標準厚型ウエハの厚さよりも小さくし、更にこのウエハを裏面研磨することによって研磨後のウエハの厚さよりも半導体チップの平面寸法を大きくすることにより、この認識番号を有する半導体チップをフィルム状の薄い実装基体に搭載するとき、デバイス面が実装基体に垂直状に搭載されることを避けて、効率よく搭載されることを可能とするものであり、半導体チップを経済的に実現する方法を提供することが可能となる。

更に、この認識番号を有する半導体チップの中にあるメモリの一部にバーコードと同じデータを組み込むことにより、従来のバーコードシステムと共存して取り扱うことが可能となり、システムを効率よく運用することが可能となり、この認識番号を有する半導体チップを経済的に応用する方法を提供することが可能となる。

更に次に、本発明によれば、この認識番号を有する半導体チップを検査するときに、認識番号を有する半導体チップ内にあるメモリに記憶させた認識番号の暗号化コードを利用することにより、従来の高価な半導体テスタを用いることなく、検査を行なう方法を提供できることを提案し、経済的に認識番号を有する半導体チップを検査することが可能となる。

以下、本発明に係る認識番号を有する半導体装置、その製造方法及び電子装置を図面に示した幾つかの発明の実施の形態を参照して更に詳細に説明する。

図１に本発明の第１の実施の形態で採用する回路を示す。本発明の認識番号を有する半導体装置には、超小型化が可能な回路構成が採用され、目的に応じて様々な回路構成が採用される。

図１に示した回路は、マイクロ波を用いて遠隔の質問機と交信するための送受信回路の例である。認識番号を有する半導体装置（半導体チップ）の回路100は、コンデンサ113と共に共振回路122を形成するコイル（アンテナコイル）101、コイル101で受信した質問機（図示せず）からのマイクロ波信号を倍圧整流して電源電圧ＶＤＤを得、更に、電源電圧ＶＤＤが適当な電圧になったときに電源電圧ＶＤＤを出力するパワーオンリセット回路110を有する電源回路102、受信したマイクロ波信号に変調を与える変調器109、振幅変調されているマイクロ波信号を復調してクロック信号ＣＬＫを取出す復調回路103、クロック信号ＣＬＫを増幅するアンプ（ＶＤＤクランプ）104、クロック信号ＣＬＫを分周して２５ｋＨｚのクロック信号にする３-bitカウンタ105、更に分周して１２．５ｋＨｚのクロック信号にする７-bitカウンタ10６、後で詳述する、認識番号を書き込んだリードオンリメモリ112、メモリ112の内容を１ビットづつ読み出すためのデコード回路（デコーダ）107、メモリ112の出力のメモリＯＵＴを所定のタイミングで出力するゲート回路108からなる。変調器109は、ゲート回路108出力のメモリＯＵＴを受けてマイクロ波信号を変調する。なお、カウンタ105等の論理回路を形成する各回路は、ＮＭＯＳトランジスタとＣＭＯＳトランジスタを組み合わせたＣＭＯＳ論理回路によって実現される。

コイル101は、半導体チップ111のチップ上にオンチップで形成される。それによって、経済性を得ることができる。なお、コイルは、それに限らず外付けのコイルとすることも可能である。また、放射エネルギーによって、リードオンリメモリ112の内容を送信するために、放射アンテナを取り付けることも可能である。

コイルを外付けとする場合は、例えば、カード状の実装基体の周囲に外付けアンテナを形成し、半導体チップ111を該実装基体上に搭載することによって電子装置、代表的にはＩＣカードを構成することができる。

リードオンリメモリ112に搭載される認識番号は、複数のメモリビットから構成されており、本実施形態では１２８ビットを採用した。１２８ビットであれば、２の１２８乗の組み合わせを得ることが可能となる。このビット数は、応用分野によって自由に設計することが可能であり、可変構造とすることも可能である。

この認識番号のメモリへの書き込み法としては、レーザによる方法や、ヒューズを切る方法や、配線をショートする方法などがあるが、書き込みエリアを必要としたり、周辺回路を必要としたり、書き込み時間を長くする必要があったり、経済的に認識番号を有する半導体チップを形成するためには、より効率的方法が必要とされる。特に、ウエハ（半導体基板）上で各半導体チップに個別に異なる認識番号を書き込むためには、電子線描画技術を活用することがポイントとなる。そして、上記の本発明の認識番号を有する半導体チップの回路は、電子線描画技術を用いて実現される。

図２に電子線描画技術でによって作製されるリードオンリメモリ112の回路構成の例を示す。ＮＭＯＳトランジスタ201は、メモリの１ビットに相当するデータを保持するために用いられる。コンタクトホール(コンタクト穴)502は、メモリが‘１’のときは有り、メモリが‘０’のときは無しとするように用いられる。なお、コンタクト穴の有無の‘１’、‘０’への対応は、この逆であっても良い。ソース配線503はトランジスタ201と同じデータ保持用の複数のＮＭＯＳトランジスタ（図示せず）のソースを共通に接続するための配線である。また、ドレイン配線504は、トランジスタ201他のデータ保持用のＮＭＯＳトランジスタのドレインを共通に接続するための配線である。なお、トランジスタ201他のデータ保持用のＮＭＯＳトランジスタは、図示していないが、その１２８個が１６×８のマトリクスに配置される。

ＮＭＯＳトランジスタ201のソースに設けたコンタクト穴502が有りの場合は、ＮＭＯＳトランジスタ201のソースはソース配線503に接続される。このソース配線は、デコーダ107の有するＹデコーダによって選択されたとき、トランジスタ515，516（ドレイン線回路）を介して接地レベルになる。従って、デコーダ107の有するＸデコーダによる選択によって、ＮＭＯＳトランジスタ201のゲートがハイレベルとなるとき、ＮＭＯＳトランジスタ201はオンとなって電流を流し、ドレイン配線504の浮遊容量Ｃに予め貯えられていた電荷を放電させる。なお、ドレイン配線504の浮遊容量Ｃへの一時的な充電は、プリチャージ回路517によって行なわれる。

ドレイン配線504に接続されたインバータ518からメモリＯＵＴが出力されるが、ドレイン配線504のレベルによって出力レベルが決まる。ＮＭＯＳトランジスタ201のコンタクト穴が有りであれば、ドレイン配線504の電荷が接地に抜けるので、メモリＯＵＴはインバータ518でインバートされてハイレベル即ちメモリ内容が‘１’であることを示し、ＮＭＯＳトランジスタ201のコンタクト穴が無しであればドレイン配線504の電荷は抜けることはなく、ドレイン配線504はハイレベルのままであり、それがインバータ518でインバートされて出力される。即ち、メモリＯＵＴ出力はローレベルとなり、メモリ内容が‘０’であることを示す。

ここで、図３に上記のリードオンリメモリ112を駆動する信号の波形の例を示す。第１の波形301は、この実施形態では１００ｋＨｚのクロック信号ＣＬＫを示している。第２の波形302は、第１の波形を２分の１に周波数ダウン（分周）した５０ｋＨｚの波形を示している。第３の波形303は、第２の波形をカウンタ105によって２分の１に周波数ダウンした２５ｋＨｚの波形を示している。第４の波形304は、第３の波形をカウンタ106によって２分の１に周波数ダウンした１２．５ｋＨｚ波形を示している。第５の波形305は、図１のゲート回路108を経たメモリＯＵＴのタイミングを示す波形を示している。このメモリＯＵＴのパルス幅は、この実施形態では２０マイクロ秒である。

以上の各波形は、図１と図２の本発明の実施形態の回路が動作しているときの例を示している。即ち、復調回路103で復調されたクロック信号ＣＬＫ（この場合１００ｋＨｚ）は、順次カウントダウンされて最終的には１２．５ｋＨｚまで周波数低減される。このとき、途中のカウントダウンされた信号、即ち、第２、第３及び第４の信号は有効に処理されて、メモリ112周辺のプリチャージ回路517、ゲート回路108(メモリ出力回路)などに使用される。

ところで、カウンタ回路の構成によって、各波形の立ち上がり又は立ち下がりで出力が確定されるようになるが、図３に示した本実施形態では、立ち下がりのエッジによって出力が確定されるようになっている。これは、マイクロ波で受信するエネルギーがもっとも大きな時点で信号の切り替えを行なうようにするためである。

電池を持たない本実施形態のような半導体チップは、外部からのマイクロ波エネルギーに頼ることとなる。クロック信号がハイレベル即ちマイクロ波エネルギーを得ている一番最後、即ち信号が立ち下がるときが半導体チップが得ているエネルギーがピークとなる。一方、ＣＭＯＳ論理回路はその性質から、主に立ち上がり又は立ち下がりの動作のときに、貫通電流などによってエネルギーを消費し、信号レベルを維持しているその他の時間では殆どエネルギーを消費しない。従って、信号のハイレベルが続いてエネルギーがピークとなる点をＣＭＯＳ論理回路の立ち下がりの動作の時点とすれば、回路が安定に動作することとなる。

図４に、リードオンリメモリ112の例のチップ上の平面図を示す。コンタクト穴502は、ＮＭＯＳトランジスタ201のソース端子とソース配線503を接続するものであり、トランジスタ201のドレイン端子はドレイン配線504に接続されている。記号507は、トランジスタ201のゲート配線を示している。

図４では、図２で示したＮＭＯＳトランジスタ201とそれを囲む３個のトランジスタがレイアウトによって示される。トランジスタ201は図の左上半分に、他のトランジスタは右上半分、左下半分、右下半分にそれぞれ配置されている。そして、それぞれにコンタクト穴が形成されている。

コンタクト穴502はソース配線503よりも内側にあって、正方形となっている。図４のレイアウトでは、トランジスタ201と右上半分のトランジスタのドレイン領域が共通となっている。コンタクト穴は、メモリ内容が‘１’のときに配置されるが、メモリ内容が‘０’のときはコンタクト穴は配置されない。

コンタクト穴は、電子線直接描画技術によって形成される。コンタクト穴は、配線よりも形状が固定されており、間隔は配線よりも広い。またメモリの内容を示すコンタクト穴以外のコンタクト穴、即ち図４に示したドレイン領域接続用のコンタクト穴510やゲート電極接続用のコンタクト穴511、周辺回路（ドレイン線回路、プリチャージ回路等）のコンタクト穴〔図示せず）等と一緒に描画することが可能であり、そのときの描画密度は配線よりも低く、また、間隔も配線よりも広い。このことは、コンタクト穴に電子線直接描画技術を適用することの優位性を示している。

即ち、複雑な電子線近接効果補正をチップ毎に行なうことなく、認識番号を描画することができることを示している。電子線描画技術を配線に適用すると、配線の間隔が狭いところが多数かつ不規則に発生して、複雑な近接効果補正をチップ毎に行ない、それにより計算機処理やデータ量が増えると共に、多大な描画時間を必要として、描画効率を低下させる。

以上は、コンタクト穴の場合で説明したが、配線間を接続するスルーホール穴についても同様な効果となるので、設計の仕方をスルーホールで統一してメモリ内容をスルーホールの有無で示す方式とすれば、同様の電子線描画効率の向上を期待することができる。これは、スルーホール穴もコンタクト穴も、配線よりも小さい形状で正方形でパターン密度が小さく、かつ間隔が配線よりも広いことによる。

図５に図４のＡ−Ａ’線で切った半導体チップのデバイス断面図を示す。素子分離膜501及び酸化膜506は、トランジスタ素子及び配線を相互に絶縁するために形成される。コンタクト穴502は、ＮＭＯＳトランジスタ201のソース領域とソース配線503を接続するために用いられる。このＮＭＯＳトランジスタデバイスは、Ｎ型のシリコン半導体基板(Ｎ−Ｓｕｂ)にＰ型のウエルを形成し、その上にソース領域、ドレイン領域用のＮ型拡散を行なうことによって形成される。このようにして、トランジスタの構成要素となる導電領域が半導体基板表面に形成される。トランジスタ201のゲート507は、ソース、ドレイン間に形成されていて、ＮＭＯＳトランジスタのオン、オフを制御するために用いられる。

電子線直接描画によりコンタクト穴を形成するためには、酸化膜506をウエハ全面に形成した後に、電子線描画用レジストを塗布して、メモリのビット内容の‘１’に相当する部分に所定のコンタクト穴を描画し、かつ周辺又はメモリ回路を形成するためのコンタクト穴を同時に形成するための描画を行なう。そのため、電子線描画装置の電子ビームの強度及び位置を制御する制御回路において、その計算機プログラムに認識番号用コンタクト穴及び周辺回路のコンタクト穴のウエハ上のデータを与えておく。

電子線描画に際して、レジストはポジ型を使用し、電子線が照射された部分が現像液によって溶解するようにする。この現像液によって、コンタクト穴を形成すべきところのレジストに穴が明くことになる。その後、レジストをマスクとしてドライエッチングを行なうことにより、所定の位置の酸化膜がエッチングされてコンタクト穴を形成することができる。

その後、配線材料をウエハ全面に成膜し、続いてホトエッチングを行なうことにより、配線パターンを形成することができる。

以上、コンタクト穴の場合について述べたが、配線間のスルーホール穴についても同様のプロセスを採用することができる。即ち、電子線描画によって、認識番号に従って所定の位置にスルーホール穴を形成することが可能である。例えば、図５の配線503をトランジスタ201に専用のソース配線に変え、該ソース配線を含む面の上に新たな絶縁層を形成し、該新たな絶縁膜に電子線描画法を用いて選択的にスルーホールを形成し、該スルーホールを介して上記ソース配線に接続される新たな配線を上記新たな絶縁膜上に形成することにより、スルーホール穴を用いてメモリを形成することが可能となる。

図６に今まで述べた認識番号を有する半導体チップ111の内部構成例を示す。コンデンサ113とコイル101は共振回路122を構成している。半導体チップ111の中に形成した複数ビットを持つリードオンリメモリ112は、電源回路102及び変調器109を有する整流送信回路603、復調回路103及びアンプ104を有するクロック回路604、デコーダ107、カウンタ105及び106によるカウンタ605によって動作し、認識番号の信号を送出する。

コイル101はオンチップで形成される。そして、コイル101は、半導体の配線プロセスを活用して、デバイス素子の完成後にアルミニウムや銅などの配線材料によって形成される。コイルのＱ値を向上するためには、多層配線の複数の層を縦接続して、配線抵抗を下げることが行なわれる。また、コンデンサ113は、配線層を使用することにより、極性の制約のない良好なコンデンサを形成することが可能となる。

さて、本発明の認識番号を有する半導体チップは、チップサイズが小型であれば有るほど、後述するように経済的に有効となる。更に、機械的強度の面からも、小型であれば有るほど、機械的な衝撃を受けにくく、従って割れや傷つきが生じにくく、強度を保持することが可能となる。このように、超小型でかつ認識番号を保有する半導体チップは、経済性及び信頼性の面で新しい価値を持つものである。更に、チップ内部に設けるリードオンリメモリ（ＲＯＭ）は、電子線描画技術によって形成されるので、すべて異なる認識番号をウエハ全面に経済的にかつ小サイズで形成することが可能となる。この認識番号を有する半導体チップで用いられるデバイスは、シリコンＣＭＯＳに限ることはなく、ガリウム砒素化合物など他の材料やデバイス構造でも良く、制約はない。

図７に、ウエハから分離された本実施形態の認識番号を有する半導体チップ111を示す。標準厚型ウエハ701は、半導体のデバイス及び配線を形成するために、半導体製造工程にあるときのウエハ（半導体基板）であって、工業的に厚さの標準が決められているものである。半導体チップ111は、半導体ウエハ701の中に形成されていて、最終的にはダイシング又はエッチングによって分離される。図７（ａ）は平面図であり、図７（ｂ）は断面図である。

図７（ｂ）において、記号ａは半導体チップ111のチップ厚さを示し、記号ｂは半導体チップ111の平面寸法で長い方の辺の長さ（平面長辺寸法）示している。認識番号を有する半導体チップでは、前述のように小型であれば有るほど経済的な効果をもたらすことが可能となる。それは、半導体ウエハの一枚の完成コストは使用する装置、プロセス、マスク枚数が同じあれば、標準的なコストが決まっている。従って、一枚のウエハから取得できる半導体チップの数が多ければ多いほど、一個の半導体チップのコストは低減する。また、半導体チップのチップサイズが小さければ小さいほど歩留まりは向上する。

そのためには、辺の長さｂの寸法を小さくとる必要があって、辺の長さｂはチップ厚さａ即ち半導体ウエハ自体の初期の厚さよりも小さいことが本発明の基準となる。具体的には、本実施形態では、辺の長さｂとして０・５ｍｍ以下を採用している。

本実施形態により、高価な電子線描画装置の効率的な活用を図ることが可能となり、認識番号を有する半導体チップを経済的に実現する方法を提供することができる。また、低コストでかつ機械的強度のある超小型の、認識番号を有する半導体チップを提供することができる。

図８に本発明の第２の実施の形態を示す。本実施形態の認識番号を有する半導体チップ111には、薄型の形状が採用される。図８（ａ）はその平面図であり、図８（ｂ）は断面図である。ウエハ801は、図７（ａ）の場合のような半導体プロセスの工程内にある状態のウエハではなく、工程が終了し、そのウエハをバックグラインドやスピンエッチングによって薄型にした状態のウエハを示している。

認識番号を有する半導体チップ111はウエハ801の中にあって、この半導体チップ111は、ダイシングまたはドライエッチングによってチップサイズに分離される。図８（ｂ）における記号ａ’は半導体チップ111の厚さを示し、これはウエハ801の厚さに等しい。また、図８（ｂ）における記号ｂは、半導体チップ111の四角形の平面寸法で、図７（ｂ）の場合と同様、長い方の辺の長さを示している。この厚さａ’は、認識番号を有する半導体チップ111を紙に漉き込んだり又は貼り付けたりして実装するとき、薄いほど応用展開性があって付加価値を増大させるので、薄ければ薄いほど良い。また、辺の長さｂは、小さければ小さいほど経済性に優れるが、半導体の微細化や回路規模によって限界が発生する。一方、厚さａ’と辺の長さｂの関係は、上記実装のためには、下記に図９を用いて説明するように、辺の長さｂは厚さａ’より大きいことが必要である。本実施形態では、辺の長さｂを０．５ｍｍ以下、厚さａ’を０．０６ｍｍ以下としている。

半導体ウエハは、サイズが異なると標準の厚さも異なるが、１ｍｍの厚さを超えることはない。一方、認識番号を有する半導体チップのチップサイズは、回路方式の改善、適用プロセスの改善、多層配線の層数増大によって、小型化を進めることができる。標準半導体ウエハの厚さよりも辺の長さが大きいチップを作ることは経済的に有効ではない。

本実施形態により、認識番号を有する半導体装置の効率の良い経済的な実装を実現することができる。

図９に本発明の第３の実施の形態を示す。本実施形態では、認識番号を有する半導体チップ111がフィルム状の実装基体901に実装される。図９（ａ）は、辺の長さｂが厚さａ’よりも小さいケースを示し、図９（ｂ）は、辺の長さｂが厚さａ’よりも大きいケースを示している。実装基体901は、フィルム状の媒体であり、例えば紙シート、プラスチックシートなどである。半導体チップ111の表面には、トランジスタや配線層が存在するデバイス面902がある。この面にはオンチップのコイルや放射アンテナと称する外付けのアンテナ接続用端子が存在する。

図９（ａ）では、デバイス面902が実装基体901に垂直になっている。半導体チップ111がサイコロ状になっているので、そのように実装される確率が高い。一方、図９（ｂ）ではデバイス面902が実装基体901に平行になっている。半導体チップ111が平版状になっているので、そのように実装される確率が高く、デバイス面902が実装基体901に対して垂直となる可能性は非常に低い。

フィルム状の薄い実装基体にデバイス面が垂直に搭載される場合、アンテナの指向性によって、認識番号を有する半導体チップからのデータの読み取りが正常に行なわれないことがある。フィルム状の薄い実装基体への搭載においては、認識番号を有する半導体チップが一つずつ分離されて、かつ散布状に配置されることが多いので、実装基体上には自然とデバイス面が上面または下面を向けて搭載されることが望ましい。

そのため、フィルム状の薄い実装基体に認識番号を有する半導体チップを実装する場合は、図９（ｂ）に示すチップ形状となるように、認識番号を有する半導体チップ111の厚さ及び平面寸法が関係付けられる。言い換えると、認識番号を有する半導体チップ111の平面長辺寸法ｂは、半導体チップ111を取り出す裏面研磨したウエハの厚さ即ち厚さａ’よりも大きく設定される。

平面長辺寸法ｂを例えば０．５ｍｍ以下とする場合、半導体チップ111は超小型になり、これを搭載した実装基体910は、箱、袋、筒等の色々な形状の物に自由に貼ることができる。そこで、例えば、食品を包装した箱に実装基体910を貼り、認識番号として品種、製造年月日、賞味期限、製造会社等を記すことにより、家庭の冷蔵庫の中に入れた食品を管理するという従来にないシステムが実現可能となる。即ち、冷蔵庫が中に入っている食品の認識番号（情報）を非接触でキャッチし、賞味期限が近づいたことを外部に知らせるシステムを実現することができる。

このような例では、製造業者側で大量の実装基体910を用いることになる。そのような使用に便ならしめるため、例えば、図１０に示すように、半導体チップ111を搭載した実装基体910を長尺のテープ903に貼着し、このテープ903を折りたたんでインレット（収容ケース）904に収める半導体装置の製造方法が提供される。製造業者には、インレット904に収めた状態で大量の半導体チップ111が出荷される。

なお、このような使用では、認識番号は個々に別々とするのでなく、例えば製造日毎に異なるようにする。これまでの説明では、認識番号は半導体チップの個々で異なるとしたが、ある量毎に異なるようにすることは、上記の電子線描画法で可能であることは言うまでもない。

本実施形態により、半導体チップをフィルム状の薄い実装基体に効率よく搭載することが可能になる。

図１１に本発明の第４の実施の形態を示す。本実施形態では、認識番号を有する半導体チップ111がバーコードと共存して用いられる。半導体チップ111の隣或いは上面又は下面に、バーコード114が存在している。図１１においては、紙片状のシートにバーコード114が印刷され、その左隣に半導体チップ111が搭載され、全体として電子装置121が構成される。

本実施形態では、認識番号を記憶するリードオンリメモリ112の一部にバーコード114と同一のデータを記憶するバーコード領域115が設けられる。バーコード領域115は、その他に、半導体チップ111の中に書き込み型メモリを配置し、そこに設けるようにしても良い。

バーコードは標準化が進められてきており、その応用分野は多様であるが、光技術を応用しているため、指向性が強く、必ずしも認識率に優れるとは言えない。そこで、バーコードを持つ本発明の半導体チップを併用することにより、バーコードシステムの弱点を補完して、認識率を向上させる方法が有効である。

このとき、上記したように複数ビットを持つ半導体チップ111内のメモリ112の一部115をバーコード114と同一のコードを割り当てる方式を採用すれば、この認識番号を有する半導体チップから読み取ったデータを変換しなくても良く、バーコードシステムのデータベースと共用することが可能となって、システムの開発及び運用に多大のメリットをもたらし、結果として、認識番号を有する半導体チップを用いたシステムの経済的実現に寄与することができる。

半導体チップ111のメモリ112内のバーコード領域115は、メモリ全領域112の一部にあり、この部分を暗号化範囲から除外することにより、従来のバーコードと同一の簡便性を享受することができる。また、逆に、バーコード領域115を暗号化の対象領域とすれば、セキュリティ上有効に運用することができる。

また、半導体チップ111のメモリ112の容量をバーコード114よりも大きくすることにより、半導体チップ111にバーコード114よりもはるかに大きな情報を持たせることができ、システムの実用性を増大させることができる。

本実施形態により、バーコードシステムを効率よく運用することが可能になり、認識番号を有する半導体装置の経済的な応用を実現することができる。

図１２に本発明の第５の実施の形態を示す。本実施形態では、認識番号を有する半導体チップ111のメモリ112の中に、認識番号116を暗号化した暗号コード117が記憶され、この暗号化コード117と認識番号116を用いてチップ111の製造検査が行なわれる。検査はパソコン119によって実行される。

パソコン119は、アンテナ118を付帯し、内部に認識番号を暗号化するための鍵コード120をメモリに収容して持っている。検査時に、検査対象の半導体チップ111がアンテナ118の近くに置かれ、パソコン119が認識番号116と暗号化コード117を半導体チップ111から読み出す。

従来の半導体チップの検査は、半導体テスタから所定のテストパターンを発生させて、それを検査の対象となる半導体チップに与え、続いて、半導体チップから取り出される対応する出力パターンと、半導体テスタが所有する所定のパターンとを照合し、良品か不良品かを判別することによって行なわれていた。この検査は、同じ仕様の半導体チップを対象とし、同じ手順で行なわれる。

一方、認識番号を有する半導体チップは個々に異なる認識番号を所有するため、検査は個々に別々になり、そのため、半導体テスタは、異なる大量の認識番号データを備えなければならず、経済的に大きな負担となる。

本発明では、パソコンを活用した簡便な検査法を提供する。この方法では、パソコン119は、その中に所定の鍵コード120を持つだけで良い。即ち、パソコン119は、半導体チップ111から読み出される認識番号116を鍵コード120によって暗号化して暗号コードにする。続いてこの暗号コードと半導体チップ111から読み出される暗号化コード117とを照合する。この照合で一致すれば、良品とし、一致しなければ、不良品として扱う。なお、検査は、この逆に、半導体チップ111から読み出される暗号化コード117を解凍用の鍵コードで解凍し、解凍後の認識番号と半導体チップ111から読み出される認識番号116とを照合することによって行なうようにしても良い。

パソコン119は大量の認識番号データを保有する必要はなく、かつ簡便なソフトと簡便なハード（パソコン119）により、認識番号を有する半導体チップの検査を行なうことが可能となる。この暗号化法が完全であればあるほど、認識番号を有する半導体チップの良品と不良品の区別を完全に行なうことが容易となる。

本実施形態により、従来の高価な半導体テスタを利用することなく、経済的に認識番号を有する半導体装置を検査する方法を提供することができる。

なお、半導体チップ111内の各回路の動作検査は、主要回路につながるテスト端子を半導体チップ111面に備え、該テスト端子を介して電源及びテスト信号を与えることによって可能である。

以上、本発明により低コストで製造可能な超小型の認識番号を有する半導体装置が実現されるので、本発明の認識番号を有する半導体装置は、上述の応用に加え、ＩＣカード、荷札、各種の鍵、ワイヤレスドアロック、パスカード、切符、定期券等への幅広い分野への応用があるほか、バーコードが記される物品の全体にわたって適用可能である。

本発明に係る半導体装置の第１の実施形態を説明するための回路構成図。 第１の実施形態に用いるメモリを説明するための回路図。 第１の実施形態における回路の動作波形を説明するための波形図。 第１の実施形態に用いるメモリの構造を説明するための平面図。 第１の実施形態に用いるメモリの構造を説明するための断面図。 本発明の第１の実施形態による半導体チップを説明するための構成図。 本発明の第１の実施形態によるウエハから分離された半導体チップを説明するための図。 本発明の第２の実施形態を説明するための図。 本発明の第３の実施形態を説明するための図。 本発明の第３の実施形態による半導体チップの実装を説明するための図。 本発明の第４の実施形態を説明するための図。 本発明の第５の実施形態を説明するための図。

符号の説明

100…送受信回路、101…コイル、102…電源回路、103…復調回路、104…アンプ、105，106，605…カウンタ、107…デコーダ、108…ゲート回路、109…変調器、111…半導体チップ、112…リードオンリメモリ、113…コンデンサ、114…バーコード、115…バーコード領域、116…認識番号、117…暗号化コード、121…電子装置、122…共振回路、201…トランジスタ、502…コンタクト穴、503…ソース線、504…ドレイン線、506…酸化膜、603…整流送信回路、604…クロック回路、701，801…ウエハ、901…実装基体、902…デバイス面、903…テープ、904…インレット。

Claims (33)

1. トランジスタを用いた１２８ビットのメモリで認識番号が構成される半導体装置の製造方法において、
   半導体基板表面に、前記トランジスタの構成要素となる導電領域を複数形成する工程と、
   複数の前記導電領域上部に絶縁膜を形成する工程と、
   前記認識番号を得るために、複数の前記導電領域の上の前記絶縁膜に、電子線描画法を用いて選択的にコンタクトホールを形成する工程と、
   前記コンタクトホールを介して、前記導電膜領域に接続される配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
2. 複数のトランジスタを用いたメモリにより認識番号が識別される半導体装置の製造方法において、
   半導体基板表面に、複数の前記トランジスタのソース領域及びドレイン領域とを形成する工程と、
   複数の前記ソース領域及びドレイン領域を覆って絶縁膜を形成する工程と、
   前記メモリで記憶する‘１’、‘０’に応じて有無を選択されたコンタクトホールを、前記トランジスタ上の絶縁膜に電子線描画法を用いて形成する工程と、
   前記コンタクトホールを有する絶縁膜上に配線層を形成する工程と、
   その後、前記半導体基板上にマイクロ波受信用のコイルを形成する工程とを有することを特徴とする半導体装置の製造方法。
3. 前記トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記半導体装置は送受信回路を有することを特徴とする請求項２又は３記載の半導体装置の製造方法。
5. 前記メモリは読み出し専用メモリであることを特徴とする請求項２乃至４の何れかに記載の半導体装置の製造方法。
6. 前記半導体装置は、前記メモリの内容を読み出すためのカウンタ及びデコード回路を有することを特徴とする請求項２乃至５の何れかに記載の半導体装置の製造方法。
7. 前記コイルは、前記半導体基板が分離されて形成される各半導体チップ毎に形成されることを特徴とする請求項２乃至６の何れかに記載の半導体装置の製造方法。
8. 前記半導体チップの平面長辺寸法は、０．５ｍｍ以下であることを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記コイルは、アルミニウム又は銅で形成されることを特徴とする請求項２乃至８の何れかに記載の半導体装置の製造方法。
10. 前記コイルは、多層配線構造を有することを特徴とする請求項２乃至９の何れかに記載の半導体装置の製造方法。
11. 前記半導体装置は、コンデンサと前記コイルとを有する共振回路を備え、前記コンデンサは前記配線層を一方の電極として形成されることを特徴とする請求項２乃至１０の何れかに記載の半導体装置の製造方法。
12. 前記チップの平面長辺寸法は、前記半導体基板の製造着工時の厚さよりも小さいことを特徴とする請求項７又は８記載の半導体装置の製造方法。
13. 半導体基板を準備する工程と、
    前記半導体基板表面であって、平面長辺寸法が前記半導体基板の厚さよりも小さなチップ領域内部に半導体装置を形成する工程と、
    前記半導体基板の厚さが、前記チップ領域の平面長辺寸法よりも薄くなるまで前記半導体基板を裏面側から除去する工程と、
    前記半導体装置をチップ状に分離する工程とを有することを特徴とする半導体装置の製造方法。
14. 複数のトランジスタを用いたメモリにより認識番号が識別される半導体装置の製造方法において、
    半導体基板表面に、前記トランジスタの構成要素となる導電領域を複数形成する工程と、
    複数の前記導電領域上部に絶縁膜を形成する工程と、
    前記認識番号を得るために、複数の前記導電領域の上の前記絶縁膜に、電子線描画法を用いて選択的にコンタクトホールを形成する工程と、
    前記コンタクトホールを介して、前記導電領域に接続される配線を形成する工程と、
    その後、前記半導体基板上にマイクロ波受信用のコイルを形成する工程と、
    前記半導体基板を裏面側から除去して薄膜化する工程と、
    前記半導体基板をチップに分離する工程とを有し、
    前記チップの平面長辺寸法は、製造開始前の前記半導体基板の厚さよりも小さく、前記半導体基板が薄膜化された後の厚さよりも大きいことを特徴とする半導体装置の製造方法。
15. トランジスタを用いて第１のメモリで認識番号が構成される半導体装置において、
    前記半導体装置は、前記トランジスタの構成要素となる導電領域と、
    複数の前記導電領域を覆って形成された絶縁膜と、
    前記認識番号を得るために、複数の前記導電領域の上の前記絶縁膜に、選択的に形成されたコンタクトホールと、
    前記コンタクトホールを介して、前記導電領域に接続される配線と、
    前記配線上に設けられたマイクロ波受信用コイルと、
    コンデンサと前記マイクロ波受信用コイルとを含む共振回路と、
    前記認識番号を暗号化した暗号コードを記憶する第２のメモリとを有することを特徴とする半導体装置。
16. 複数のトランジスタを用いた１２８ビットのメモリで認識番号が構成される半導体装置において、
    前記半導体装置は、半導体基板表面に設けられた、複数の前記トランジスタのソース領域及びドレイン領域と、
    複数の前記ソース領域及びドレイン領域を覆って設けられた絶縁膜と、
    前記メモリで記憶する‘１’、‘０’に応じて有無を選択された、前記トランジスタ上の絶縁膜に設けられるコンタクトホールと、
    前記コンタクトホールを有する絶縁膜上に設けられた配線層と、
    前記配線層が設けられた半導体基板上に形成されたマイクロ波受信用のコイルとを有することを特徴とする半導体装置。
17. 前記半導体装置の平面長辺寸法は０．５ｍｍ以下のチップ形状を有し、前記トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１６記載の半導体装置。
18. 複数の前記ソース領域は共通のソース配線に接続され、複数の前記ドレイン領域は共通のドレイン配線に接続されていることを特徴とする請求項１７記載の半導体装置。
19. 前記半導体装置は更に前記メモリ内容を読み出すためのカウンタ及びデコード回路、プリチャージ回路を有し、前記ソース配線は前記デコード回路により選択されて接地レベルになり、前記ドレイン配線の浮遊容量には前記プリチャージ回路により電荷が一時的に蓄えられ、前記メモリからの出力はインバートされて出力されることを特徴とする請求項１８記載の半導体装置。
20. トランジスタを用いたメモリで認識番号が構成され、平面長辺寸法が０．５ｍｍ以下の半導体装置と、マイクロ波送受信用コイルとを備えた電子装置において、
    前記半導体装置は、前記トランジスタの構成要素となる導電領域と、複数の前記導電領域を覆って形成された絶縁膜と、前記認識番号を得るために、複数の前記導電領域の上の前記絶縁膜に、選択的に形成されたコンタクトホールと、前記コンタクトホールを介して、前記導電領域に接続される配線とを有し、
    前記電子装置にはバーコードが設けられていることを特徴とする電子装置。
21. 前記半導体装置は、前記バーコードと同一のデータが蓄えられる第２のメモリを有することを特徴とする請求項２０記載の電子装置。
22. 前記第２メモリに記憶されるデータは暗号化されていることを特徴とする請求項２１記載の電子装置。
23. トランジスタを用いたメモリで認識番号が構成される半導体装置が搭載される電子装置の製造方法において、
    半導体基板表面に、前記トランジスタの構成要素となる導電領域を複数形成する工程と、
    複数の前記導電領域上部に絶縁膜を形成する工程と、
    前記認識番号を得るために、複数の前記導電領域の上の前記絶縁膜に、電子線描画法を用いて選択的にコンタクトホールを形成する工程と、
    前記コンタクトホールを介して、前記導電領域に接続される配線を形成する工程と、
    その後、前記半導体装置をテープに固定し、前記半導体装置に設けられたテスト端子を用いて電気的特性を検査する工程とを有することを特徴とする電子装置の製造方法。
24. トランジスタを用いた１２８ビットのメモリで認識番号が構成される半導体装置が搭載される電子装置の製造方法において、
    半導体基板表面に、前記トランジスタの構成要素となる導電領域を複数形成する工程と、
    複数の前記導電領域上部に絶縁膜を形成する工程と、
    前記認識番号を得るために、複数の前記導電領域の上の前記絶縁膜に、電子線描画法を用いて選択的にコンタクトホールを形成する工程と、
    前記コンタクトホールを介して、前記導電領域に接続される配線を形成する工程と、
    前記半導体装置を実装基体に搭載する工程と、
    その後、前記実装基体をテープに貼着し、インレットに封入する工程とを有することを特徴とする電子装置の製造方法。
25. トランジスタを用いた第１のメモリで認識番号が構成される半導体装置が搭載される電子装置の製造方法において、
    半導体基板表面に、前記トランジスタの構成要素となる導電領域を複数形成する工程と、
    複数の上記導電領域上部に絶縁膜を形成する工程と、
    前記認識番号と、トランジスタを用いた第２のメモリで構成される、前記認識番号を暗号化した暗号コードとを得るために、複数の前記導電領域の上の前記絶縁膜に、電子線描画法を用いて選択的にコンタクトホールを形成する工程と、
    前記コンタクトホールを介して、前記導電領域に接続される配線を形成する工程と、
    前記第１のメモリから前記認識番号を読み出し、読み出された前記認識番号を前記暗号化と同様の手順で暗号化した暗号コードと、前記第２のメモリから読み出した暗号コードとを照合し、一致したら良品、不一致の場合には不良品として選別する工程とを有することを特徴とする電子装置の製造方法。
26. トランジスタを用いたメモリで認識番号が構成され、平面長辺寸法が０．５ｍｍ以下の半導体装置が搭載される電子装置の製造方法において、
    半導体基板表面に、前記トランジスタの構成要素となる導電領域を複数形成する工程と、
    複数の前記導電領域上部に絶縁膜を形成する工程と、
    前記認識番号を得るために、複数の前記導電領域の上の前記絶縁膜に、電子線描画法を用いて選択的にコンタクトホールを形成する工程と、
    前記コンタクトホールを介して、前記導電膜領域に接続される配線を形成する工程と、
    その後、前記半導体装置を紙に漉き込む工程とを有することを特徴とする電子装置の製造方法。
27. トランジスタを用いたメモリにより認識番号が識別される半導体装置とバーコードとを有する電子装置において、
    前記半導体装置は、前記トランジスタの構成要素となる導電領域と、複数の前記導電領域を覆って形成された絶縁膜と、前記認識番号を得るために、複数の前記導電領域の上の前記絶縁膜に選択的に形成されたコンタクトホールと、前記コンタクトホールを介して前記導電領域に接続される配線と、前記配線層が設けられた半導体基板上に形成されたマイクロ波受信用のコイルとを有し、
    前記メモリは、前記認識番号を記憶する領域の他に前記バーコードと同一のデータを記憶する領域を有していることを特徴とする電子装置。
28. 複数のトランジスタを用いた１２８ビットのメモリで認識番号が構成される半導体装置と、マイクロ波受信用のコイルとを備えた電子装置において、
    前記半導体装置は、半導体基板表面に設けられた、複数の前記トランジスタのソース領域及びドレイン領域と、
    複数の前記ソース領域及びドレイン領域を覆って設けられた絶縁膜と、
    前記メモリで記憶する‘１’、‘０’に応じて有無を選択された、前記トランジスタ上の絶縁膜に設けられるコンタクトホールと、
    前記コンタクトホールを有する絶縁膜上に設けられた配線層とを有することを特徴とする半導体装置。
29. 半導体基板表面であって、平面長辺寸法が０．５ｍｍ以下の半導体チップとなる領域内部にトランジスタの構成要素となる導電領域を複数形成する工程と、
    複数の前記導電領域上部に絶縁膜を形成する工程と、
    １２８ビットを用いた認識番号を構成するメモリを形成するために、前記絶縁膜に電子線描画法を用いて選択的にコンタクトホールを形成する工程と、
    前記コンタクトホールを介して前記導電領域に接続される配線を前記絶縁膜上に形成する工程とを有し、
    前記選択的にコンタクトホールを形成する工程は、周辺回路で用いるコンタクトホールを形成する工程と連続して行なわれることを特徴とする半導体装置の製造方法。
30. 半導体基板表面にトランジスタの構成要素となる導電領域を複数形成する工程と、
    複数の前記導電領域上部に第１の絶縁膜を形成する工程と、
    第１の絶縁膜の上に前記導電領域に接続される第１の配線を形成する工程と、
    第１の配線を含む面に第２の絶縁膜を形成する工程と、
    １２８ビットを用いた認識番号を構成するメモリを形成するために、第２の絶縁膜に電子線描画法を用いて選択的にスルーホールを形成する工程と、
    前記スルーホールを介して第１の配線に接続される第２の配線を第２の絶縁膜上に形成する工程とを有していることを特徴とする半導体装置の製造方法。
31. 半導体基板を準備する工程と、
    前記半導体基板表面であって、平面長辺寸法が前記半導体基板の厚さよりも小さいチップ領域内部に半導体装置を形成する工程と、
    前記半導体基板の厚さが、前記チップ領域の平面長辺寸法よりも薄くなるまで前記半導体基板を裏面側から除去する工程と、
    前記半導体装置をチップ状に分離する工程とを有し、
    前記半導体装置は、認識番号を構成するためのメモリを備えていることを特徴とする半導体装置の製造方法。
32. 認識番号を識別するためのメモリと、
    マイクロ波を受信して前記識別番号を送信するためのコイルとを有し、
    前記メモリは、前記認識番号を記憶する領域の他にバーコードのデータを記憶する領域を有していることを特徴とする半導体装置。
33. 認識番号を識別するための認識番号コードを記憶する第１のメモリ及び前記認識番号を暗号化した暗号コードを記憶する第２のメモリを形成する工程と、
    マイクロ波を受信して前記識別番号及び前記暗号コードを送信するためのコイルを形成する工程と、
    マイクロ波を介して読み取った前記識別番号を前記暗号化と同様の手順で暗号化した第２の暗号コードと、マイクロ波を介して読み取った第１の暗号コードとを照合して検査を行なう工程とを有することを特徴とする半導体装置の製造方法。

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