JP5008384B2

JP5008384B2 - 半導体装置

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Publication number: JP5008384B2
Application number: JP2006321981A
Authority: JP
Inventors: 洋樹傳保; 知昭熱海
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-12-02
Filing date: 2006-11-29
Publication date: 2012-08-22
Anticipated expiration: 2026-11-29
Also published as: JP2007179538A

Description

本発明は半導体装置に関する。本発明は特に外部との信号の送受信を行う半導体装置、所謂ＲＦＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）用ＩＣチップ（ＩＤチップ、ＩＣタグ、ＩＤタグ、ＲＦタグ、無線タグ、電子タグ、トランスポンダともいう）に関する。

なお、ここでいう半導体装置とは、半導体特性を利用することで機能しうる装置全般を指すものとする。

コンピュータ技術の発展や、画像認識技術の向上によって、バーコードなどの媒体を用いた情報認識が広く普及し、商品データの認識などに用いられている。今後はさらに多量の情報認識が実施されると予想される。その一方、バーコードによる情報読み取りなどでは、バーコードリーダーがバーコードとの接触を必要とすることや、バーコードに記録される情報量があまり多くできないという欠点があり、非接触の情報認識および媒体の記憶容量増大が望まれている。

このような要望から、非接触型のＲＦＩＤ用ＩＣチップ（以下、ＩＣチップという）、及びリーダ／ライタ装置（質問器ともいう；以下、リーダライタという）が開発されている。ＩＣチップとはＩＣチップ内のメモリ回路に必要な情報を記憶し、非接触手段、一般的には無線手段を用い、リーダライタにより内部の情報を読み取るものである。このようなＩＣチップに記憶された情報を読み取る情報処理装置の実用化によって、商品流通などの簡素化、低コスト化、高いセキュリティの確保が可能になるものと期待されている。

近年、有価証券、商品の管理など、自動認識が必要なあらゆる分野を対象に、非接触でデータの授受が行える普及が始まっている。このようなＩＣチップを搭載したカードは、データの授受を行う際に使用する周波数帯に適応した形状のアンテナを介して、外部の機器と非接触でデータの読み書きをするようになされる。

ＩＣチップなどの半導体装置はバーコード等の２次元の情報の読み取りとは異なり、リーダライタにアンチコリジョン機能（衝突防止機能、または単にアンチコリジョンともいう）を備えることによって、複数のＩＣチップからの信号を読み取ることができる（例えば、ＩＳＯ１５６９３−３の規格に準ずるＡＬＯＨＡ方式）。また、ＩＣチップ内において、複数の回路を備えることによって、アンチコリジョン機能の動作を行う方法がある。特許文献１によると、共振用コンデンサを複数設け、共振周波数の値を一定に保つようにすることで、ＩＣチップ間のアンチコリジョン対応機能を確実に行うことができるデータ処理方法について開示されている。
特開２００４−２４８３１０号公報

しかしながら、上記特許文献に記載のアンチコリジョンを行うデータ処理方法では、ＩＣチップ上にトランジスタで構成される回路で論理回路を構成する。そのため、製品毎の無線手段の信号の種類や、規格が変更になることに伴う仕様の変更により、ＩＣチップのマスク設計の段階から作り直す必要があった。しかしながら、ＩＣチップを再度作り直すことは、製造コストの増加及び製造時間の遅滞を招き、再度作り直したＩＣチップが不具合をおこした場合には、さらに製造コストの増加及び製造時間の遅滞を招くことが懸念される。

そこで本発明は、ＩＣチップの製造中や製造後に、製品毎の無線手段の信号の種類や規格が変更になることに伴う仕様の変更であっても、半導体装置内に格納されたプログラムの変更だけでアンチコリジョン機能を有する半導体装置を提供することを課題とする。

上記課題を鑑み本発明は、アンチコリジョンを行う半導体装置として、半導体装置内にＲＯＭ、ＲＡＭ、ＣＰＵ等の記憶素子及び演算素子を設け、外部への送信信号または外部からの受信信号がコリジョン状態（衝突状態）になった際に記憶素子に格納されたアンチコリジョンプログラムを読み出す。そして、アンチコリジョンプログラムはアンチコリジョンルーチンにより構成され、演算素子及び記憶素子によって、アンチコリジョンルーチンを実行することを特徴とする。なお、半導体装置としては、無線通信可能なＩＣチップが挙げられる。

以下に本発明の具体的な構成を示す。

本発明の半導体装置の一は、演算回路、及び外部との信号の送受信を行うための回路を有し、前記演算回路は中央処理装置、ランダムアクセスメモリ、読み出し専用メモリ、及びコントローラを有し、前記読み出し専用メモリは、前記外部との信号の送受信における衝突防止処理を行うためのプログラムが記憶されており、前記プログラムが前記中央処理装置において実行されることで、前記演算回路は衝突防止処理を行う構成とした。

また、別の本発明の半導体装置の一は、演算回路、及び外部との信号の送受信を行うための回路を有し、前記演算回路は中央処理装置、ランダムアクセスメモリ、読み出し専用メモリ、及びコントローラを有し、前記読み出し専用メモリは、前記外部との信号の送受信における衝突防止処理を行うためのプログラムが記憶されており、前記プログラムが複数のルーチンで構成され、当該複数のルーチンが前記中央処理装置において処理されることで、前記演算回路は衝突防止処理を行う構成とした。

また、別の本発明の半導体装置の一は、演算回路、補助演算回路、及び外部との信号の送受信を行うための回路を有し、前記演算回路は中央処理装置、ランダムアクセスメモリ、読み出し専用メモリ、及びコントローラを有し、前記読み出し専用メモリは、前記外部との信号の送受信における衝突防止処理を行うためのプログラムが記憶されており、前記プログラムが複数のルーチンで構成され、当該複数のルーチンが前記中央処理装置において処理されること及び前記補助演算回路で処理されることで、前記演算回路は衝突防止処理を行う構成とした。

また、別の本発明の半導体装置の一は、演算回路、及び外部との信号の送受信を行うための回路を有し、前記演算回路は中央処理装置、ランダムアクセスメモリ、読み出し専用メモリ、及びコントローラを有し、前記読み出し専用メモリは、前記外部との信号の送受信における衝突防止処理を行うためのプログラムが記憶されており、前記プログラムが、前記外部からの信号のフラグ、コマンドを判断する第１のルーチンと、前記コントローラのマスク長コードを判断する第２のルーチンと、前記外部からの信号の巡回冗長検査を判断する第３のルーチンと、前記外部からの信号のスロットを判断する第４のルーチンと、で構成され、当該第１乃至第４のルーチンが前記中央処理装置において処理されることで、前記演算回路は衝突防止処理を行う構成とした。

また、別の本発明の半導体装置の一は、演算回路、補助演算回路、及び外部との信号の送受信を行うための回路を有し、前記演算回路は中央処理装置、ランダムアクセスメモリ、読み出し専用メモリ、及びコントローラを有し、前記読み出し専用メモリは、前記外部との信号の送受信における衝突防止処理を行うためのプログラムが記憶されており、前記プログラムが、前記外部からの信号のフラグ、コマンドを判断する第１のルーチンと、前記コントローラのマスク長コードを判断する第２のルーチンと、前記外部からの信号の巡回冗長検査を判断する第３のルーチンと、前記外部からの信号のスロットを判断する第４のルーチンと、で構成され、前記第１乃至第４のルーチンが前記中央処理装置において処理されること及び前記補助演算回路で処理されることで、前記演算回路は衝突防止処理を行う構成とした。

また本発明において、前記第３のルーチンは前記補助演算回路で処理される構成であってもよい。

また本発明において、前記外部からの信号はフレームの開始、フラグ、コマンド、データ、巡回冗長検査、フレームの終了のコードを有する構成であってもよい。

また本発明において、前記コントローラはＣＰＵインターフェース、制御レジスタ、コード抽出回路、符号化回路を有する構成であってもよい。

また本発明において、前記制御レジスタは、前記フレームの開始のコードを判断して前記衝突防止処理を行うプログラムが実行される構成であってもよい。

また本発明において、前記外部との信号の送受信を行うための回路は、アンテナ、共振回路、電源回路、リセット回路、クロック生成回路、復調回路、変調回路、及び電源回路を有する構成であってもよい。

本発明によって、衝突防止機能を有するＩＣチップにおいて、製品毎の無線手段の信号の種類や、規格が変更になることに伴う仕様の変更により、ＩＣチップのマスク設計の段階から作り直す必要ない。そのため、製造コストの削減及び製造時間の短縮ができる。また、マスク設計の変更によって再度作り直したＩＣチップが不具合といった懸念もない。

また従来においては、専用の衝突防止機能を有するＩＣチップを製造する際においては、衝突防止機能を備えた回路を搭載することもあった。しかしながら、本発明では、衝突防止機能を読み出し専用メモリにプログラムとして格納することにより、衝突防止機能を備えた回路より読み出し専用メモリの方が作りやすいことによるＩＣチップの不具合の削減を図ることができる。

以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）

本実施の形態では、本発明におけるアンチコリジョン機能を実現するための装置構成及び、フローチャートについて説明する。

図１に本発明におけるアンチコリジョン機能を搭載する対象であるＩＣチップのブロック図を示す。

図１において、ＩＣチップ１０１は、演算回路１０６、アナログ部１１５を有する。演算回路１０６は、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ；中央処理装置ともいう）１０２、ＲＯＭ１０３（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ；読み出し専用メモリともいう）、ＲＡＭ１０４（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ；ランダムアクセスメモリともいう）、コントローラ１０５を有する。また、アナログ部１１５は、アンテナ１０７、共振回路１０８、電源回路１０９、リセット回路１１０、クロック生成回路１１１、復調回路１１２、変調回路１１３、電源管理回路１１４を有する。また、コントローラ１０５は、ＣＰＵインターフェース１１６（ＣＰＵＩＦ）、制御レジスタ１１７、コード抽出回路１１８、符号化回路１１９より構成される。なお、図１では、説明の簡略化のため通信信号として、受信信号１２０と送信信号１２１とに分けて示したが、実際には両者の波形は重ね合わされており、ＩＣチップ１０１及びリーダライタ装置の間で送受信される。受信信号１２０は、アンテナ１０７と共振回路１０８とで受信された後、復調回路１１２により復調される。また、送信信号１２１は、変調回路１１３により変調された後、アンテナ１０７より送信される。なお、受信信号及び送信信号とは、ＩＣチップ側を主体とした表現であり、ＩＣチップが外部からの信号を受信、外部に信号を送信するものであることを付記する。本明細書においては、リーダライタよりＩＣチップが受信する信号、換言すればリーダライタが送信する信号のことを外部との信号といい、外部との信号をＩＣチップが受信及びリーダライタが送信のことを外部との信号の送受信という。

なお、ＲＯＭは、リーダライタから受信した受信データがアンチコリジョンした際に機能するプログラム（以下、アンチコリジョンプログラムという）のデータが格納され、ＲＡＭにはプログラムが機能した際の処理データが格納される。ＲＯＭにはマスクＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）等があり、ＲＡＭにはスタティック型メモリ（ＳＲＡＭ）やダイナミック型メモリ（ＤＲＡＭ）等がある。具体的には、アンチコリジョンプログラムのデータにはリーダライタとＩＣチップ間のアンチコリジョン機能を実行する複数のアンチコリジョンのためのルーチン（以下、アンチコリジョンルーチンという）が含まれる。

また図２には、ＲＯＭ１０３、ＲＡＭ１０４のアドレス空間を示す。ＲＯＭ１０３には、アンチコリジョンプログラム２０１、ＵＩＤ２０２（ＵＮＩＱＵＥＩｄｅｎｔｉｆｉｅｒ；個体識別番号）が格納されている。アンチコリジョンプログラム２０１は、コマンド判断ルーチン２０１Ａ、マスク長判断ルーチン２０１Ｂ、ＣＲＣ判断ルーチン２０１Ｃ（ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙＣｈｅｃｋ；巡回冗長検査）を有する。また、スロット判断ルーチン２０１Ｄを有する。コマンド判断ルーチン２０１Ａとは、特定のコマンドの判断の処理を実行する機能をもったプログラムコードのことをいう。マスク長判断ルーチン２０１Ｂとは、マスク長を判断するための処理を実行する機能をもったプログラムコードのことをいう。ＣＲＣ判断ルーチン２０１Ｃとは、ＣＲＣを判断するための処理を実行する機能をもったプログラムコードのことをいう。スロット判断ルーチン２０１Ｄとは、Ｎ個（Ｎは２以上の整数）のスロットか１つのスロットかを判断するための処理を実行する機能をもったプログラムコードのことをいう。なおスロットとは、同時にアンチコリジョン処理できるＩＣチップの数のことである。これらの複数のルーチンについては、後述することでさらに詳細に説明することにする。

ＲＡＭ１０４には、送信データレジスタ２０３、受信データレジスタ２０４、比較レジスタ２０５、スロットレジスタ２０６を有する。送信データレジスタ２０３は、ＩＣチップが送信したデータを格納する機能を有する。受信データレジスタ２０４は、ＩＣチップが受信するデータを格納する機能を有する。比較レジスタ２０５は、ＵＩＤ２０２のデータを格納するための機能を有する。スロットレジスタ２０６は、マスクしたＵＩＤのデータを格納するための機能を有する。ＲＡＭ１０４は、ＲＯＭ１０３に比べて情報量が少ないため、その面積は小さい。

また図３には、リーダライタからＩＣチップに送られる信号、換言するとＩＣチップが受信する信号の構成について示す。受信信号は、ＳＯＦ３０１（ＳｔａｒｔＯｆＦｒａｍｅ；フレームの開始）、フラグ３０２、コマンド３０３、データ３０４、ＣＲＣ３０５、ＥＯＦ３０６（ＥｎｄＯｆＦｒａｍｅ；フレームの終了）を有する信号である。ＳＯＦ３０１，ＥＯＦ３０６は単に信号の開始と終了を示すものである。フラグ３０２はＡＳＫ（振幅偏移；Ａｍｐｌｉｔｕｄｅｓｈｉｆｔｋｅｙｉｎｇ）、ＦＳＫ（周波数偏移；Ｆｒｅｑｕｅｎｃｙｓｈｉｆｔｋｅｙｉｎｇ）等の変調の種類、また複数のＩＣチップをリーダライタが読み取る際に同時にＮ個読み取る場合には、スロット読み取る等のリーダライタ側からの読み取り制約の情報を有する。コマンド３０３は、リーダライタがＩＣチップを読み取るか否かを規定する信号であり、信号が読み取られる場合には「インベントリー（Ｉｎｖｅｎｔｏｒｙ）＝１」、それ以外の状態（読み取りを休止する等の命令）では、「インベントリー（Ｉｎｖｅｎｔｏｒｙ）≠１」との情報を有する。データ３０４には、ＵＩＤ等の情報が含まれる。ＣＲＣ３０５はデータの誤認を防止するためにデータより生成される固有のコードの情報を有する。

次に、図１におけるＩＣチップでのアンチコリジョン機能のプログラムの動作を、図４のフローチャートと対応させながら説明する。

まず、ＩＣチップが有するリセット回路１１０は、受信信号１２０を受けて演算回路１０６にリセットをかける（初期リセット：ステップ４０１）。復調回路１１２はリセットがかかると受信信号１２０の復調を開始し、コード抽出回路１１８へ復調された受信データ１２２を出力する。コード抽出回路１１８は復調された受信データ１２２から制御コードを抽出し制御レジスタ１１７へ書き込む。

ＩＣチップが有するＣＰＵ１０２は、制御レジスタ１１７にコード抽出回路からの信号の書き込みがあると動作を開始する（開始：ステップ４０２）。ＣＰＵ１０２は、制御レジスタ１１７内の制御コードにＳＯＦ（ＳｔａｒｔＯｆＦｒａｍｅ）が含まれていれば（制御レジスタ判断：ステップ４０３）、ＲＯＭ１０３からアンチコリジョンプログラムを読み込み（プログラム読み込み：ステップ４０４）、アンチコリジョンプログラム内のアンチコリジョンルーチンを実行する（ルーチン実行：ステップ４０９）。一方、制御レジスタ１１７の制御コードにＳＯＦが含まれていなければ初期リセット後のステップ４０１の状態に戻る。なお、ＣＰＵ１０２は、アンチコリジョンルーチンの実行終了後、初期リセット後のステップ４０１の状態に戻る。

なお、本発明においてアンチコリジョンプログラムを実行させるためのＣＰＵ１０２のクロック周波数は、１ＭＨｚ以上とすることが好ましく、より好ましくは１００ＭＨｚ以上とするが好ましい。なお、ＣＰＵにおける処理を複数のＣＰＵで分割し、パイプライン処理を行うことで、より低いクロック周波数のＣＰＵであってもアンチコリジョンプログラムを高速で実行させることができるため好適である。

次に、図１におけるＩＣチップでのアンチコリジョン機能を実現するためのアンチコリジョンプログラム内のアンチコリジョンルーチンを図５〜９を用いて説明する。

まず、図５に示すフローチャートと対応させながらアンチコリジョンルーチンの動作を説明する。ＣＰＵ１０２は、ＲＯＭ１０３からアンチコリジョンプログラムを読み込み、アンチコリジョンルーチンを開始する（ルーチン開始：ステップ５０１）。ＣＰＵ１０２は、制御レジスタ１１７のフラグコードを読み込み、ＲＡＭ１０４へ書き込む（フラグ取得：ステップ５０２）。次に、ＣＰＵ１０２は、制御レジスタ１１７のコマンドコードを読み込み、ＲＡＭ１０４へ書き込む（コマンド取得：ステップ５０３）。ＣＰＵ１０２は、コマンドコードの種類によって処理をＩｎｖｅｎｔｏｒｙとＩｎｖｅｎｔｏｒｙ以外に分岐（コマンド判断ルーチン：ステップ５０９）させ（図５の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ））、さらに複数のルーチンを実行させることができる。最後に、ＣＰＵ１０２はアンチコリジョンするための複数のルーチンを終了する（終了：ステップ５０４）。

次に図６のフローチャートと対応させながら図１におけるＩＣチップでのコマンドコード別処理の詳細を説明する。

図６にＩｎｖｅｎｔｏｒｙコマンドのフローチャートを示す（図５における（Ａ））。ＣＰＵ１０２は、制御レジスタ１１７のマスク値コードを読み込み、ＲＡＭ１０４へ書き込む（マスク値取得：ステップ６０１）。ＣＰＵ１０２は、制御レジスタ１１７のマスク長コードを読み込み、ＲＡＭ１０４へ書き込む（マスク長取得：ステップ６０２）。ＣＰＵ１０２は、マスク長コードの値によって処理を分岐させる（マスク長判断：ステップ６０３）。マスク長コードの値が０以外のときのみ、ＣＰＵ１０２は、ＵＩＤ値を読み込み（ＵＩＤ値読み込み：ステップ６０４）、マスク長コード分だけ右シフト（ＵＩＤ値を右シフト：ステップ６０５）させ、最下位ビットよりｌｏｇＮ／ｌｏｇ２ビット分（本実施の形態では４ビット分）をスロットレジスタに格納（スロットレジスタに格納：ステップ６０６）する。

次に図７にマスク長判断のフローチャートを示す（図５における（Ｂ））。ＣＰＵ１０２は、マスク長コードの値によって処理を分岐（マスク長判断ルーチン：ステップ６１１）させる。ＣＰＵ１０２は、マスク長コードが０の時に、ＯＵＴＪＵＤＧＥフラグを１にする（ＯＵＴＪＵＤＧＥ＝１：ステップ６１９）。一方、ＣＰＵ１０２は、マスク長コードが０以外の時には、ＣＲＣフラグの値によって処理を分岐させる（ＣＲＣ判断：ステップ６１２）。ＣＰＵ１０２は、ＣＲＣフラグが０の時に、ＯＵＴＪＵＤＧＥフラグを０にする（ＯＵＴＪＵＤＧＥ≠１：ステップ６１８）。ＣＰＵ１０２は、ＣＲＣフラグが１の時には、ＳＴＡＴＥフラグの値によって処理を分岐させる（ＳＴＡＴＥ判断：ステップ６１３）。ＣＰＵ１０２は、ＳＴＡＴＥフラグが０以外の時に、ＯＵＴＪＵＤＧＥフラグを０にする（ＯＵＴＪＵＤＧＥ≠１：ステップ６１８）。ＣＰＵ１０２は、ＳＴＡＴＥフラグが０の時に、ＵＩＤ値を読み込み（ＵＩＤ値読み込み：ステップ６１４）、最下位ビットよりマスク長コードビット分だけ、比較レジスタに格納する（ＵＩＤ値の最下位ビットよりマスク長分を比較レジスタに格納；ステップ６１５）。最後にＣＰＵ１０２は、マスク値コードを読み込み（マスク値読み込み：ステップ６１６）、最下位ビットよりマスク長コード分を比較レジスタと比較し（比較レジスタ＝マスク値：ステップ６１７）、一致したときはＯＵＴＪＵＤＧＥフラグを１にする（ＯＵＴＪＵＤＧＥ＝１：ステップ６１９）。一方、一致しなかったときは、ＯＵＴＪＵＤＧＥフラグを０にする（ＯＵＴＪＵＤＧＥ≠１：ステップ６１８）。

なおＣＲＣフラグは、受信信号のＣＲＣ３０５と、ＣＰＵ１０２がデータ３０４から演算したＣＲＣとが一致した場合にはＣＲＣフラグ「１」、一致しない場合にはＣＲＣフラグ「０」の情報を有する。

またＯＵＴＪＵＤＧＥフラグは、ＩＣチップよりリーダライタに応答動作を行うか否かを規定する信号である。応答動作を行うためにＵＩＤ値を制御レジスタ１１７に書き込む場合には「ＯＵＴＪＵＤＧＥ＝１」、それ以外の状態では、「ＯＵＴＪＵＤＧＥ＝０」との情報を有する。

またＳＴＡＴＥフラグは、ＩＣチップよりリーダライタへの応答動作を行うか否かを、上述のＯＵＴＪＵＤＧＥフラグが「１」または「０」に関わらず規定する信号である。ＩＣチップよりリーダライタへの応答動作を行う場合には「ＳＴＡＴＥ＝０」、それ以外の状態では、「ＳＴＡＴＥ≠０」（ＳＴＡＴＥ＝１を含む）との情報を有する。

ＣＲＣフラグ、ＯＵＴＪＵＤＧＥフラグ、ＳＴＡＴＥフラグ等のフラグコードは、ＲＡＭ１０４の送信データレジスタ２０３、受信データレジスタ２０４、比較レジスタ２０５、スロットレジスタ２０６に用いる以外の領域を用いて、処理が行われる。

ＣＰＵ１０２は、フラグコードを読み込み、フラグコードの種類によって処理をＮスロット（本実施の形態ではＮ＝１６）と１スロットに分岐させ、いずれかの処理を実行する。

次に図８にスロット判断（Ｎ／１スロット判断：ステップ６２１）のフローチャートを示す（図５における（Ｃ））。ＣＰＵ１０２は、１スロットの処理を開始すると、制御レジスタ１１７の状態がＥＯＦであることを検出するまで待ち（ＥＯＦ検出：ステップ６２２）、その後、ＯＵＴＪＵＤＧＥフラグ（ＯＵＴＪＵＤＧＥ判断；ステップ６２３）が１であれば、ＵＩＤ値を制御レジスタ１１７へ書き込み（ＵＩＤ応答：ステップ６２４）、応答動作を開始させ、アンチコリジョンルーチンを終了する。ＣＰＵ１０２は、１６スロットの処理を開始すると、スロットカウンタへ０を代入する（ＳＬＯＴ＝０：ステップ６２５）。次にＣＰＵ１０２は、制御レジスタ１１７の状態がＥＯＦであることを検出するまで待ち（ＥＯＦ検出：ステップ６２６）、その後、ＯＵＴＪＵＤＧＥフラグが１（ＯＵＴＪＵＤＧＥ判断；ステップ６２７）で且つスロットカウンタ値がスロットレジスタ値と同じである（スロット値比較；ステップ６２８）ときのみ、ＵＩＤ値を制御レジスタ１１７へ書き込み（ＵＩＤ応答：ステップ６２９）、応答動作を開始させる。ＣＰＵ１０２は、スロットカウンタ値を１増加させる（ＳＬＯＴ＝ＳＬＯＴ＋１：ステップ６３０）。ＣＰＵ１０２は、スロットカウンタ値が１６のときにアンチコリジョンルーチンを終了させ、スロットカウンタ値が１６より小さいとき（ＳＬＯＴ判断：ステップ６３１）には、再び、制御レジスタ１１７の状態がＥＯＦであることを検出するまで待つ（ＥＯＦ検出：ステップ６２６）。

なお、ＳＬＯＴの演算は、ＲＡＭ１０４の送信データレジスタ２０３、受信データレジスタ２０４、比較レジスタ２０５、スロットレジスタ２０６に用いる以外の領域を用いて、処理が行われる。

図９にＩｎｖｅｎｔｏｒｙ以外のコマンドのフローチャートを示す（図５における（Ｄ））。ＣＰＵ１０２は、コマンドコードの種類によって処理をＳｔａｙＱｕｉｅｔとＳｔａｙＱｕｉｅｔ以外に分岐させ（コマンド判断：ステップ７０１）、いずれかのルーチンを実行させることができる。

図９のフローチャートについて説明する。ＣＰＵ１０２は、ＳｔａｙＱｕｉｅｔコマンドの処理を開始すると、制御レジスタ１１７の状態がＥＯＦであることを検出するまで待つ（ＥＯＦ検出：ステップ７０２）。ＣＰＵ１０２は、ＣＲＣフラグが０の時に、ＳＴＡＴＥフラグを変更せずに、アンチコリジョンルーチンを終了する。一方、ＣＰＵ１０２は、ＣＲＣフラグが１の時に、ＵＩＤ値を読み込み（ＵＩＤ値読み込み：ステップ７０４）、比較レジスタに格納する（比較レジスタに格納：ステップ７０５）。ＣＰＵ１０２は、マスク値コードを読み込み、比較レジスタと比較し（マスク値比較：ステップ７０６）、一致しなかったときはＳＴＡＴＥフラグを０にして（ＳＴＡＴＥ＝０：ステップ７０７）、アンチコリジョンルーチンを終了する。一致したときは、ＳＴＡＴＥフラグを１にして（ＳＴＡＴＥ＝１：ステップ７０８）、アンチコリジョンルーチンを終了する。また、ＣＰＵ１０２は、ＳｔａｙＱｕｉｅｔコマンド以外の処理はアンチコリジョンルーチンを終了する。

以上のような形態とすることで、アンチコリジョン機能を有するＩＣチップにおいて、製品毎の無線手段の信号の種類や、規格が変更になることに伴う仕様の変更により、ＩＣチップのマスク設計の段階から作り直す必要ない。そのため、アンチコリジョンプログラムの変更だけで対応することができ、製造コストの削減及び製造時間の短縮ができる。また、マスク設計の変更によって再度作り直したＩＣチップが不具合といった懸念もない。

また従来においては、専用の衝突防止機能を有するＩＣチップを製造する際においては、衝突防止機能を備えた回路を搭載することもあった。しかしながら、本発明では衝突防止機能を読み出し専用メモリにプログラムとして格納するため、衝突防止機能を備えた回路よりも読み出し専用メモリの方が作りやすいといった利点が得られるため、ＩＣチップの不具合の削減を図ることができる。

なお、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合わせて実施することが可能である。
（実施の形態２）

実施の形態１においては、アンチコリジョン機能を行うための複数のルーチンを有するアンチコリジョンプログラムをＲＯＭに格納することによりにＩＣチップがアンチコリジョン機能を取りうる構成について示した。本実施の形態においては、実施の形態１とは異なる形態のアンチコリジョン機能を実現するための装置構成及び、回路構成について説明する。フローチャートについては実施の形態と同様であるため、必要に応じて実施の形態で述べた図を用いて説明する。

図１０に本発明におけるアンチコリジョン機能を搭載する対象であるＩＣチップのブロック図を示す。図１０は実施の形態１における図１のＩＣチップのブロック図に補助演算回路１００１を加えたものであり、図１と同様にＣＰＵ１０２と、ＲＯＭ１０３と、ＲＡＭ１０４と、コントローラ１０５と、からなる演算回路１０６と、アンテナ１０７と、共振回路１０８と、電源回路１０９と、リセット回路１１０と、クロック生成回路１１１と、復調回路１１２と、変調回路１１３と、電源管理回路１１４と、からなるアナログ部１１５と、を有する。コントローラ１０５は、ＣＰＵインターフェース（ＣＰＵＩＦ）１１６と、制御レジスタ１１７と、コード抽出回路１１８と、符号化回路１１９と、から構成される。

このようなＩＣチップにおけるアンチコリジョン機能の処理は、実施の形態１と同じであるが、一部処理を補助演算回路１００１で行う。

この補助演算回路１００１に搭載する回路として好適なものは、シフト演算回路、ＣＲＣ演算回路、がある。具体的には、図６におけるＵＩＤ値を右シフト（ステップ６０５）には右シフト回路が、図７、図９におけるＣＲＣ判断（ステップ６１２、ステップ７０３）にはＣＲＣ演算回路が適している。

次に、シフト演算回路の一例である４ビットパラレル入力−パラレル出力、右シフト回路の回路構成を図１１に示す。右シフト回路は、２入力セレクタとＯＲ回路で構成される。右シフト回路は、入力信号をシフト信号値分だけ右シフトさせて、出力信号として出力する。本回路構成は、右シフト、ビット幅４ビットに限定されること無く、左シフトやより広いビット幅入力を持つ回路にも適用可能である。

図１１において、第１の入力信号８２２と、第２の入力信号８２３と、第３の入力信号８２４と、第４の入力信号８２５と、からなる４ビット入力信号は、セレクタ８０５〜８１４へ入力される。第１のシフト信号８２０と、第２のシフト信号８２１と、からなる２ビットシフト信号は、ＯＲ回路８０１〜８０４へ入力され、セレクタ選択信号となって、セレクタ８０５〜８１４を制御する。

本実施形態の一例である４ビットパラレル入力−パラレル出力の動作を以下に説明する。なお、入力信号は２進数で「１１１１」、シフト信号は２進数で「０１」であるときの動作を説明する。

シフト信号が「０１」であるとき、ＯＲ回路８０３のみ「１」を出力し、その他ＯＲ回路はすべて「０」を出力する。ＯＲ回路８０３の出力した「１」を受け取ったセレクタ８０７、８１０、８１２は、それぞれ第２の入力信号８２３である「１」、第３の入力信号８２４である「１」、第４の入力信号８２５である「１」を、セレクタ８０８、８１１、８１２へ出力する。ＯＲ回路８０４の出力した「０」によって動作するセレクタ８０８、８１１、８１３、８１４は、それぞれ、セレクタ８０７の出力した値である「１」、セレクタ８１０の出力した値である「１」、セレクタ８１２の出力した値である「１」、あらかじめセットされた「０」を第１の出力信号８２６、第２の出力信号８２７、第３の出力信号８２８、第４の出力信号８２９へ出力する。

したがって、出力信号は２進数で「０１１１」となり、入力信号「１１１１」を右へ１ビットシフトした値となる。

次に、ＣＲＣ演算回路の一例であるＣＲＣ−１６受信回路の構成を図１２に示す。ＣＲＣ−１６受信回路は、シフトレジスタとＸＯＲ回路で構成された巡回型シフトレジスタ回路である。ＣＲＣ−１６受信回路は、入力信号をＣＲＣ生成多項式（Ｘ^１６＋Ｘ^１２＋Ｘ^５＋１）で除算する。除算した結果、余りが無ければ入力信号が正しいものであることがわかり、余りがあれば入力信号が間違っていることがわかる。本回路構成は、ＣＲＣ−１６受信回路に限定されること無く、ＣＲＣ−ＣＣＩＴ、ＣＲＣ−１２、ＣＲＣ−３２回路にも適用可能である。

本実施形態の一例であるＣＲＣ−１６受信回路の動作を以下に説明する。

シフトレジスタ９０３、９０５、９０７は、リセット信号９１１を受けて、レジスタを「０」にセットする。動作クロック９１０のタイミングで任意のビット数を持つ入力信号９０１の最初のビットがＸＯＲ回路９０８に入力されると、その値は、４ビットシフトレジスタ９０３より出力された「０」とＸＯＲ演算され、５ビットシフトレジスタ９０７へ入力される。その後、４クロック後に最初のビットは、ＸＯＲ回路９０６で、４ビットシフトレジスタ９０３より出力された「０」と再びＸＯＲ演算され、７ビットシフトレジスタ９０５へ入力される。このような処理を繰り返し、最初のビットは、ＸＯＲ回路９０４、４ビットシフトレジスタ９０３を経て、出力信号９０２として出力される。

なお、上記処理は、任意のビット数を持つ入力信号９０１をＣＲＣ−１６生成多項式（Ｘ^１６＋Ｘ^１２＋Ｘ^５＋１）で除算を行ったことと同じことである。

これら機能を有する回路を補助演算回路１００１に含み、ＣＰＵ１０２の命令によって動作することで、ＲＯＭ１０３に搭載されたルーチンよりも高速に処理を行うことが可能になる。

なお、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合わせて実施することが可能である。
（実施の形態３）

本実施の形態では、絶縁基板上に形成された薄膜トランジスタによりＩＣチップを形成する形態について説明する。

図１３（Ａ）に示すように、絶縁基板１３００を用意する。絶縁基板１３００には、ガラス基板、石英基板、プラスチック基板等が挙げられる。また、これら基板において、その裏面を研磨する等の手法によって薄くすることができる。さらに、金属元素等の導電性基板や、シリコン等の半導体性基板上に絶縁性を有する材料を用いて層を形成した基板を用いることも可能である。ＩＣチップを、例えばプラスチック基板に形成することにより、柔軟性が高く、軽量で薄型な装置を作製することができる。

絶縁基板１３００上に剥離層１３０１を選択的に形成する。勿論、剥離層１３０１を絶縁基板１３００全面に形成しても良い。剥離層１３０１はスパッタリング法やプラズマＣＶＤ法等により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）から選択された元素、又は前記元素を主成分とする合金材料、又は前記元素を主成分とする化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。

剥離層１３０１上に下地層１３０２を形成する。下地層１３０２は、酸化珪素、窒化珪素、または酸化窒化珪素等の絶縁性を有する材料を用い、単層構造または積層構造で形成することができる。積層構造を用いる場合、下地層１３０２の一層目として、膜厚１０ｎｍ以上２００ｎｍ以下（好ましくは５０ｎｍ以上１００ｎｍ以下）の酸化窒化珪素層を形成する。当該酸化窒化珪素層は、プラズマＣＶＤ法を用い、ＳｉＨ_４、ＮＨ_３、Ｎ_２Ｏ及びＨ_２を反応ガスとして形成することができる。次いで下地層１３０２のニ層目として、膜厚５０ｎｍ以上２００ｎｍ以下（好ましくは１００ｎｍ以上１５０ｎｍ以下）の酸化窒化珪素層を形成する。当該酸化窒化珪素層は、プラズマＣＶＤ法を用い、ＳｉＨ_４及びＮ_２Ｏを反応ガスとして形成することができる。

下地層１３０２上に半導体層１３０４を形成する。半導体層１３０４は、シリコン材料、又はシリコンとゲルマニウムからなる材料等、シリコン半導体層を用いて形成することができる。半導体層１３０４の結晶構造は非晶質、微結晶、多結晶のいずれでもよい。

多結晶の半導体層を形成するには、非晶質半導体層に対して加熱処理を行う手法がある。加熱処理には、レーザ照射、加熱炉、ランプ照射等が挙げられ、これらのいずれか一又は複数を用いることができる。

レーザ照射には、連続発振型のレーザビーム（ＣＷレーザ）やパルス発振型のレーザビーム（パルスレーザ）を用いることができる。レーザビームとしては、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＹＡＧレーザ、Ｙ_２Ｏ_３レーザ、ＹＶＯ_４レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波と、当該基本波の第２高調波から第４高調波といった高調波のレーザビームのいずれかを照射することで、粒径の大きな結晶を有するシリコン層を得ることができる。高調波には、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。レーザ照射におけるエネルギー密度は０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。

なお、基本波のＣＷレーザと高調波のＣＷレーザとを照射するようにしてもよいし、基本波のＣＷレーザと高調波のパルスレーザとを照射するようにしてもよい。複数のレーザ光を照射することにより、広範囲のエネルギー領域を補うことができる。

また、パルスレーザであって、非晶質状態を有するシリコン層がレーザによって溶融してから固化するまでに、次のパルスのレーザを照射できるような発振周波数でレーザを発振させるレーザビームを用いることもできる。このような周波数でレーザを発振させることで、走査方向に向かって連続的に成長した結晶粒を有するシリコン層を得ることができる。このようなレーザの発振周波数は１０ＭＨｚ以上であり、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い。

加熱処理として加熱炉を用いる場合には、非晶質状態を有する半導体層を４００〜５５０℃で２〜２０時間かけて加熱する。このとき、徐々に高温となるように温度を４００〜５５０℃の範囲で多段階に設定するとよい。最初の４００℃程度の低温加熱工程により、非晶質状態を有する半導体層に含まれる水素等が出てくるため、結晶化の際に層表面が荒れるのを低減することができる。

上記加熱処理の行程において、半導体層の結晶化を促進させる金属、例えばニッケル（Ｎｉ）を添加する。例えば、非晶質状態を有する珪素層上にニッケルを含む溶液を塗布し、加熱処理を行うことができる。このように金属を用いて加熱処理を行うことで、加熱温度を低減することができ、さらに、結晶粒界の連続した多結晶珪素層を得ることができる。ここで結晶化を促進するための金属としてはＮｉの他に、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、銀（Ａｕ）等を用いることもできる。

結晶化を促進させる金属はメモリセル等の汚染源となるため、半導体層を結晶化した後に、金属を除去するゲッタリング行程を行うことが望ましい。ゲッタリング行程では、半導体層を結晶化した後、半導体層上にゲッタリングシンクとなる層を形成し、加熱することで金属をゲッタリングシンクへ移動させる。ゲッタリングシンクには、多結晶半導体層や不純物が添加された半導体層を用いることができる。例えば、多結晶珪素層上にアルゴン等の不活性元素が添加された多結晶半導体層を形成し、これをゲッタリングシンクとして用いることができる。ゲッタリングシンクに不活性元素を添加することによって、ひずみを生じさせ、より効率的に金属を捕獲することができる。また新たにゲッタリングシンクを形成することなく、ＴＦＴの半導体層の一部にリン等の元素を添加することによって、金属を捕獲することもできる。

このように形成された半導体層を、所定の形状に加工し、島状の半導体層１３０４を形成する。加工手段には、フォトリソグラフィ法によって形成されたマスクを用いて、エッチングする。エッチングには、ウェットエッチング法又はドライエッチング法を適用することができる。

半導体層１３０４を覆うようにゲート絶縁層１３０５として機能する絶縁層を形成する。ゲート絶縁層１３０５は、下地層１３０２と同様の材料、方法により形成することができる。

図１３（Ｂ）に示すように、ゲート絶縁層１３０５を介してゲート電極層１３０６として機能する導電層を形成する。ゲート電極層１３０６はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を有する合金膜を用いることができる。ゲート電極層１３０６は、単層構造又は積層構造とすることができ、積層構造として窒化タンタルとタングステンの積層構造を適用することができる。ゲート電極層１３０６の加工手段には、フォトリソグラフィ法によって形成されたマスクを用いて、エッチングする。エッチングには、ウェットエッチング法又はドライエッチング法を適用することができる。

ゲート電極層１３０６の側面にサイドウォール１３０７と呼ばれる絶縁物を形成する。サイドウォール１３０７は、下地層１３０２と同様の材料、方法により形成することができる。またサイドウォール１３０７の端部にテーパ形状を有するためには、等方性エッチングを用いればよい。サイドウォール１３０７により、ゲート長が狭くなるにつれて生じる短チャネル効果を防止することができる。短チャネル効果はＮチャネル型ＴＦＴに顕著であるため、少なくともＮチャネル型ＴＦＴのゲート電極側面に設けるとよい。

このような状態で、ゲート絶縁層１３０５をエッチングする。その結果、半導体層１３０４の一部や下地層１３０２が露出する。エッチングには、ウェットエッチング法又はドライエッチング法を適用することができる。

そして、ゲート電極層１３０６、及びサイドウォール１３０７を用いて、半導体層１３０４に不純物元素を添加し、高濃度不純物領域１３１０、１３１２を形成する。Ｎチャネル型ＴＦＴとする場合、不純物元素はリン（Ｐ）を用い、Ｐチャネル型ＴＦＴとする場合、不純物元素はボロン（Ｂ）を用いることができる。このとき、不純物元素の添加量によっては、サイドウォール１３０７下方に低濃度不純物領域が形成される。本実施の形態ではＮチャネル型の不純物領域にのみ低濃度不純物領域１３１１を形成する。低濃度不純物領域１３１１は、短チャネル効果を防止することができるからである。このような低濃度不純物領域を有する構造をＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造と呼ぶ。

その後、下地層１３０２、半導体層１３０４、ゲート電極層１３０６、サイドウォール１３０７を覆うように絶縁層１３１４を形成する。絶縁層１３１４は、ＣＶＤ法によってシリコンを有する材料から形成するとよい。

絶縁層１３１４を形成後、必要に応じて加熱処理を行う。加熱処理には、上記結晶化と同様な手段を用いることができる。加熱処理により、不純物領域の活性化を行うことができる。ＣＶＤ法により形成された絶縁層１３１４は、水素を多く含むため、上記加熱処理により水素が拡散し、不純物領域の膜あれを低減することができる。

図１３（Ｃ）に示すように、層間膜として機能する絶縁層１３１５、１３１６を形成する。絶縁層１３１５、１３１６には、無機材料又は有機材料を用いることができる。無機材料は、酸化珪素、窒化珪素、酸化窒化珪素等を用いることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、シリコン（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。無機材料を用いると不純物元素の侵入を防止することができ、有機材料を用いると平坦性を高めることができる。そのため、本実施の形態では、絶縁層１３１５に無機材料を用い、絶縁層１３１６に有機材料を用いる。

絶縁層１３１４、１３１５、１３１６にコンタクトホールを形成して配線１３１８を形成する。配線１３１８は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を有する合金膜を用いることができる。配線１３１８は、単層構造又は積層構造を用いることができ、例えば第１層にタングステン、窒化タングステン等を用い、第２層にアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）、アルミニウムとチタンの合金（Ａｌ−Ｔｉ）を用い、第３層に窒化チタン膜、チタン膜等を順次積層した構造を適用することができる。配線１３１８の加工には、フォトリソグラフィ法で形成されたマスクを用いた、エッチング法がある。エッチング法には、ウェットエッチング法又はドライエッチング法を適用することができる。配線１３１８は、半導体層１３０４では不純物領域に接続し、このような配線をソース電極、ドレイン電極と呼ぶことができる。

このようにして、Ｎチャネル型ＴＦＴ１３３０、Ｐチャネル型ＴＦＴ１３３１を形成することができる。

その後必要に応じて、配線１３１８上に保護膜１３１９を形成する。保護膜１３１９は、珪素を有する酸化物、又は珪素を有する窒化物によって形成することができる。例えば、窒化珪素を用いて保護膜１３１９を形成する。その結果、水分や酸素の侵入を防止することができる。

図１３（Ｄ）に示すように、ＴＦＴ間に開口部を形成し、エッチング剤１３２５を導入する。開口部はウェットエッチング法又はドライエッチング法を用いて形成することができる。なお開口部の形成位置は、ＴＦＴ間でなくともよく、半導体層１３０４が形成されない領域であればよい。エッチング剤１３２５は、ウェットエッチング法であれば、フッ酸を水やフッ化アンモニウムで希釈した混液、フッ酸と硝酸の混液、フッ酸と硝酸と酢酸の混液、過酸化水素と硫酸の混液、過酸化水素とアンモニウム水と水の混液、過酸化水素と塩酸と水の混液等を用いる。また、ドライエッチング法であれば、フッ素等のハロゲン系の原子や分子を含む気体、又は酸素を含む気体を用いる。好ましくは、エッチング剤として、フッ化ハロゲン又はハロゲン間化合物を含む気体又は液体、例えば三フッ化塩素（ＣｌＦ_３）を適用することができる。

エッチング剤を導入することにより、剥離層１３０１が除去される。すると、絶縁基板１３００が剥離される。このようにして、薄型化、軽量化を達成したＩＣチップを形成することができる。

エッチング剤を導入する方法以外に、レーザ描画により剥離層１３０１を露出させたり、ＩＣチップの側面に切り込みをいれる等して、物理的に絶縁基板１３００を剥離させてもよい。

図１３（Ｅ）に示すように、フィルム１３２７、１３２８によって覆い、ＩＣチップを完成させることができる。このとき、接着層１３２９を用いて、フィルム１３２７や１３２８と貼り合わせてもよい。フィルム１３２７、１３２８には、水分や酸素等の侵入を防ぐために、保護膜を形成しても良い。また配線１３１８上には保護膜１３１９が形成されているため、下地層１３０２又は接着層１３２９の下方に保護膜を形成してもよい。保護膜は、珪素を有する酸化物、又は珪素を有する窒化物によって形成することができる。

このように絶縁基板上、さらに絶縁基板を剥離したＩＣチップは、より軽量で安価に提供することができる。またこのようなＩＣチップは柔軟性に富むため、曲面に貼り付けることも可能である。

また、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合わせて実施することが可能である。そのため、本発明の半導体装置のアンチコリジョン機能を有するＩＣチップにおいて、製品毎の無線手段の信号の種類や、規格が変更になることに伴う仕様の変更により、ＩＣチップのマスク設計の段階から作り直す必要ない。そのため、アンチコリジョンプログラムの変更だけで対応することができ、製造コストの削減及び製造時間の短縮ができる。また、マスク設計の変更によって再度作り直したＩＣチップが不具合といった懸念もない。

また従来においては、専用の衝突防止機能を有するＩＣチップを製造する際においては、衝突防止機能を備えた回路を搭載することもあった。しかしながら、本発明では、衝突防止機能を読み出し専用メモリにプログラムとして格納することにより、衝突防止機能を備えた回路より読み出し専用メモリの方が作りやすいことによるＩＣチップの不具合の削減を図ることができる。
（実施の形態４）

本実施の形態では、単結晶シリコンに形成されたトランジスタによりＩＣチップを形成する形態について図１４を用いて説明する。

まず、図１４（Ａ）を用いて、トランジスタの作製工程について説明する。単結晶シリコンからなるシリコン基板１９０１を用意する。そして、シリコン基板の主面（素子形成面または回路形成面）の第１の素子形成領域にｎ型ウェル１９０２を、第２の素子形成領域にｐ型ウェル１９０３をそれぞれ選択的に形成する。また、シリコン基板の裏面を研磨する等の手法によって薄くすることも可能である。予め、シリコン基板を薄膜化することによって、軽量で薄型な半導体装置を作製することができる。

次いで、第１の素子形成領域と第２の素子形成領域とを区画するための素子分離領域となるフィールド酸化膜１９０４を形成する。フィールド酸化膜１９０４は厚い熱酸化膜であり、公知のＬＯＣＯＳ法を用いて形成すればよい。なお、素子分離法は、ＬＯＣＯＳ法に限定されず、例えば素子分離領域はトレンチ分離法を用いてトレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組み合わせであってもよい。

次いで、シリコン基板の表面を、例えば熱酸化させることによってゲート絶縁膜を形成する。ゲート絶縁膜は、ＣＶＤ法を用いて形成してもよく、酸化窒化珪素膜や酸化珪素膜や窒化珪素膜やそれらの積層膜を用いることができる。

次いで、ポリシリコン層１９０５ｂ、１９０６ｂとシリサイド層１９０５ａ、１９０６ａとの積層膜を全面に形成し、リソグラフィ技術およびドライエッチング技術に基づき積層膜を形成することによってゲート絶縁膜上にポリサイド構造を有するゲート電極１９０５、１９０６を形成する。ポリシリコン層１９０５ｂ、１９０６ｂは低抵抗化するために予め、１０^２１／ｃｍ^３程度の濃度でリン（Ｐ）をドープしておいても良いし、ポリシリコン層を形成した後で濃いｎ型不純物を拡散させても良い。また、シリサイド層１９０５ａ、１９０６ａを形成する材料はモリブデンシリサイド（ＭｏＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）などを適用することが可能であり、公知の方法に従い形成すれば良い。

次いで、エクステンション領域を形成するために、ゲート絶縁膜を介してシリコン半導体基板にイオン注入を行う。本実施の形態においては、各ソース領域およびドレイン領域とチャネル形成領域との間に形成された不純物領域をエクステンション領域と呼ぶ。エクステンション領域１９０７、１９０８の不純物濃度は、ソース領域およびドレイン領域の不純物濃度よりも低い場合もあるし、同等の場合もあるし、高い場合もある。即ち、エクステンション領域の不純物濃度は、半導体装置に要求される特性に基づいて決定すればよい。

本実施の形態は、本発明に適用されるＣＭＯＳ回路を製造する場合であるので、ｐチャネル型ＦＥＴを形成すべき第１の素子形成領域をレジスト材料で被覆し、ｎ型不純物であるヒ素（Ａｓ）やリン（Ｐ）をシリコン基板に注入する。また、ｎチャネル型ＦＥＴを形成すべき第２の素子形成領域をレジスト材料で被覆し、ｐ型不純物であるボロン（Ｂ）をシリコン基板に注入する。

次いで、イオン注入された不純物の活性化および、イオン注入によって発生したシリコン基板における結晶欠陥を回復するために、第１回目の活性化処理を行う。Ｓｉの融点程度の温度まで半導体基板を加熱して活性化する。

次いで、ゲート電極の側壁にサイドウォール１９０９、１９１０を形成する。例えば酸化珪素からなる絶縁材料層を全面にＣＶＤ法にて体積させ、かかる絶縁材料層をエッチバックすることによってサイドウォールを形成すればよい。エッチバックの際に自己整合的にゲート絶縁膜を選択的に除去してもよい。また、エッチバック後にゲート絶縁膜のエッチングを行ってもよい。こうして、ゲート電極の幅と、そのゲート電極の側壁の両側に設けられたサイドウォールの幅とを合計した幅を有するゲート絶縁膜１９１１、１９１２が形成される。

次いで、ソース領域およびドレイン領域を形成するために、露出したシリコン基板にイオン注入を行う。ｐチャネル型ＦＥＴを形成すべき第１の素子形成領域をレジスト材料で被覆し、ｎ型不純物であるヒ素（Ａｓ）やリン（Ｐ）をシリコン基板に注入してソース領域１９１３及びドレイン領域１９１４を形成する。また、ｎチャネル型ＦＥＴを形成すべき第２の素子形成領域をレジスト材料で被覆し、ｐ型不純物であるボロン（Ｂ）をシリコン基板に注入してソース領域１９１５及びドレイン領域１９１６を形成する。

次いで、イオン注入された不純物の活性化および、イオン注入によって発生したシリコン基板における結晶欠陥を回復するために、第２回目の活性化処理を行う。

そして、活性化後に層間絶縁膜やプラグ電極やメタル配線等を形成する。第１の層間絶縁膜１９１７は、プラズマＣＶＤ法や減圧ＣＶＤ法を用いて酸化シリコン膜や酸化窒化シリコン膜などを形成する。さらにその上にリンガラス（ＰＳＧ）、あるいはボロンガラス（ＢＳＧ）、もしくはリンボロンガラス（ＰＢＳＧ）の第２の層間絶縁膜１９１８が形成する。第２の層間絶縁膜１９１８は、平坦性を上げるため、スピンコート法や常圧ＣＶＤ法で作製する。なお、層間絶縁膜は単層であってもよいし、３層以上の多層構造であってもよい。

ソース電極１９１９、１９２１、及びドレイン電極１９２０、１９２２は、第１の層間絶縁膜１９１７および第２の層間絶縁膜１９１８にそれぞれのＦＥＴのソース領域及びドレイン領域に達するコンタクトホールを形成した後に形成するもので、低抵抗材料として通常良く用いられるアルミニウム（Ａｌ）を用いると良い。また、Ａｌとチタン（Ｔｉ）の積層構造としても良い。

なお、コンタクト穴は、電子線直接描画技術によって形成してもよい。電子線直接描画は、ポジ型の電子線描画用レジストを第１の層間絶縁膜１９１７及び第２の層間絶縁膜１９１８上の全面に形成し、電子線が照射された部分を現像液によって溶解させる。そして、コンタクト穴が形成される箇所のレジストに穴が空き、レジストをマスクとしてドライエッチングを行なうことにより、所定の位置の第１の層間絶縁膜１９１７及び第２の層間絶縁膜１９１８がエッチングされてコンタクト穴を形成することができる。

最後に、パッシベーション膜１９２３を形成する。図１６において向かって左側がｐチャネル型トランジスタ１９２５であり、右側がｎチャネル型トランジスタ１９２６である。

パッシベーション膜１９２３は、プラズマＣＶＤ法で窒化シリコン膜、または酸化シリコン膜、あるいは窒化酸化シリコン膜で形成されている。また、窒化シリコン膜等の代わりに有機樹脂膜、若しくはパッシベーション膜の上に有機樹脂膜を積層してもよい。有機樹脂材料として、ポリイミド、ポリアミド、アクリル、ベンゾシクロブテン（ＢＣＢ）などを用いることができる。有機樹脂膜を用いる利点は、膜の形成方法が簡単である点や、比誘電率が低いので寄生容量を低減できる点、平坦化するのに適している点などがある。勿論、上述した以外の有機樹脂膜を用いても良い。

このようにして、単結晶基板上にｐチャネル型トランジスタ１９２５とｎチャネル型トランジスタ１９２６を形成することができる。

なお、ｐチャネル型トランジスタ１９２５とｎチャネル型トランジスタ１９２６の作成された基板において、その裏面を研磨する等の手法によってさらに半導体装置を薄くしてもよい。シリコン基板をさらに薄膜化することによって、軽量で薄型な半導体装置を作製することができる。

そして、図１４（Ｂ）に示すように、フィルム１９２７、１９２８によって覆い、ＩＣチップを完成させることができる。フィルム１９２７、１９２８には、水分や酸素等の侵入を防ぐために、保護膜を形成しても良い。保護膜は、珪素を有する酸化物、又は珪素を有する窒化物によって形成することができる。また、フィルムにはＩＣチップのアンテナとなるパターンが形成されていてもよい。

このように単結晶基板上に形成されたＩＣチップは、軽量でより小型化された製品を提供することができる。またこのようなＩＣチップは小型化された半導体装置を作成することができ、トランジスタのばらつきも小さいため、好適である。

また従来においては、専用の衝突防止機能を有するＩＣチップを製造する際においては、衝突防止機能を備えた回路を搭載することもあった。しかしながら、本発明では、衝突防止機能を読み出し専用メモリにプログラムとして格納することにより、衝突防止機能を備えた回路より読み出し専用メモリの方が作りやすいことによるＩＣチップの不具合の削減を図ることができる。
（実施の形態５）

本実施の形態では、本発明における半導体装置の例として、暗号処理機能を有するＩＣチップについて図１５を用いて説明する。

まず、図１５を用いてＩＣチップのブロック構成を説明する。図１５において、ＩＣチップ１０１は、ＣＰＵ１０２と、ＲＯＭ１０３と、ＲＡＭ１０４と、コントローラ１０５と、からなる演算回路１０６と、アンテナ１０７と、共振回路１０８と、電源回路１０９と、リセット回路１１０と、クロック生成回路１１１と、復調回路１１２と、変調回路１１３と、電源管理回路１１４と、からなるアナログ部１１５と、を有する。コントローラ１０５は、ＣＰＵインターフェース（ＣＰＵＩＦ）１１６と、制御レジスタ１１７と、コード抽出回路１１８と、符号化回路１１９と、から構成される。なお、図１５では、説明の簡単化のため、通信信号を受信信号１２０と、送信信号１２１とに分けて示したが、実際には、両者は重ね合わされており、ＩＣチップ１０１及びリーダライタの間で同時に送受信される。受信信号１２０は、アンテナ１０７と共振回路１０８とで受信された後、復調回路１１２により復調される。また、送信信号１２１は、変調回路１１３により変調された後、アンテナ１０７より送信される。

図１５において、通信信号により形成される磁界中にＩＣチップ１０１を置くと、アンテナ１０７と共振回路１０８により、誘導起電力を生じる。誘導起電力は、電源回路１０９における電気容量により保持され、また電気容量によって電位が安定化され、ＩＣチップ１０１の各回路に電源電圧として供給される。リセット回路１１０は、ＩＣチップ１０１全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。クロック生成回路１１１は、電源管理回路１１４より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路１１２は、ＡＳＫ方式の受信信号１２０の振幅の変動を”０”／”１”の受信データ１２２として検出する。復調回路１１２は、例えばローパスフィルターとする。さらに、変調回路１１３は、送信データをＡＳＫ方式の送信信号１２１の振幅を変動させて送信する。例えば、送信データ１２３が”０”の場合、共振回路１０８の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路１１４は、電源回路１０９より演算回路１０６に供給される電源電圧または演算回路１０６における消費電流を監視し、クロック生成回路１１１において、クロック信号の周波数とデューティー比を変更するための制御信号を生成する。

本実施の形態におけるＩＣチップの動作を説明する。まず、リーダライタより送信された受信信号１２０により、ＩＣチップ１０１が暗号文データを含む受信信号１２０受信する。受信信号１２０は、復調回路１１２で復調された後、コード抽出回路１１８で制御コマンドや暗号文のデータなどに分解され、制御レジスタ１１７に格納される。ここで、制御コマンドは、ＩＣチップ１０１の応答を指定するデータである。例えば、固有ＩＤ番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。

続いて、演算回路１０６において、ＣＰＵ１０２が、ＲＯＭ１０３に格納された暗号解読プログラムにしたがって、ＲＯＭ１０３にあらかじめ格納された秘密鍵１５０１を用いて暗号文を解読（復号）する。復号された暗号文（復号文）は、制御レジスタ１１７に格納される。この際、ＲＡＭ１０４をデータ格納領域として用いる。なお、ＣＰＵ１０２は、ＣＰＵＩＦ１１６を介してＲＯＭ１０３、ＲＡＭ１０４、制御レジスタ１１７にアクセスする。ＣＰＵＩＦ１１６は、ＣＰＵ１０２が要求するアドレスより、ＲＯＭ１０３、ＲＡＭ１０４、制御レジスタ１１７のいずれかに対するアクセス信号を生成する機能を有している。

最後に、符号化回路１１９において、復号文から送信データ１２３を生成し、変調回路１１３で変調し、アンテナ１０７より送信信号１２１をリーダライタに送信する。

なお、本実施の形態では、演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。

また従来においては、専用の衝突防止機能を有するＩＣチップを製造する際においては、衝突防止機能を備えた回路を搭載することもあった。しかしながら、本発明では、衝突防止機能を読み出し専用メモリにプログラムとして格納することにより、衝突防止機能を備えた回路より読み出し専用メモリの方が作りやすいことによるＩＣチップの不具合の削減を図ることができる。
（実施の形態６）

アンテナは、電波法に定められた範囲内で目的見合った大きさ、形状であればよい。送受信される信号は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などが設定される。具体的なアンテナとしては、ダイポールアンテナ、パッチアンテナ、ループアンテナ、八木アンテナなどが用いればよい。本実施の形態では、ＩＣチップに接続されるアンテナ形状について説明する。

図１６（Ａ）に示すように、ＩＣチップ１６０１に接続されるアンテナ１６０２を示す。図１６（Ａ）において、ＩＣチップ１６０１が中心部に設けられ、アンテナ１６０２はＩＣチップ１６０１の接続端子に接続されている。アンテナの長さを確保するため、アンテナ１６０２は矩形状に折れ曲がっている。

図１６（Ｂ）には、ＩＣチップ１６０１が一端側に設けられ、アンテナ１６０３はＩＣチップ１６０１の接続端子に接続されている。アンテナの長さを確保するため、アンテナ１６０３は矩形状に折れ曲がっている。

図１６（Ｃ）には、ＩＣチップ１６０１の両端に矩形状に折れ曲がったアンテナ１６０４が設けられている。

図１６（Ｄ）には、ＩＣチップ１６０１の両端に直線上のアンテナ１６０５が設けられている。

このようにアンテナの形状はＩＣチップの構造若しくは偏波、又は用途に見合ったものを選択すればよい。そのため、ダイポールアンテナであれば折り返しダイポールアンテナであってもよい。ループアンテナであれば、円形ループアンテナ、方形ループアンテナであってもよい。パッチアンテナであれば円形パッチアンテナ、方形パッチアンテナであってもよい。

パッチアンテナの場合、セラミック等の誘電材料を用いたアンテナを用いればよい。パッチアンテナの基板として用いる誘電材料の誘電率を高くすることによってアンテナを小型化することができる。また、パッチアンテナの場合、機械強度が高いため、繰り返し使用することが可能である。

パッチアンテナの誘電材料は、セラミック、有機樹脂、又はセラミックと有機樹脂の混合物等で形成することができる。セラミックの代表例としては、アルミナ、ガラス、フォルステライト等が挙げられる。さらには、複数のセラミックを混合して用いてもよい。また、高い誘電率を得るためには、誘電体層を、強誘電体材料で形成することが好ましい。強誘電体材料の代表例としては、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、ジルコン酸鉛（ＰｂＺｒＯ_３）、二オブ酸リチウム（ＬｉＮｂＯ_３）、チタン酸ジルコン鉛（ＰＺＴ）等が挙げられる。さらには、複数の強誘電体材料を混合して用いてもよい。

また従来においては、専用の衝突防止機能を有するＩＣチップを製造する際においては、衝突防止機能を備えた回路を搭載することもあった。しかしながら、本発明では、衝突防止機能を読み出し専用メモリにプログラムとして格納することにより、衝突防止機能を備えた回路より読み出し専用メモリの方が作りやすいことによるＩＣチップの不具合の削減を図ることができる。
（実施の形態７）

本発明の半導体装置は、ＩＣチップとして利用できる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの具体例に関して図１７を用いて説明する。本発明のＩＣチップは、リーダライタとＩＣチップ間の信号の送受信における衝突防止機能を有している。このため、図１７に示すような様々な商品に添付されたＩＣチップの情報を同時に読み取ることが可能となる。また、ＲＦＩＤは実施の形態３で示したように薄膜トランジスタを用いることで薄型化できるため、物品のデザイン性の低下を防ぐことができる。

図１７に本発明の読み取りにおける一態様を示す。図１７に示すＩＣチップ１７０１は、非接触でリーダライタ１７０３とデータの送受信を行う非接触型である。電波圏内１７０２に存在するＩＣチップ１７０１は、リーダライタ１７０３と無線通信を行うことができる。なお、ＩＣチップ１７０１とリーダライタ１７０３との距離、すなわち電波圏内１７０２の距離は、無線通信に用いる周波数に起因する。また周波数は、ＩＣチップ１７０１に用いられる実行アンテナ長に起因する。この実行アンテナ長はアンテナ形状に起因する。

図１７において、リーダライタ１７０３は包装用容器類１７０５、記憶媒体１７０６、書籍類１７０７がリーダライタの電波圏内に存在し、リーダライタはコンピュータと電気的に接続され、商品の管理または商品の情報の読み取り等をおこなう。なお、包装用容器類１７０５とは、お弁当等の包装紙、ペットボトル等を指すものとする。また、書籍類１７０７とは、書物、本等を指すものとする。また、記憶媒体１７０６とは、ＤＶＤソフト、ビデオテープ等を指すものとする。図１７において、電波圏内１７０２に存在する本発明の衝突防止機能を有するＩＣチップ１７０１を有する包装用容器類１７０５、記憶媒体１７０６、書籍類１７０７は、リーダライタ１７０３により、瞬時にそれぞれの情報を読み出される。

包装用容器類１７０５、記憶媒体１７０６、書籍類１７０７等にＩＣチップ１７０１を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。ＩＣチップ１７０１の設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。このようにして、包装用容器類１７０５、記憶媒体１７０６、書籍類１７０７等にＩＣチップを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。

以上のように、本発明の半導体装置は物品であればどのようなものにでも設けて使用してもよく、ほかにも紙幣、硬貨、有価証券類、証書類、無記名債券類、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に使用することができる。本実施の形態は、上述した他の実施の形態と自由に組み合わせて行うことができる。

また、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合わせて実施することが可能である。そのため、本発明の半導体装置のアンチコリジョン機能を有するＩＣチップにおいて、製品毎の無線手段の信号の種類や、規格が変更になることに伴う仕様の変更により、ＩＣチップのマスク設計の段階から作り直す必要ない。そのため、アンチコリジョンプログラムの変更だけで対応することができ、製造コストの削減及び製造時間の短縮ができる。また、マスク設計の変更によって再度作り直したＩＣチップが不具合といった懸念もなくすことができる。

本発明の半導体装置を示したブロック図。本発明の半導体装置におけるメモリのブロック図。本発明における信号のブロック図。本発明のアンチコリジョン機構を示したフローチャート図。本発明のアンチコリジョン機構を示したフローチャート図。本発明のアンチコリジョン機構を示したフローチャート図。本発明のアンチコリジョン機構を示したフローチャート図。本発明のアンチコリジョン機構を示したフローチャート図。本発明のアンチコリジョン機構を示したフローチャート図。本発明の半導体装置を示したブロック図。本発明の半導体装置を示したブロック図。本発明の半導体装置を示したブロック図。本発明の半導体装置の作製方法に関する図本発明の半導体装置の作製方法に関する図本発明の半導体装置を示したブロック図。本発明のアンテナ形状について示した図。本発明の半導体装置の使用例について示した図。

符号の説明

１０１ＩＣチップ
１０２ＣＰＵ
１０３ＲＯＭ
１０４ＲＡＭ
１０５コントローラ
１０６演算回路
１０７アンテナ
１０８共振回路
１０９電源回路
１１０リセット回路
１１１クロック生成回路
１１２復調回路
１１３変調回路
１１４電源管理回路
１１５アナログ部
１１６ＣＰＵインターフェース（ＣＰＵＩＦ）
１１７制御レジスタ
１１８コード抽出回路
１１９符号化回路
１２０受信信号
１２１送信信号
１２２受信データ
１２３送信データ
２０１アンチコリジョンプログラム
２０２ＵＩＤ
２０３送信データレジスタ
２０４受信データレジスタ
２０５比較レジスタ
２０６スロットレジスタ
３０１ＳＯＦ
３０２フラグ
３０３コマンド
３０４データ
３０５ＣＲＣ
３０６ＥＯＦ
４０１ステップ
４０２ステップ
４０３ステップ
４０４ステップ
４０９ステップ
５０１ステップ
５０２ステップ
５０３ステップ
５０４ステップ
５０９ステップ
６０１ステップ
６０２ステップ
６０３ステップ
６０４ステップ
６０５ステップ
６０６ステップ
６１１ステップ
６１２ステップ
６１３ステップ
６１４ステップ
６１５ステップ
６１６ステップ
６１７ステップ
６１８ステップ
６１９ステップ
６２１ステップ
６２２ステップ
６２３ステップ
６２４ステップ
６２５ステップ
６２６ステップ
６２７ステップ
６２８ステップ
６２９ステップ
６３０ステップ
６３１ステップ
７０１ステップ
７０２ステップ
７０３ステップ
７０４ステップ
７０５ステップ
７０６ステップ
７０７ステップ
７０８ステップ
８０１ＯＲ回路
８０３ＯＲ回路
８０４ＯＲ回路
８０５セレクタ
８０５セレクタ
８０７セレクタ
８０８セレクタ
８１０セレクタ
８１２セレクタ
８２０シフト信号
８２１シフト信号
８２２入力信号
８２３入力信号
８２４入力信号
８２５入力信号
８２６出力信号
８２７出力信号
８２８出力信号
８２９出力信号
９０１入力信号
９０２出力信号
９０３シフトレジスタ
９０３シフトレジスタ
９０４ＸＯＲ回路
９０５シフトレジスタ
９０６ＸＯＲ回路
９０７シフトレジスタ
９０８ＸＯＲ回路
９１０動作クロック
９１１リセット信号
１００１補助演算回路
１３００絶縁基板
１３０１剥離層
１３０２下地層
１３０４半導体層
１３０５ゲート絶縁層
１３０６ゲート電極層
１３０７サイドウォール
１３１０高濃度不純物領域
１３１１低濃度不純物領域
１３１４絶縁層
１３１５絶縁層
１３１６絶縁層
１３１８配線
１３１９保護膜
１３２５エッチング剤
１３２７フィルム
１３２９接着層
１３３０Ｎチャネル型ＴＦＴ
１３３１Ｐチャネル型ＴＦＴ
１５０１秘密鍵
１６０１ＩＣチップ
１６０２アンテナ
１６０３アンテナ
１６０４アンテナ
１６０５アンテナ
１７０１ＩＣチップ
１７０２電波圏内
１７０３リーダライタ
１７０５包装用容器類
１７０６記憶媒体
１７０７書籍類
１９０１シリコン基板
１９０２ｎ型ウェル
１９０３ｐ型ウェル
１９０４フィールド酸化膜
１９０５ゲート電極
１９０７エクステンション領域
１９０９サイドウォール
１９１１ゲート絶縁膜
１９１３ソース領域
１９１４ドレイン領域
１９１５ソース領域
１９１６ドレイン領域
１９１７層間絶縁膜
１９１８層間絶縁膜
１９１９ソース電極
１９２０ドレイン電極
１９２３パッシベーション膜
１９２５ｐチャネル型トランジスタ
１９２６ｎチャネル型トランジスタ
１９２７フィルム
２０１Ａコマンド判断ルーチン
２０１Ｂマスク長判断ルーチン
２０１ＣＣＲＣ判断ルーチン
２０１Ｄスロット判断ルーチン
１９０５ａシリサイド層
１９０５ｂポリシリコン層

Claims

演算回路、及び外部との信号の送受信を行うための回路を有し、
前記演算回路は、中央処理装置、ランダムアクセスメモリ、読み出し専用メモリ、及びコントローラを有し、
前記読み出し専用メモリには、前記外部との信号の送受信における衝突防止処理を行うためのプログラムが記憶されており、
前記プログラムは、
前記外部からの信号のコマンドを判断する機能を有する第１のルーチンと、
前記コマンドの判断がされた信号のマスク長を判断する機能を有する第２のルーチンと、
前記マスク長の判断がされた信号の巡回冗長検査を行う機能を有する第３のルーチンと、
前記巡回冗長検査が行われた信号のスロットを判断する機能を有する第４のルーチンと、を有し、
前記第１乃至第４のルーチンが前記中央処理装置において処理されることで、前記演算回路は前記衝突防止処理を行うことを特徴とする半導体装置。
演算回路、補助演算回路、及び外部との信号の送受信を行うための回路を有し、
前記演算回路は、中央処理装置、ランダムアクセスメモリ、読み出し専用メモリ、及びコントローラを有し、
前記読み出し専用メモリには、前記外部との信号の送受信における衝突防止処理を行うためのプログラムが記憶されており、
前記プログラムは、
前記外部からの信号のコマンドを判断する機能を有する第１のルーチンと、
前記コマンドの判断がされた信号のマスク長を判断する機能を有する第２のルーチンと、
前記マスク長の判断がされた信号の巡回冗長検査を行う機能を有する第３のルーチンと、
前記巡回冗長検査が行われた信号のスロットを判断する機能を有する第４のルーチンと、を有し、
前記第１のルーチン、前記第２のルーチン、及び前記第４のルーチンが前記前記中央処理装置において処理され、前記第３のルーチンが前記補助演算回路において処理されることで、前記演算回路は前記衝突防止処理を行うことを特徴とする半導体装置。
請求項１又は２において、
前記外部からの信号は、フレームの開始のコード、フラグのコード、コマンドのコード、データのコード、巡回冗長検査のコード、及びフレームの終了のコードを有することを特徴とする半導体装置。
請求項１乃至３のいずれか１項において、
前記コントローラは、ＣＰＵインターフェイス、制御レジスタ、コード抽出回路、及び符号化回路を有することを特徴とする半導体装置。
請求項４において、
前記制御レジスタは、前記フレームの開始のコードを判断して前記衝突防止処理を行うプログラムが実行されることを特徴とする半導体装置。
請求項１乃至５のいずれか１項において、
前記外部との信号の送受信を行うための回路は、アンテナ、共振回路、電源回路、リセット回路、クロック生成回路、復調回路、変調回路、及び電源管理回路のいずれかを有することを特徴する半導体装置。
請求項１乃至６のいずれか１項における前記半導体装置を備えたＲＦＩＤ用ＩＣチップ、ＩＤチップ、ＩＣタグ、ＩＤタグ、ＲＦタグ、無線タグ、電子タグ、またはトランスポンダ。