KR20080027282A - 반도체 디바이스 및 그것의 구동 방법 - Google Patents

반도체 디바이스 및 그것의 구동 방법 Download PDF

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Abstract

상태 제어 레지스터는 무선 통신으로 동작되는 반도체 디바이스에서 연산 회로 및 통신 회로에 부가하여 제공된다. 큰 전력을 소모하는 연산 회로의 동작은 전송 또는 수신 데이터에서, 즉 동작하는 자기장이 변하는 경우에 정지되는 반면에, 연산 회로는 동작하는 자기장이 변하지 않는 경우에는 동작될 수 있다. 동작하는 자기장이 변하는 경우에, 수신 회로 또는 전송 회로에 의한 수신 또는 전송을 위해 최소로 요구되는 기능을 구현함으로써 대용량 전원이 필요하지 않다. 즉, 고레벨 연산 처리가 작은 스케일의 전원 회로에 의해 수행될 수 있다. 이 방식에서, 고기능 및 저전력 소모형 반도체 디바이스가 제공되고, 이것은 큰 스케일 회로가 제공되는 반도체 디바이스용으로 적합한 구조이다.
Figure P1020077030761
상태 제어 레지스터, 포락선, 기전력, 자기장, 불순물

Description

반도체 디바이스 및 그것의 구동 방법{Semiconductor device and driving method thereof}
본 발명은 무선 통신에 의해 데이터 신호들을 전송 및 수신하는 반도체 디바이스에 관한 것이다. 특히, 본 발명은 박막 트랜지스터를 사용하여 형성된 반도체 디바이스에 관한 것이다.
최근, 초소형화된 IC 칩 및 무선 통신용 안테나가 제공되는 반도체 디바이스(이하, "반도체 디바이스" 또는 "IC 태그"라 함)가 관심을 끌고 있다. 이 반도체 디바이스는 판독기(reader)/기록기(writer)로 언급되는 무선 통신 디바이스를 통해, 비접촉에 의한 데이터의 전송 및 수신을 수행한다.
무선 통신에 의해 데이터를 전송 및 수신하는 반도체 디바이스의 응용 분야로서는, 분배 산업에서의 상품관리가 알려져 있다. 바코드를 사용하는 상품관리 시스템은 현재 확대되고 있지만, 바코드가 곡선표면에 부착되거나, 또는 바코드가 광학적으로 판독되므로 인쇄된 표면이 손상될 때에는 데이터가 성공적으로 판독될 수 없는 경우가 존재한다. 달리 말해서, 판독기/기록기라고 불리는 무선 통신 디바이 스를 사용하여 비접촉에 의한 데이터의 전송 및 수신을 수행하는 방법에 있어서, 판독은 상품의 형태와 무관하게 수행될 수 있다. 그러므로, 보다 높은 효율성, 보다 낮은 가격 등의 상품 관리가 기대된다. 또한, 티켓, 항공기 승객의 티켓, 또는 자동 요금 조정과 같은 광범위한 응용들이 기대된다(일본특허공개공보 제2000-149194호 참조). 미세한 반도체에 의해 사람 및 물품들을 식별 및 관리하는 이러한 시스템은 RFID(Radio Frequency Identification)이라 불리며, IT 사회를 위한 기본적인 기술로서 점차 관심을 끌고 있다.
RFID의 전자통신 표준에 대해, 예컨대 ISO/IEC 15693이 지정되어 있다. ISO/IEC 15693에 따라서, 13.56MHz ± 7kHz가 통신 신호에서 반송파의 주파수로서 사용되며, ASK(Amplitude Shift Keying) 방법이 판독기/기록기에서 반도체 디바이스로의 데이터 전송을 위해 이용된다.
도 5에는, ASK 방법에 따른 반도체 디바이스에 데이터를 전송하는데 있어 통신 신호가 도시되어 있다. 도 5에서, 통신 신호(101)는 반송파의 주파수에서 진동하는 전자기파이다. 통신 신호(101)에 의해 전송된 데이터는 통신 신호(101)의 진폭의 포락선(envelope curve)(102)에 의해 나타내진다. 통신 신호(101)의 최대 진폭의 경우는 "1"로 간주되고, 그것의 최소 진폭의 경우는 "0"으로 간주된다. 반도체 디바이스는 이러한 통신 신호(101)에 의해 "0" 및 "1"을 수신한다.
또한, ISO/IEC 15693에 따라, 반도체 디바이스의 동작을 위해 요구되는 전원 전압은 통신 신호(101)에 의한 전자기 유도와 같은 방법을 이용하여 공급된다. 그러므로, 무선 통신을 이용하여 동작되는 반도체 디바이스에서, 통신 신호에 의해 큰 전류를 공급할 수 있는 큰 스케일의 안테나 또는 큰 스케일의 전원 회로는 큰 스케일의 연산 회로(arithmetic circuit)를 동작시키기 위해 요구되고, 그에 따라, 칩 면적의 증가, 비용의 증가 등이 야기될 수 있다. 또한, ASK 방법이 데이터 전송을 위해 사용되므로, 전원 전압을 공급하는 것은 "0"을 수신할 때 불안정한 경향이 있다. 즉, 공급될 전원 전압은 또한, 전자기 유도에 의해 변하고, 그러므로, 저전력 소모형 반도체 디바이스가 요구된다.
앞의 관점에서, 본 발명은 무선 통신을 이용하여 동작되는 저전력 소모 및 높은 기능의 반도체 디바이스를 달성하는 것을 목적으로 한다.
본 발명은 연산 회로, 상태 제어 레지스터, 및 통신 회로를 포함하는 반도체 디바이스이다. 상태 제어 레지스터는 반도체 디바이스가 수신 처리 상태, 연산 처리 상태, 및 전송 처리 상태 중 하나에서 동작하도록 제어한다. 수신 회로는 수신 데이터의 시작(SOF = Start Of Frame)을 보여주는 데이터, 수신 데이터, 및 판독기/기록기로부터의 통신 신호에 의해 수신 데이터의 종료(EOF = End Of Frame)를 보여주는 데이터를 구별 및 추출한다. EOF 신호를 보여주는 데이터가 추출되는 경우에, 상태 제어 레지스터의 상태는 연산 처리 상태로 변경된다. 연산 처리 상태의 경우에, 연산 회로가 동작된다. 연산 처리 회로는 수신 회로에 의해 통신 신호로부터 추출되는 수신 데이터에 따라 연산 처리를 수행한다. 연산 처리가 완료될 때, 상태 제어 레지스터의 상태는 전송 처리 상태로 변경된다. 전송 처리 상태의 경우에, 전송 회로만이 동작된다. 전송 회로는 전송 데이터의 시작을 보여주는 데이터(SOF 신호), 전송 데이터, 및 전송 데이터의 종료를 보여주는 데이터(EOF 신호)로부터 판독기/기록기에 통신 신호를 생성한다.
상술한 구조에 따라, 데이터가 ASK 방법을 사용하여 전송될 때, 즉, 통신 신호의 진폭이 변하는 경우에, 큰 전력을 소비하는 연산 회로의 동작은 중단되고, 반면에 수신 또는 전송을 위해 최소로 요구되는 회로만이 동작될 수 있다. 또한, 연산 회로는 통신 신호의 진폭이 변하지 않는 경우에만 동작될 수 있다.
본 발명에 따라, ASK 방법이 데이터 전송을 위해 사용되는 경우에도 큰 스케일의 전원회로 없이 고기능 반도체 디바이스가 달성될 수 있다. 결국, 연산 처리 회로의 스케일은 증가될 수 있고, 고기능 및 저전력 소모 반도체 디바이스가 제공될 수 있다.
도 1은 본 발명의 반도체 디바이스를 개략적으로 도시하는 도면.
도 2는 본 발명의 반도체 디바이스에서의 처리 흐름도.
도 3은 본 발명의 반도체 디바이스를 개략적으로 도시하는 도면.
도 4는 본 발명의 반도체 디바이스에서의 처리 흐름도.
도 5는 ASK 방법에 따라 데이터가 전송/수신될 때 통신 신호를 도시하는 도면.
도 6a 및 6b는 본 발명의 반도체 디바이스의 레이아웃을 도시하는 도면.
도 7a 및 7b는 본 발명의 반도체 디바이스의 레이아웃을 도시하는 도면,
도 8a 및 8b는 본 발명의 반도체 디바이스의 레이아웃을 도시하는 도면,
도 9는 본 발명의 반도체 디바이스의 단도면.
도 10a 및 10b는 본 발명의 반도체 디바이스의 각각의 단면도
도 11은 본 발명의 반도체 디바이스의 레이아웃을 도시하는 도면.
도 12는 본 발명의 반도체 디바이스의 레이아웃을 도시하는 도면.
도 13은 본 발명의 반도체 디바이스의 레이아웃을 도시하는 도면.
도 14a 내지 14e는 본 발명의 반도체 디바이스를 구성하는 전기 소자를 각각 도시하는 도면.
도 15는 본 발명의 반도체 디바이스를 갖는 사용자 인증 시스템(반도체 디바이스(user authentication system)를 개략적으로 도시하는 도면.
도 16은 본 발명의 반도체 디바이스를 갖는 사용자 인증 시스템의 흐름도.
도 17은 본 발명의 반도체 디바이스의 타이밍도.
본 발명이 첨부된 도면들을 참조하여 실시예 모드들로써 충분히 설명되지만, 다양한 변경들 및 변환들이 기술분야의 당업자들에게 자명하다는 것을 이해할 것이다. 그러므로, 이러한 변경들 및 변형들이 본 발명의 범위에서 벗어나지 않고, 그것들이 본 발명에 포함되는 것으로서 고려되어야 한다. 실시예 모드들을 설명하기 위한 도면들에서 동일한 기능을 갖는 동일한 부분들은 동일한 도면번호들로써 표기 되고, 그것의 설명은 생략된다는 것에 유의하자.
(실시예 모드1)
연산 회로가 특정 기능을 구현하기 위한 전용 회로인 경우의 구조가 본 실시예 모드에서 도 1 및 도 2를 참조하여 설명된다. 도 1은 본 실시예 모드의 반도체 디바이스의 하드웨어 구성을 도시하고, 도 2는 본 실시예 모드의 반도체 디바이스에서의 처리 흐름도이다.
도 1에서, 반도체 디바이스(201)는 연산 회로(202), 상태 제어 레지스터(203), 수신 회로(204), 전송 회로(205), 안테나(206), 공명 회로(207), 전원 회로(208), 리셋 회로(209), 클록 회로(210), 복조 회로(211), 변조 회로(212), 수신 신호(213), 및 전송 신호(214)를 갖는다. 수신 신호(213) 및 전송 신호(214)는 설명을 간단히 하기 위해 도 1에서 서로 다른 신호들로서 도시되지만, 실제로, 그것들은 서로 겹쳐지고(superimposed), 반도체 디바이스(201)와 판독기/기록기 사이에서 동시에 통신되는 것에 유의하자.
도 1에서, 유도된 기전력(electromotive force)은 반도체 디바이스(201)가 통신 신호(자기장을 동작시킴)에 의해 형성된 자기장 내에 배치될 때, 안테나(206) 및 공명 회로(207)에 의해 생성된다. 이 유도된 기전력에 의해, 반도체 디바이스(201)를 동작시키기 위해 요구되는 전원 전압이 생성된다. 유도된 기전력은 전원 회로(208)에서 캐패시턴스에 의해 보유되고, 전위는 캐패시턴스에 의해 고정된다. 리셋 회로(209)는 전체 반도체 디바이스(201)의 상태를 초기 상태로 만드는 시스템 리셋 신호(215)를 생성한다. 시스템 리셋 신호(215)는 클록 신호의 한 종류이고, 전원 전압의 상승에 대해 임의의 시간 지연을 갖고 상승하는 신호는 시스템 리셋 신호(215)로서 사용될 수 있다. 클록 회로(210)는 통신 신호로부터 클록 신호를 생성한다. 예를 들어, 통신 신호는 반파 정류되고, 이어서, 인버터 회로를 보내지게 되어, 통신 신호와 동일한 사이클을 갖는 클록 신호가 생성된다. 이 클록 신호는 반도체 디바이스(201)에서 시스템 클록 신호(216)로서 사용될 수 있고 또는 시스템 클록 신호(216)로 사용되도록 주파수 분할될 수 있다. 복조 회로(211)는 "0" 또는 "1"의 신호로서 ASK 방법에서 수신 신호(213)의 진폭의 변화를 검출한다. 예를 들어, 그것은 저역통과 필터일 수 있다. 변조 회로(212)는 ASK 방법에서 전송 신호(214)의 진폭을 변화시킴으로써 전송 데이터를 전송할 수 있다. 예를 들어, 전송 데이터가 "0"일 때, 변조 회로(212)는 통신 신호의 진폭을 변경시키기 위해 공명 회로(207)의 공명 지점을 변경한다.
상태 제어 레지스터(203)는 수신 처리 상태, 연산 처리 상태, 및 전송 처리 상태 중에서 선택된 상태를 보여줄 수 있다. 또한, 상기 상태들 간의 변환은 상태 제어 레지스터(203)를 변경시킴으로써 수행될 수 있다. 특히, 상태 제어 레지스터(203)의 특정 플래그는 수신 처리 상태 플래그, 연산 처리 상태 플래그, 및 전송 처리 상태 플래그로서 각각 할당되고, 상기 상태는 "1"의 상태 플래그에 의존하여 결정되고, 각각의 플래그는 변경된다.
수신 처리 상태의 경우에, 수신 회로(204)는 연산 회로(202) 및 전송 회로(205)가 정지되는 동안 동작된다. 연산 처리 상태의 경우에, 연산 회로(202)는 수신 회로(204) 및 전송 회로(205)가 정지되는 동안 동작된다. 또한, 전송 처리 상태에서, 전송 회로(205)는 수신 회로(204) 및 연산 회로(202)가 정지되는 동안 동작된다.
상술한 바와 같은 상태 제어에서, 클록 신호의 공급은 다음의 것에 의해 정지될 수 있다: 수신 회로(204)에 공급될 클록 신호의 인에이블 신호(enable signal)(217)는 수신 처리 상태 플래그가 "1"인 경우에 "1"로 되고; 연산 처리 상태 플래그가 "1"인 경우에, 연산 회로(202)의 리셋 신호는 "0"으로 되고, 연산 회로(202)에 공급될 클록 신호의 인에이블 신호(218)는 "1로 되며; 전송 처리 상태 플래그가 "1"인 경우에, 전송 회로(205)에 공급될 클록 신호의 인에이블 신호(219)는 "1"로 된다.
특히, 시스템 클록 신호(216)와 인에이블 신호(217)의 논리 AND는 수신 회로(204)에 공급되는 클록 신호로서 사용된다. 시스템 클록 신호(216)와 인에이블 신호(218)의 논리 AND는 연산 회로(202)에 공급되는 클록 신호로서 사용된다. 또한, 시스템 클록 신호(216)와 인에이블 신호(219)의 논리 AND는 전송 회로(205)에 공급되는 클록 신호로서 사용된다.
상태 제어와 관련된 신호들은 도 17에 도시된 타이밍도를 참조하여 설명된다. 제 1 신호(1701)는 도 1에서의 시스템 클록 신호(216)에 대응한다. 제 2 신호(1702)는 도 1에서의 연산 회로(202)의 리셋 신호에 대응한다. 제 3 신호(1703)는 도 1에서의 상태 제어 레지스터(203)의 수신 처리 상태 플래그에 대응한다. 제 4 신호(1704)는 도 1에서의 상태 제어 레지스터(203)의 연산 처리 상태 플래그에 대응한다. 제 5 신호(1705)는 도 1에서의 상태 제어 레지스터(203)의 전송 처리 상태 플래그에 대응한다.
제 3 신호(1703)가 "1"일 때의 신호 기간은 도 17에서의 수신 처리 상태 시간 기간(1712)이다. 제 4 신호(1704)가 "1"일 때의 시간 기간은 연산 처리 상태 기간(1713)이다. 제 5 신호(1705)가 "1"일 때의 시간 기간은 전송 처리 상태 시간 기간(1714)이다.
도 1에서의 수신 회로(204)에 공급되는 클록 신호의 인에이블 신호(217)는 수신 처리 상태 기간(1712)에서 "1"이고, 도 17에서의 제 6 신호(1706)(인에이블 신호(217))에 대응한다. 수신 회로(204)에 공급되는 클록 신호는 시스템 클록 신호(216)와 인에이블 신호(217)의 논리 AND이고, 그에 따라, 도 17에서의 제 7 신호(1707)에 대응한다.
도 1에서의 연산 회로(202)의 리셋 신호는 연산 처리 상태 시간 기간에서 "0"이고, 도 17에서의 제 2 신호(1702)로써 나타내진다. 연산 회로(202)에 공급될 클록 신호의 인에이블 신호(218)는 "1"이고, 도 17에서의 제 8 신호(1708)(인에이블 신호(218))에 대응한다. 연산 회로(202)에 공급된 클록 신호는 시스템 클록 신호(216)와 인에이블 신호(218)의 논리 AND이고, 그에 따라, 도 17에서의 제 9 신호(1709)에 대응한다는 것에 유의하자.
도 1에서의 전송 회로(205)에 공급될 클록 신호의 인에이블 신호(219)는 전송 처리 상태 시간 기간(1714)에서 "1"이고, 도 17에서의 제 10 신호(1710)(인에이블 신호(219))에 대응한다. 전송 회로(205)에 공급되는 클록 신호는 시스템 클록 신호(216)와 인에이블 신호(219)의 논리 AND이고, 그에 따라, 도 17에서의 제 11 신호(1711)에 대응하다.
연산 회로(202)에 대한 전원 전압이 연산 처리 상태 동안 공급되지 않는 구조는 전력 소모가 감소될 수 있으므로 적절하다. 특히, 연산 회로(202) 내의 전원 라인은 다른 회로에서의 전원 라인과는 분리하여 제공될 수 있고, 연산 회로(202)에서의 전원 라인과 전원 회로(208) 사이의 전기 접속은 절단될 수 있다.
상태 제어 레지스터(203)가 전송 데이터를 저장하는 기능을 갖는 것이 바람직하다. 이 경우에, 전원 전압은 반도체 디바이스(201)가 신호를 전송 및 수신하는 동안 공급되는 것이 필요하다. 특히, 상태 제어 레지스터(203) 내의 전원 라인은 다른 회로 내의 전원 라인과는 분리하여 제공될 수 있고, 반도체 디바이스(201)가 신호를 전송 및 수신하는 동안 상태 제어 레지스터(203)와 전원 회로(208) 사이의 전기 접속이 행해질 수 있다.
이하에서는, 도 2에 도시된 흐름도를 참조하여 설명된다. 수신 회로(204)는 복조 회로(211)에 의해 복조된 신호로써 SOF 신호, 수신 데이터, 및 EOF 신호를 구별 및 추출한다(통신 신호 수신(301)). EOF 신호가 추출될 때, 상태 제어 레지스터(203)의 상태는 연산 처리 상태로 변경된다(상태 제어 레지스터 설정(302)). 연산 처리 플래그를 "1"로 재기록하기 위한 수단을 제공함으로써, 상태 제어 레지스터(203)의 상태는 연산 처리 상태로 변경될 수 있다.
연산 회로(202)는 예컨대, 인코딩된 데이터를 전송 및 수신시에 디코딩/인코딩을 처리하기 위한 전용 회로이다. 연산 처리 플래그가 "1"일 때, 연산 처리는 수 신 회로에 의해 전송 신호로부터 추출된 수신 데이터에 따라 수행된다(연산 처리(303)). 이어서, 연산 처리가 완료될 때, 상태 제어 레지스터의 상태는 전송 처리 상태로 변경된다(상태 제어 레지스터 설정(304)). 전송 처리 플래그를 "1"로 재기록하기 위한 수단을 제공함으로써, 상태 제어 레지스터의 상태는 전송 처리 상태로 변경될 수 있다.
전송 회로(205)는 통신 신호의 포맷에 따라 전송 데이터를 처리하고, 변조 회로(212)에 출력한다(통신 신호 전송(305)). 전송의 완료 시점에서, 상태 제어 레지스터의 상태는 수신 처리 상태로 변경된다(상태 제어 레지스터 설정(306)). 수신 처리 플래그를 "1"로 재기록하기 위한 수단을 제공함으로써, 상태 제어 레지스터의 상태는 수신 처리 상태로 변경될 수 있다.
상술한 모드에 따라, 전원 전압이 통신 신호로부터 유도 기전력에 의해 공급되고, 통신 데이터가 ASK 방법에 의해 전송 및 수신되는 반도체 디바이스에서, 큰 전력을 소모하는 연산 회로의 동작은 데이터를 전송 또는 수신시에 즉, 동작하는 자기장이 변하는 경우에, 정지되는 반면에, 연산 회로는 동작하는 자기장이 변하지 않는 경우에 동작될 수 있다. 동작하는 자기장이 변하는 경우에, 수신 회로 또는 전송 회로에 의해 수신 또는 전송을 위해 최소로 요구되는 기능을 구현함으로써 큰 용량 전원이 요구되지 않는다. 즉, 고레벨 연산 처리는 작은 스케일의 전원 회로에 의해 수행될 수 있다. 이 방식에서, 고기능 및 저전력 소모형 반도체 디바이스가 제공될 수 있고, 이것이 큰 스케일 회로가 제공되는 반도체 디바이스를 위해 적절한 구조이다.
또한, 본 실시예 모드의 반도체 디바이스는 박막 트랜지스터들에 의해 구성될 때, 그 각각에서, 유리 기판 및 석영 기판(quartz substrate) 또는 플라스틱 기판과 같은 절연 표면을 갖는 기판 위에 형성된 반도체 박막이 낮은 비용 및 감소된 무게로 제공될 수 있다.
(실시예 모드 2)
연산 회로가 소프트웨어에 의해 연산 처리를 수행하기 위해 CPU 및 메모리인 경우의 구조가 본 실시예 모드에서 도 3 및 도 4를 참조하여 설명된다. 도 3은 본 실시예 모드의 반도체 디바이스의 하드웨어 구성을 도시하고, 도 4는 본 실시예 모드의 반도체 디바이스에서의 처리 흐름도이다.
도 3에서, 반도체 디바이스(201)는 연산 회로(202), 상태 제어 레지스터(2030, 수신 회로(204), 전송 회로(205), 안테나(206), 공명 회로(207), 전원 회로(208), 리셋 회로(209), 클록 회로(210), 복조 회로(211), 변조 회로(212), 수신 신호(213), 및 전송 신호(214)를 갖는다. 연산 회로(202)는 CPU(401)(Central Processing Unit), RAM(402)(Random Access Memory: 판독 및 기록을 위해 랜덤하게 액세스할 수 있는 메모리), ROM(403)(Read Only Memory), 및 CPU 인터페이스(404)를 포함한다. 수신 신호(213) 및 전송 신호(214)는 설명을 단순화하기 위해 도 3에서 서로 다른 신호들로서 도시되어 있지만, 실제로, 그것들은 서로 겹쳐지고(superimposed), 반도체 디바이스(201)와 판독기/기록기 사이에서 동시에 통신되는 것에 유의하자.
도 3에서, 유도 기전력은 공명 디바이스(201)가 통신 신호에 의해 형성되는 자기장에 배치될 때 안테나(206) 및 공명 회로(207)에 의해 생성된다. 이 기전력에 의해, 반도체 디바이스(201)의 전원 전압이 공급될 수 있다. 유도된 기전력은 전원 회로(208)에서 캐패시턴스에 의해 보유되고, 전위는 캐패시턴스에 의해 고정된다. 리셋 회로(209)는 전체 반도체 디바이스(201)의 상태를 초기 상태로 만드는 시스템 리셋 신호(215)를 생성한다. 예를 들어, 전원 전압의 상승에 대해 임의의 시간 지연을 갖고 상승하는 신호는 시스템 리셋 신호(215)에 대해 생성된다. 클록 회로(210)는 통신 신호로부터 클록 신호를 생성한다. 예를 들어, 통신 신호는 반파 정류되고, 이어서, 인버터 회로를 보내지게 되어, 통신 신호와 동일한 사이클을 갖는 클록 신호가 생성된다. 이 클록 신호는 반도체 디바이스의 클록 신호로서 사용되도록 주파수 분할될 수 있다. 복조 회로(211)는 "0" 또는 "1"의 신호로서 ASK 방법에서 수신 신호(213)의 진폭의 변화를 검출한다. 예를 들어, 그것은 저역통과 필터일 수 있다. 변조 회로(212)는 ASK 방법에서 전송 신호(214)의 진폭을 변화시킴으로써 전송 데이터를 전송할 수 있다. 예를 들어, 전송 데이터가 "0"일 때, 변조 회로(212)는 통신 신호의 진폭을 변경시키기 위해 공명 회로(207)의 공명 지점을 변경한다.
상태 제어 레지스터(203)는 수신 처리 상태, 연산 처리 상태, 및 전송 처리 상태 중에서 선택된 상태를 보여준다. 또한, 상기 상태들 간의 변환은 상태 제어 레지스터(203)를 변경시킴으로써 수행될 수 있다. 특히, 상태 제어 레지스터(203)의 특정 비트들은 수신 처리 상태 플래그, 연산 처리 상태 플래그, 및 전송 처리 상태 플래그로서 각각 할당되고, 상기 상태는 "1"의 상태 플래그에 의존하여 결정되고, 각각의 플래그는 변경된다.
수신 처리 상태 동안, 수신 회로(204)는 CPU(401), RAM(402), ROM(403), CPU 인터페이스(404), 및 전송 회로(205)가 정지되는 동안 동작된다. 연산 처리 상태 동안, CPU(401), RAM(402), ROM(403), 및 CPU 인터페이스(404)는 수신 회로(204)와 연산 회로(205)가 정지되는 동안 동작된다. 또한, 전송 처리 상태 동안, 처리 회로(205)는 수신 회로(204), CPU(401), RAM(402), ROM(403), 및 CPU 인터페이스(404)가 정지되는 동안 동작된다.
상술된 바와 같이, 상태 제어에서, 클록 신호의 공급은 다음의 것에 의해 정지될 수 있다: 수신 처리 상태 플래그는 수신 회로(204)에 공급될 클록 신호의 인에이블 신호로 만들어지고; 연산 처리 상태 플래그는 CPU(401), RAM(402), ROM(403), 및 CPU 인터페이스(404)의 리셋 신호(405) 및 CPU(401), RAM(402), ROM(403), 및 CPU 인터페이스(404)의 리셋 신호(405)의 인에이블 신호로 만들어지고; 전송 처리 상태 플래그는 전송 회로(205)에 공급될 클록 신호의 인에이블 신호로 만들어진다.
상술된 바와 같이, 상태 제어에서, 수신 회로(204)에 공급될 클록 신호의 인에이블 신호(217)는 수신 처리 상태 플래그가 "1"인 경우에 "1"이 되고; 연산 처리 상태 플래그가 "1"인 경우에, CPU(401), 금(402), ROM(403) 및 CPU 인터페이스(404)의 리셋 신호(405)는 "0"이 되고, CPU(401), RAM(402), ROM(403), CPU 인터페이스(404)는 "1"이 되고; 전송 처리 상태 플래그가 "1"인 경우에, 전송 회 로(205)에 공급될 클록 신호의 인에이블 신호(219)는 "1"이 된다.
특히, 시스템 클록 신호(216)와 인에이블 신호(217)의 논리 AND는 수신 회로(204)에 공급될 클록 신호로서 사용된다. 시스템 클록 신호(216)와 인에이블 신호(218)의 논리 AND는 CPU(401), RAM(402), ROM(403), 및 CPU 인터페이스(404)에 공급될 클록 신호로서 사용된다. 또한, 시스템 클록 신호(216)와 인에이블 신호(219)의 논리 AND는 전송 회로(205)에 공급될 클록 신호로서 사용된다.
상태 제어에 관련된 신호들은 도 17에 도시된 타이밍도를 참조하여 설명된다. 제 1 신호(1701)는 도 3에서의 시스템 클록 신호(216)에 대응한다. 제 2 신호(1702)는 도 3의 CPU(401), RAM(402), ROM(403), 및 CPU 인터페이스(404)에 대응한다. 제 3 신호(1703)는 도 3의 상태 제어 레지스터(203)의 수신 처리 상태 플래그에 대응한다. 제 4 신호(1704)는 도 3의 상태 제어 레지스터(203)의 연산 처리 상태 플래그에 대응한다. 제 4 신호(1705)는 도 3의 상태 제어 레지스터(203)의 전송 처리 상태 플래그에 대응한다.
제 3 신호(1703)가 "1"일 때의 시간 기간은 도 17의 수신 처리 상태 시간 기간(1712)이다. 제 4 신호(1704)가 "1"일 때의 시간 기간은 연산 처리 상태 시간 기간(1713)이다. 제 5 신호(1705)가 "1"일 때의 시간 기간은 전송 처리 상태 시간 기간(1714)이다.
도 3의 수신 회로(204)에 공급되는 클록 신호의 인에이블 신호는 수신 처리 상태 시간 기간(1712)에서 "1"이고, 도 17의 제 6 신호(1706)(인에이블 신호(217))에 대응한다. 수신 회로(204)에 공급되는 클록 신호는 시스템 클록 신호(216)와 인 에이블 신호(217)의 논리 AND이고, 그러므로, 도 17의 제 7 신호(1707)에 대응한다.
연산 처리 상태 시간 기간(1713)에서, 도 3의 CPU(401), RAM(402), ROM(403), 및 CPU 인터페이스(404)의 리셋 신호는 "0"이고, CPU(401), RAM(402), ROM(403), 및 CPU 인터페이스(404)에 공급될 클록 신호의 인에이블 신호(218)는 "1"이고, 도 17의 제 2 신호(1702) 및 제 8 신호(1708)(인에이블 신호(218))에 대응한다. CPU(401), RAM(402), ROM(403), 및 CPU 인터페이스(404)에 공급되는 클록 신호는 시스템 클록 신호(216)와 인에이블 신호(218)의 논리 AND이고, 그러므로 도 17의 제 9 신호(1709)에 대응한다.
도 3의 전송 회로(205)에 공급될 클록 신호의 인에이블 신호(219)는 전송 처리 상태 시간 기간(1714)에서 "1"이고, 도 17의 제 10 신호(1710)(인에이블 신호(219)에 대응한다. 전송 회로(205)에 공급되는 클록 신호는 시스템 클록 신호(216)와 인에이블 신호(219)의 논리 AND이고, 그러므로, 도 17의 제 11 신호에 대응한다.
연산 회로(202)를 위한 전원 전압이 연산 처리 상태 동안 공급되지 않는 구조는 전력 소모가 감소될 수 있으므로 적합하다. 특히, 연산 회로(202) 내의 전원 라인은 다른 회로 내의 전원 라인과는 분리하여 제공될 수 있고, 연산 회로(202) 내의 전원 라인과 전원 회로(208) 사이의 전기 접속은 절단될 수 있다.
상태 제어 레지스터(203)가 전송 데이터를 저장하는 기능을 갖는 것이 바람직하다는 것에 유의하자. 이 경우에, 전원 전압은 반도체 디바이스(201)가 신호를 전송 및 수신하는 동안 공급될 필요가 있다. 특히, 상태 제어 레지스터(203) 내의 전원 라인은 다른 회로 내의 전원 라인으로부터 분리하여 제공될 수 있고, 반도체 디바이스(201)가 신호를 전송 또는 수신하는 동안, 상태 제어 레지스터(203)와 전원 회로(208) 사이의 전기 접속이 행해질 수 있다.
또한, 수신 처리 상태 및 전송 처리 상태 동안, CPU(401), RAM(402), ROM(403), 및 CPU 인터페이스(404)에 공급되는 전원 전압은 정지될 수 있다. 이 경우에, 상기 상태가 연산 처리 상태로 변환될 때, 상태 제어 레지스터(203)의 연산 처리 상태 플래그는 "1"로 변경되고, 전원 전압이 미리 정해진 값을 초과한 후에, 클록 신호의 인에이블 신호가 인에이블되고, 이어서, 리셋 신호는 CPU(401)의 동작이 고정될 수 있도록 잠금해제된다(unlocked).
이하에서는, 도 4의 흐름도를 참조하여 설명된다. 수신 회로(204)는 복조 회로(211)에 의해 복조된 신호로써 SOF 신호, 수신 데이터, 및 EOF 신호를 구별 및 추출한다(통신 신호 수신(501)). EOF 신호가 추출될 때, 상태 제어 레지스터(203)의 상태는 연산 처리 상태로 변경된다(상태 제어 레지스터 설정(502)). 특히, 연산 처리 플래그를 "1"로 재기록하기 위한 수단이 제공될 수 있다.
계선 처리 플래그가 "1"일 때, CPU(401)는 수신 회로(204)에 의해 전송 신호로부터 추출된 수신 데이터에 따라 연산 처리를 수행한다(연산 처리(503)). 특정한 계선 처리로서, 예컨대, 디코딩/인코딩의 처리는 인코딩된 데이터가 전송 또는 수신될 때 수행된다. 또한, 디코딩된 데이터의 콘텐트에 따라, 앞서 결정된 콘텐트의 연산 처리가 또한 수행될 수 있다. 이러한 처리 콘텐트는 앞의 ROM(403)에 프로그 램을 저장함으로써 자유롭게 변경될 수 있다. 연산 처리의 작업 메모리로서, RAM(402)이 사용될 수 있다. RAM(402), ROM(403), 및 상태 제어 레지스터(203)가 CPU(401)의 어드레스 공간에 존재하는 것이 바람직하다. 이 경우에, CPU 인터페이스(404)는 CPU(401)에 의해 발생된 어드레스가 RAM(402), ROM(403) 또는 상태 제어 레지스터(203) 중 어느 하나에 대응한다고 결정하는 기능을 갖는다.
연산 처리가 완료될 때, 상태 제어 레지스터의 상태는 CPU(401)에 의해 전송 처리 상태로 변경된다(상태 제어 레지스터 설정(504)). 전송 처리 플래그를 "1"로 재기록하기 위한 수단을 제공함으로써, 상태 제어 레지스터의 상태는 전송 처리 상태로 변경될 수 있다. 이 수단은 또한, 앞서 ROM(403)에 저장된 프로그램을 실행하기 위한 CPU(401)에 의해 구현될 수 있다.
전송 회로(205)는 통신 신호의 포맷에 따라 전송 데이터를 처리하고, 변조 회로(212)에 출력한다(통신 신호 전송(505)). 전송을 완료한 때에, 상태 제어 레지스터의 상태는 수신 처리 상태로 변경된다(상태 제어 레지스터 설정(506)). 수신 처리 플래그를 "1"로 재기록하기 위한 수단을 제공함으로써, 상태 제어 레지스터의 상태는 수신 처리 생태로 변경될 수 있다.
상술한 모드에 따라, 전원 전압이 통신 신호로부터 유도 기전력에 의해 공급되고, 통신 데이터가 ASK 방법에 의해 전송 및 수신되는 반도체 디바이스에서, 큰 전력을 소모하는 CPU 및/또는 메모리의 동작은 데이터를 전송 또는 수신하는 때에, 즉 동작하는 자기장이 변하는 경우에 중지되는 반면에, CPU 및/또는 메모리는 동작하는 자기장이 변하지 않는 경우에 동작될 수 있다. 한편, 동작하는 자기장이 변하 는 경우에, 수신 회로 또는 전송 회로에 의해 수신 또는 전송을 위해 최소로 요구되는 기능을 구현함으로써 큰 용량 전원이 요구되지 않는다. 즉, 고레벨 연산 처리가 작은 스케일 전원 회로에 의해 수행될 수 있다. 이 방식에서, 큰 스케일 회로가 제공되는 반도체 디바이스에 적합한 구조에서, 높은 기능 및 저전력 소모 둘 모두가 달성될 수 있다.
또한, 본 실시예 모드의 반도체 디바이스가 박막 트랜지스터들에 의해 구성될 때, 그 각각에서, 유리 기판 및 석영 기판 또는 플라스틱 기판과 같은 절연 표면을 갖는 기판 위에 형성된 반도체 박막은 활성층으로서 사용되고, 높은 기능 및 저전력 소모형 반도체 디바이스가 낮은 비용 및 감소된 무게로 제공될 수 있다.
(실시예 모드 3)
본 실시예 모드는 실시예 모드 1 및 실시예 모드 2가 조합되는 구조이다. 즉, 연산 회로는 본 발명의 반도체 디바이스에서 전용 회로, CPU, 및 메모리에 의해 구성되고, 그 구조에서, 연산 처리의 부분은 전용 회로에 의해 하드웨어 방식으로 처리되고, 나머지 연산 처리의 프로그램은 CPU에 의해 소프트웨어 방식으로 처리된다.
병렬적으로 수행될 수 있는 동작 또는 전용 회로에서 반복해서 수행될 수 있는 동작을 수행하는 것이 바람직하다. 한편, CPU의 보다 복잡한 동작을 수행하는 것이 바람직하다. 실제로, 가장 적합한 구조는 동작 속도, 전력 소모, 칩 면적, 개발비용 등을 고려하여 적절히 선택될 수 있다.
본 실시예 모드의 다른 세부사항들은 실시예 모드 1 및 실시예 모드 2에서의 설명으로부터 쉽게 생각해될 수 있어, 여기서는 생략된다.
상술한 모드에 따라, 높은 기능 및 저전력 소모형 반도체 디바이스가 제공될 수 있고, 이것은 큰 스케일 회로가 제공되는 반도체 디바이스에 적합한 구조이다.
또한, 본 실시예 모드의 반도체 디바이스가 박막 트랜지스터에 의해 구성될 때, 그 각각에서, 유리 기판, 석영 기판 또는 플라스틱 기판과 같은 절연 표면을 갖는 기판 위에 형성되는 반도체 박막은 활성층으로서 사용되고, 높은 기능 및 저전력 소모형 반도체 디바이스가 낮은 가격 및 감소된 무게로 제공될 수 있다.
본 발명이 첨부된 도면들을 참조하여 실시예로써 충분히 설명되지만, 다양한 변경들 및 변형들이 기술분야의 당업자들에게 자명하다는 것이 이해될 것이다. 그러므로, 이러한 변경 들 및 변형들은 본 발명의 범위에서 벗어나지 않고, 그것들이 본 명세서에 포함되는 것으로 고려되어야 한다. 실시예들을 설명하기 위한 도면들에서 동일한 기능을 갖는 동일한 부분들은 동일한 도면번호들로써 표기되고, 그것의 설명은 생략된다는 것에 유의하자.
[실시예 1]
본 실시예에서, 본 발명의 반도체 디바이스가 박막 트랜지스터들(TFT들)에 의해 구성되는 경우가 단면도를 참조하여 설명된다.
도 10a는 절연 기판(1010) 위에 형성된 TFT부(1001) 및 메모리부(1002)의 단면도이다. TFT부(1001)는 실시예 모드 1에 설명된 연산 회로 또는 실시예 모드 2에 설명된 CPU, RAM, CPU 인터페이스 등을 포함한다. 메모리부(1002)는 실시예 모드 2에 설명된 ROM를 포함한다. 유리 기판, 석영 기판, 실리콘으로 형성된 기판, 금속 기판, 플라스틱 기판 등이 절연 기판(1010)용으로 사용될 수 있다. 유리 기판의 경우에, TFT 등이 형성되어 있는 표면에 반대편의 유리 기판의 한 표면은 사용을 위해 얇게 갈릴 수 있다. 유리 기판의 두께가 감소하므로, 디바이스의 무게 및 두께가 감소한다.
베이스막(1011)이 절연 기판(1010) 위에 제공된다. 박막 트랜지스터들(1020, 1021)이 TFT부(1001) 내의 베이스막(1011) 위에 제공되고, 박막 트랜지스터(1022)가 메모리부(1002) 내의 베이스막(1011) 위에 제공된다. 각각의 박막 트랜지스터는 섬 모양으로 분리되어 형성되는 반도체막(1012), 게이트 절연막 위에 제공되는 게이트 전극(1014), 및 게이트 전극 측에 대해 절연체로 형성된 측벽(1013)을 포함한다. 반도체막(1012)은 0.2㎛ 이하의 두께, 통상적으로는 40㎚ 내지 170㎚의 두께, 바람직하게는 50㎚ 내지 150㎚의 두께를 갖도록 형성된다. 또한, 측벽(1013)과 반도체막(1012)을 덮는 절연막(1016) 및 반도체막(1012)에 형성된 불순물 영역에 접속된 전극(1015)이 포함된다. 불순물 영역에 접속된 전극(1015)은 게이트 절연막 및 절연막(1016)에서 접촉홀(contact hole)을 형성하고, 접촉홀을 덮기 위해 도전막을 형성하고, 도전막을 패터닝함으로써 형성될 수 있다는 것에 유의하자.
비정질 실리콘 또는 다결정 실리콘이 반도체막(1012)용으로 사용될 수 있다. 다결정 실리콘의 경우에, 비정질 실리콘이 가장먼저 형성되고, 열처리 또는 레이저 방사가 다결정 실리콘을 형성하기 위해 수행된다. 이 때에, 니켈로 대표되는 금속 요소를 사용하여 열처리 또는 레이저 방사를 수행함으로써, 결정화 온도가 감소될 수 있다. 레이저 방사를 위해, 연속파 레이저 방사 장치 또는 펄스 레이저 방사 장치가 사용될 수 있다. 대안으로, 연속파 레이저의 레이저빔 또는 10MHz 이상의 주파수에서 진동하는 레이저빔이 방사되는 열처리 또는 결정화 방법과 함께 결정화 방법이 조합될 수 있다. 10MHz 이상의 주파수에서 진동하는 레이저빔 또는 연속파 레이저를 방사함으로써, 결정화되는 반도체막의 표면은 평평해질 수 있다. 따라서, 게이트 절연막은 또한, 얇게 될 수 있고, 게이트 절연막의 전압 저항은 향상될 수 있다.
또한, 한 방향으로 스캔하는 동안, 10MHz 이상의 주파수에서 진동하는 레이저빔 또는 연속파 레이저를 방사함으로써 반도체막을 결정화하여 얻어지는 반도체막은 빔의 스캔 방향에서 결정이 성장되도록 특성을 갖는다. 스캔 방향과 정렬되는 채널 길이 방향(채널 형성 영역이 형성될 때 캐리어(carriers)가 흐르는 방향)을 갖는 TFT를 배열하고, 그것과 이하에서 설명되는 게이트 절연막을 조합함으로써, 특성의 변화가 작고 전계효과 이동도(field-effect mobility)가 높은 트랜지스터들(TFT)이 얻어질 수 있다.
본 발명의 반도체 디바이스를 구성하기 위한 박막 트랜지스터들에서, 게이트 절연막 등에 의해 대표되는 절연막은 고밀도 플라즈마 처리로 형성되는 표면을 산화 또는 질화시킴으로써 형성될 수 있다. 고밀도 플라즈마 처리는 플라즈마 밀도가 1x1011cm-3 이상이고, 바람직하게는 1x1011cm-3 내지 9x1015cm-3 의 범위인 플라즈마 처리이고, 마이크로파(예컨대, 2.45GHz의 주파수)와 같은 고주파가 사용된다. 플라즈 마가 이러한 조건들에서 생성되면, 낮은 전자 온도는 0.2eV 내지 2eV이다. 위에서 설명된 낮은 전자 온도의 특성을 갖는 고밀도 플라즈마는 활성된 종류들의 운동 에너지(kinetic energy)가 낮고, 그러므로, 플라즈마 위험성이 작고 결함이 작은 막이 형성될 수 있다. 형성될 본체, 즉 게이트 절연막을 형성하는 경우에 패턴화된 반도체막이 형성되는 기판은 이러한 플라즈마 처리를 수행하기 위한 챔버 내에 배치된다. 그래서, 플라즈마를 생성하기 위한 전극, 소위 안테나와 형성될 본체 사이의 거리는 막 형성 처리를 수행하기 위해 20mm 내지 80mm으로 설정되고, 바람직하게는 20m 내지 60mm로 설정된다. 이와 같은 고밀도 플라즈마 처리는 저온 처리(기판 온도가 400℃ 이하)를 인에이블한다. 그러므로, 막은 낮은 가열 저항 기판으로 플라스틱 위에 형성될 수 있다.
질소 분위기 또는 산소 분위기가 절연막에 대한 막 형성 분위기로서 사용될 수 있다. 통상적으로, 질소 분위기는 질소와 레어 가스(rare gas)가 혼합된 분위기 또는 질소, 수소, 및 레어 가스가 혼합된 분위기이다. 레어 가스로서, 헬륨, 네온, 아르곤, 크립톤, 및 크세논 중 적어도 하나가 사용될 수 있다. 또한, 산소 분위기는 통상적으로, 산소와 레어 가스가 혼합된 분위기, 산소, 수손 및 레어 가스가 혼합된 분위기이다. 일산화이질소(Dinitrogen monoxide) 및 레어 가스가 혼합된 분위기가 유사한 효과를 달성하기 위해 사용될 수 있다. 레어 가스로서, 헬륨, 네온, 아르곤, 크립톤, 및 크세논 중 적어도 하나가 사용될 수 있다. 대안으로, 수소와 레어 가스가 혼합된 분위기가 사용될 수 있다.
고밀도 플라즈마에 의해 생성되는 산소 라디칼들(OH 라디칼들을 포함할 수 있음) 또는 질소 라디칼들(NH 라디칼들을 포함할 수 있음)에 의해, 형성될 표면은 산화 또는 질화될 수 있다.
고밀도 플라즈마를 사용하는 이러한 처리에 의해, 1 내지 20nm의 두께, 통상적으로는 5 내지 10nm의 두께를 갖는 절연막이 형성될 수 있다. 이 경우의 반응이 솔리드-페이즈 반응(solid-phase reaction)이므로, 절연막과 반도체막 사이의 계면 상태 밀도는 매우 낮을 수 있다. 이와 같은 고밀도 플라즈마 처리는 형성될 표면을 직접 산화 또는 질화시킨다. 형성될 표면은 예컨대, 반도체막의 경우에 결정 실리콘 또는 다결정 실리콘이다. 그러므로, 형성될 절연막의 두께의 변화는 매우 작아질 수 있다. 또한, 결정 실리콘의 경우에, 그레인 바운더리(grain boundary)는 또한, 많이 산화되지 않고, 매우 바람직한 상태로 만든다. 즉, 여기에서 설명되는 고밀도 플라즈마 처리로 절연막의 표면에 대한 솔리드-페이즈 산화에 의해, 양호한 균일성 및 낮은 계면 상태밀도를 갖는 반도체막이 그레인 바운더리에서 비정상적인 산화 반응 없이 형성될 수 있다.
절연막은 조밀(dense)하다. 또한, 고밀도 플라즈마 처리로 형성된 절연막은 반도체막 및 절연막의 계면 상태를 향상시킬 수 있다. 예를 들어, 게이트 절연막이 고밀도 플라즈마 처리를 사용하여 형성되면, 반도체막에 대한 계면 상태는 개선될 수 있다. 결국, 박막 트랜지스터의 전기적인 특성들이 개선될 수 있다.
비록, 고밀도 플라즈마 처리가 절연막을 형성하는데 사용되는 경우에 대해 설명하였지만, 고밀도 플라즈마 처리는 반도체막에도 적용될 수 있다. 고밀도 플라즈마 처리에 의해, 반도체막의 표면이 개선될 수 있다. 결국, 계면 상태가 개선될 수 있고, 박막 트랜지스터의 전기적인 특성들이 개선될 수 있다.
본 실시예에서, 게이트 절연막과 같은 절연막을 위해, 고밀도 플라즈마 처리로 형성된 절연막이 사용될 수 있고, 또는 그 막 상에서, 실리콘 산화물, 실리콘 질산화물(silicon oxynitride), 질화 질화물 등의 절연막은 플라즈마 또는 처리 반응을 이용하는 CVD 방법으로 스택(stack)되고 적층될 수 있다. 어쨌든, 고밀도 플라즈마 처리가 게이트 절연막의 일부 또는 전체에 포함되도록 트랜지스터가 형성되는 경우에, 특성들의 변화는 감소될 수 있다.
또한, 절연막들(1017, 1018)은 바람직하게는, 평활화(flatness)를 개선하기 위해 제공된다. 이 때에, 절연막(1017)은 유기물질로 형성될 수 있고, 절연막(1018)은 무기물질로 형성될 수 있다. 절연막들(1017, 1018)이 제공되는 경우에, 전극(1015)은 접촉홀을 통해 불순물 영역에 접속되도록 절연막들(1017, 1018) 위에 형성될 수 있다.
또한, 절연막(1025)이 제공되고, 바닥 전극(1027)이 전극(1015)에 접속되도록 형성된다. 바닥 전극(1027)의 끝 부분을 덮는 절연막(1028)이 형성되고, 절연막(1028)에는, 바닥 전극(1027)을 노출시키기 위해 오프닝부가 제공된다. 오프닝부 내에서, 메모리 물질층(1-29)이 형성되고, 상부 전극(1030)이 형성된다. 이런 식으로, 바닥 전극(1027), 메모리 물질층(1029), 및 상부 전극(1030)을 갖는 메모리 요소(1023)가 형성된다. 메모리 물질층(1029)은 유기물질 또는 무기물질로 형성될 수 있다. 바닥 전극(1027) 및 상부 전극(1030)은 도전 물질로 형성될 수 있다. 예를 들어, 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 또는 실리콘(Si)으로 만들어진 막 또는 상술한 요소들을 사용하는 합금 막으로 형성될 수 있다. 또한, ITO(indium tin oxide), 실리콘 산화물을 포함하는 ITO, 또는 2 내지 20%에서 아연 산화물을 포함하는 인듐 산화물이 사용될 수 있다.
평활화를 추가적으로 개선하고 불순물 요소를 침해하는 것을 방지하기 위해, 절연막(1031)이 바람직하게 형성된다.
본 실시예에 설명된 절연막을 위해, 무기물질 또는 유기물질이 사용될 수 있다. 무기물질로서, 실리콘 산화물 또는 실리콘 질화물이 사용될 수 있다. 유기물질로서, 폴리이미드, 아크릴(acrylic), 폴리이미드, 폴리이미드아미드(polyimideamide), 레지스트(resist), 벤조사이클로부텐(benzocyclobutene), 실록산(siloxane), 또는 폴리실라잔(polysilazane)이 사용될 수 있다. 실록산 수지는 Si-O-Si 결합을 포함하는 수지에 대응한다는 것에 유의하자. 실록산은 실리콘과 산소의 결합에 의해 형성된 골격으로 이루어지고, 적어도 수소를 포함하는 유기족(organic group)(예컨대, 알킬족 또는 방향족탄화수소)이 치환기로서 포함된다. 대안으로, 플루오르족이 치환기로서 사용될 수 있다. 또 다른 대안으로, 적어도 수소를 포함하는 유기족 및 플루오르족이 치환기로서 사용될 수 있다. 폴리실라잔은 시작 물질로서 실리콘과 질소의 결합을 갖는 폴리머 물질로 형성된다.
도 10b는 메모리 물질층이 도 10a에서와 달리 전극(1015)의 접촉홀(1051)에 형성된다. 도 10a와 유사하게, 전극(1015)은 바닥 전극으로서 사용되고, 전극(1015) 상에, 메모리 물질층(1029) 및 상부 전극(1030)이 형성되어, 메모리 요소(1023)가 형성될 수 있다. 이어서, 절연막(1031)이 형성된다. 다른 구조는 도 10a와 동일하므로, 그 설명은 생략한다.
상술한 바와 같이 접촉홀(1051)에서 메모리 요소를 형성함으로써, 메모리 요소의 크기 감소가 달성될 수 있다. 또한, 메모리를 위한 전극이 불필요하므로, 제조 단계들의 수는 감소될 수 있고, 메모리와 함께 실장되는 반도체 디바이스는 낮은 가격으로 제공될 수 있다.
위에서 설명한 바와 같이, 유기 기판, 석영 기판, 또는 플라스틱 기판과 같은 절연 표면을 갖는 기판 위에 형성되는 반도체 박막이 활성층으로서 사용되는 박막 트랜지스터에 의해 반도체 디바이스를 구성함으로써, 높은 기능 및 저전력 소모형 반도체 디바이스는 무게가 감소하고 낮은 가격으로 제공될 수 있다.
본 실시예는 실시예 모드 1, 실시예 모드 2, 또는 실시예 모드 3과 조합하여 자유롭게 구현될 수 있다.
[실시예 2]
본 실시예에서, 본 발명의 반도체 디바이스 내의 회로 부분을 구성하는 박막 트랜지스터들의 레이아웃이 도 11, 도 12, 및 도 13을 참조하여 설명된다.
실시예 1에서 설명된 반도체막(1012)에 대응하는 반도체층은 절연 표면을 갖는 기판의 전체 표면 또는 그 일부(트랜지스터의 반도체 영역으로서 결정된 것보다 큰 면적을 갖는 영역) 위에 형성되고, 베이스막이 그것들 사이에 개입된다. 이어서, 포토리소그래피 기술로, 마스크 패턴이 반도체층 위에 형성된다. 마스크 패턴을 갖는 반도체층에 에칭 처리를 수행함으로써, 도 11에 도시된 박막 트랜지스터의 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 특정 모양을 갖는 섬형 반도체 패턴(1101)이 형성될 수 있다. 패턴화된 반도체층의 모양은 박막 트랜지스터의 특성들에 기초하여, 요구되는 회로 특성들 또는 레이아웃의 적합성을 고려하여 결정된다.
본 발명의 반도체 디바이스의 회로를 구성하는 박막 트랜지스터에서, 반도체층을 형성하기 위한 포토마스크는 특징적인 패턴을 갖는다. 마스크 패턴의 휜 부분은 적어도 직각으로 휘지 않도록 복잡한 모양으로 보충된다. 예를 들어, 휜 부분의 외부는 상부가 잘린 모양을 갖는다. 이 경우에, 마스크 패턴의 모서리 부분은 둥글게 될 수 있다. 도 11은 이러한 마스크 패턴을 갖는 포토마스크를 사용하여 형성된 반도체층의 모양을 도시한다. 이 경우에, 이 포토마스크를 사용하여 포토리소그래피 처리에서 노출 조건을 제어함으로써, 반도체층(1101)의 모서리 부분은 포토마스트 패턴의 모서리 부분보다 둥글게 되도록 제어될 수 있다. 즉, 반도체층(1101)의 모서리 부분은 패턴 모양이 포토마스크 패턴보다 덜 휜 원형도(roundness)로 제공될 수 있다. 도 11에서, 게이트 전극(1014), 게이트 배선(1201), 전극(1015), 및 차후에 형성될 배선이 점선으로 도시되어 있다는 것에 유의하자.
이어서, 게이트 절연막이 모서리 부분에서 원형도를 갖는 반도체층(1101) 위에 형성된다. 이어서, 실시예 1에서 설명된 바와 같이, 반도체층과 부분적으로 중첩하는 게이트 전극(1014) 및 게이트 배선(1201)이 동시에 형성된다. 게이트 전극과 게이트 배선은 금속층 또는 반도체층을 형성하고 포토리소그래피 기술을 수행함으로써 형성될 수 있다.
게이트 전극 또는 게이트 배선을 형성하기 위한 포토마스크 패턴은 휜 부분의 외부 모서리 부분이 잘린 모양을 갖는다. 또한, 패턴의 휜 부분의 내측은 직각으로 휘지 않도록 여러 번 휘어진다. 이러한 휜 모양은 게이트 배서 패턴의 폭에 기초하여 고려될 수 있고, 모서리 부분은 배선의 라인폭의 1/2 이하지만 1/5보다는 큰 길이로 제거된다. 이 마스크 패턴의 모양은 도 12에 도시된 바와 같이, 게이트 전극(1014) 또는 게이트 배선의 패턴 모양으로서 전환될 수 있다. 또한, 게이트 전극 또는 게이트 배선에 대한 전환 시에, 게이트 전극 또는 게이트 배선의 모서리 부분이 보다 둥글게되도록 전환이 수행될 수 있다. 즉, 게이트 전극 또는 게이트 배선의 모서리 부분은 그 패턴 모양이 포토마스크 패턴보다 덜 휜 원형도로 제공될 수 있다. 도 12에서, 전극(1015) 및 차후에 형성되는 배선이 점선으로써 도시되어 있다는 것에 유의하자.
이러한 게이트 전극 또는 게이트 배선은 레이아웃 제한으로 인해 직각으로 휜다. 그러므로, 게이트 전극 또는 게이트 배선의 둥근 모서리 부분에 대해, 돌출 부분(외측) 및 오목 부분(내측)이 제공된다. 둥근 돌출 부분에서, 플라즈마로 건식 에칭이 수행될 때 변칙적인 방전으로 인한 미세입자들의 발생을 억제하는 것이 가능하다. 또한, 둥근 오목 부분에서, 생성된 미세입자들이 존재할지라도, 모서리 부분에 모이는 경향이 있는 미세입자들은 와싱(washing)으로 세척될 수 있다. 결국, 수율 향상이 극히 기대될 수 있는 효과가 존재한다.
이어서, 게이트 전극 또는 게이트 배선 위에, 절연막들(1016, 1017, 1018)에 대응하는 절연층 등이 실시예 1에 설명된 바와 같이 형성된다. 당연히, 절연막은 본 발명에서 단일 층일 수 있다.
이어서, 절연층 위에, 오프닝이 절연막의 미리 정해진 위치에 형성되고, 오프닝에서, 전극(1015) 또는 배선에 대응하는 도전막이 형성된다. 이 오프닝은 서로 하부층과 배선층 내에 있는 게이트 배선층 또는 반도체층을 전기적으로 접속시키기 위해 제공된다. 배선을 위해서, 마스크 패턴은 포토리소그래피 기술로 형성되고, 에칭 처리에 의해 미리 정해진 패턴으로 형성된다.
배선으로, 미리 정해진 요소들은 서로 접속될 수 있다. 이 배선은 직선으로 미리 정해진 요소들을 접속시키는 것이 아니라, 레이아웃 제한으로 인해 직각으로 휜다(이하, "휜 부분"이라 함). 또한, 배선은 오프닝 부분 또는 또 다른 영역에서 폭이 변경될 수 있다. 예를 들어, 오프닝 부분에서, 오프닝이 배선 폭과 같거나 클 때, 배선 폭은 그 부분에서 보다 넓게 되도록 변경된다. 또한, 배선이 회로 레이아웃으로 인해 캐패시터 부분의 한 전극으로서 기능하기 때문에, 배선 폭은 커질 수 있다.
도 13에 도시된 바와 같이, 배선층은, 삼각형의 한 측이 10㎛ 이하가 되도록 L 모양으로 휜 각각의 모서리 부분에서 직삼각형인 모서리 부분을 제거함으로써 모서리 부분이 둥글게되는 패턴을 가지며, 또한 배선의 라인 폭의 1/2 이하지만 1/5 이상인 길이를 갖는다. 즉, 모서리 부분에서의 배선층의 원주는 위로부터 볼 때 곡선으로 형성된다. 특별히, 모서리 부분의 둥근 원주를 형성하기 위해서, 배선층의 일부는 제거되고, 그것은 모서리 부분을 만드는 서로에게 직각인 두 개의 제 1 직선들, 및 두 개의 제 1 직선들에 대해 약 45도의 각도로 되는 제 2 직선들을 갖는 이등변 직삼각형에 대응한다. 삼각형을 제거할 때, 두 개의 둔각들이 배선층에서 형성되고; 이때에, 배선층은 바람직하게는, 제 1 직선과 제 2 직선과 접촉하는 곡선이 각각의 둔각 부분에 형성되도록 에칭 조건들 및/또는 마스크 설계를 적절히 조정함으로써 에칭된다. 이등변 직각삼각형의 두 측면들의 길이는 서로 같고, 배선의 폭의 1/5 이상이고 1/2 이하다. 또한, 모서리부분의 내부 원주는 또한, 그의 원주에 따라 곡선으로 형성될 수 있다.
도 13에 도시된 레이아웃을 갖는 회로에서, 원형도를 제공하기 위해, 배선 폭이 변경되는 위치 또는 휜 부분의 모서리 부분을 휘지 않음으로써, 플라즈마로 건식 에칭이 수행될 때 불규칙한 방전으로 인한 미세입자들의 생성을 억제하는 것이 가능하다. 또한, 미세입자들은 와싱 시에 모서리 부분에 모이지 않고 쉽게 세척될 수 있어, 생산성을 향상시킨다. 즉, 제조 과정에서 생성되는 먼지 또는 미세입자들의 문제는 해소될 수 있다. 특히, 많은 병렬 배선들이 제공되는 구동 회로부 등의 배선의 경우에, 먼지를 세척하는데 극히 적합하다.
모서리 부분 또는 휜 부분이 반도체층, 게이트 배선, 및 배선의 3개의 레이아웃에서 둥글게되는 모드가 본 실시예에서 설명되지만, 본 발명은 이에 제한되지 않는다. 즉, 모서리 부분 또는 휜 부분들은 제조 과정에서 먼지, 미세입자들 등의 문제가 해소될 수 있도록 상기 층들 중 어느 하나에서 둥글게될 수 있다.
반도체 디바이스가 상술한 레이아웃을 사용하여 구성되면, 고기능 및 저전력 소모형 반도체 디바이스가 감소된 무게를 가지며 낮은 비용으로 제공될 수 있다.
본 실시예는 실시예 모드 1, 실시예 모드 2, 실시예 모드 3 또는 실시예 1을 자유롭게 조합하여 구현될 수 있다.
[실시예 3]
본 실시예에서, 본 발명의 반도체 디바이스의 한 성분으로서 스태틱 RAM(SRAM)을 형성하는 예가 도 6a 내지 8b를 참조하여 설명된다. 본 실시예의 SRAM이 실시예 모드 1 및 실시예 모드 2에 설명된 구조로 RAM에 대해 이용되는 것이 적절하다는 점에 유의하자.
도 6a에 도시된 반도체층들(610, 611)은 바람직하게는, 그것의 성분으로서 실리콘 또는 실리콘을 포함하는 결정형 반도체로 형성된다. 예를 들어, 레이저 어닐링으로 실리콘막을 결정화함으로써 얻어지는 다결정 실리콘, 단결정 실리콘 등이 사용된다. 위의 것 이외에, 금속 산화물 반도체, 비정질 실리콘, 또는 반도체 특성을 나타내는 유기 반도체가 또한 사용될 수 있다.
어쨌든, 가장먼저 형성되는 반도체층은 절연 표면을 갖는 기판의 전체 표면 또는 그 일부(트랜지스터의 반도체 영역으로서 결정된 것보다 큰 면적을 갖는 영역) 위에 형성된다. 이어서, 포토리소그래피 기술로, 마스크 패턴이 반도체층 위에 형성된다. 마스크 패턴을 갖는 반도체층에 에칭 처리를 수행함으로써, TFT의 소스 및 드레인 영역과 채널 형성 영역을 포함하는 특정 모양을 각각 갖는 섬형 반도체층들(610, 611)이 형성된다. 반도체층들(610, 611)은 레이아웃의 정확성을 고려하여 결정된다.
도 6a에 도시된 반도체층들(610, 611)을 형성하는 포토마스크는 도 6b에 도 시된 마스크 패턴(620)을 갖는다. 이 마스크 패턴(620)은 포토리소그래피 처리에 사용되는 레지스터가 포지티브 타입인지 네거티브 타입인지에 따라 상이하다. 포지티브 타입 레지스터가 사용되는 경우에, 도 6b에 도시된 마스크 패턴(620)은 광 차폐부(light shield portion)로서 형성된다. 마스크 패턴(620)은 상부(A)가 절단되는 모양을 갖는다. 또한, 그 모서리에서 직각으로 휘지 않도록 휜 부분(B)은 여러 번 휘어진다. 이 포토마스크 패턴에서, 예컨대, 패턴의 모서리 부분은 측면 당 10㎛ 이하의 길이로 제거된다.
도 6b에 도시된 마스크 패턴(620)의 모양은 도 6a에 도시된 반도체층들(610, 611)에 반영된다. 이 경우에, 마스크 패턴(620)의 상사 모양(homothetic shape)은 마스크 패턴(620)의 모서리 부분이 보다 둥글게되도록 변환될 수 있다. 즉, 패턴 모양이 포토마스크 패턴(620)보다 덜 휘어지게 되는 원형도를 갖는다.
반도체층들(610, 611) 위에, 적어도 부분적으로 실리콘 산화물 또는 실리콘 질화물을 포함하는 절연층이 형성된다. 이 절연층을 형성하는 한가지 목적은 게이트 절연층이다. 이어서, 도 7a에 도시된 바와 같이, 게이트 배선들(712, 713, 714)은 반도체층들과 부분적으로 중첩하도록 형성된다. 게이트 배선(712)은 반도체층(610)에 대응하여 형성된다. 게이트 배선(713)은 반도체층들(610, 611)에 대응하여 형성된다. 또한, 게이트 배선(714)은 반도체층들(610, 611)에 대응하여 형성된다. 게이트 배선에 대해, 금속층 또는 높은 도전성 반도체층이 막으로 형성되고, 그 모양은 포토리소그래피 기술로 절연층 위에 형성된다.
게이트 배선을 형성하기 위한 포토마스크는 도 7b에 도시된 마스크 패 턴(721)을 갖는다. 포토마스크 패턴(721)에서, 모서리 부분은 배선 라인폭의 1/2 이하이잔 1/5 이상의 길이로 제거될 수 있다. 도 7b에 도시된 마스크 패턴(721)의 모양은 도 7a에 도시된 게이트 배선들(712, 713, 714)에 반영된다. 이 경우에, 마스크 패턴(721)의 상사 모양은 마스크 패턴(721)의 모서리 부분이 보다 둥글게 되도록 변환될 수 있다. 즉, 그것의 패턴 모양은 포토마스크 패턴(721)보다 덜 휜 원형도를 갖는다. 돌출 부분에서, 플라즈마로 건식 에칭이 수행될 때 불규칙한 방전으로 인한 미세입자들의 생성을 억제하는 것이 가능하다. 그리고, 오목 부분에서, 생성된 미세입자들이 존재할지라도, 모서리 부분에 모이는 경향이 있는 미세입자들이 와싱시에 세척될 수 있다. 결국, 수율 향상이 극히 기대될 수 있는 효과가 존재한다.
층간 절연층은 게이트 배선들(712, 713, 714)에 후속하여 형성되는 층이다. 층간 절연층은 실리콘 산화물과 같은 무기 절연물질 또는 폴리이미드, 아크릴 수지 등을 사용하는 유기 절연물질로 형성된다. 실리콘 질화물, 실리콘 질화 산화물 등으로 만들어진 절연층은 층간 절연층과 게이트 배선들(712, 713, 714) 사이에 개입될 수 있다. 또한, 실리콘 질화물, 실리콘 질화 산화물 등으로 만들어진 절연층은 층간 절연층 위에 제공될 수 있다. 이 절연층은 외인성 금속 이온(exogenous metal ion) 또는 습기와 같은, TFT에 좋지 않은 불순물에 의해 게이트 절연층 또는 반도체층을 오염시키는 것을 방지할 수 있다.
층간 절연층에서, 오프닝이 미리 결정된 위치에 형성된다. 예를 들어, 그것은 하부층인 반도체층 또는 게이트 배선에 대응하여 제공된다. 금속 또는 금속 화 합물로 만들어진 하나의 층 또는 다수의 층들로 형성된 배선층에 대해, 마스크 패턴이 포토리소그래피 기술로 형성되고, 에칭 처리에 의해 미리 정해진 패턴으로 형성된다. 그래서, 도 8a에 도시된 바와 같이, 배선들(815 내지 820)은 반도체층들과 부분적으로 중첩하도록 형성된다. 배선으로, 미리 정해진 요소들은 서로 접속될 수 있다. 상기 배선은 직선으로 미리 정해진 요소들을 접속시킬 수 없고, 레이아웃 제한으로 인해 휜 부분을 갖는다. 또한, 배선은 접촉 부분 또는 다른 영역에서 폭이 변한다. 접촉 부분에서, 접촉홀이 배선 폭보다 크거나 같을 때, 배선 폭은 그 부분에서 보다 넓어지도록 변한다.
배선들(815 내지 820)을 형성하기 위한 포토마스크는 도 8b에 도시된 마스크 패턴(827)을 갖는다. 이 경우에, 배선은 모서리 부분이 모서리 부분에서 원형도를 제공하도록 배선 라인폭의 1/2 이하이지만 1/5 이상으로 제거된다. 이러한 배선에 따라, 돌출 부분에서, 플라즈마로 건식 에칭이 수행될 때 불규칙한 방전으로 인한 미세입자들의 생성을 억제하는 것이 가능하고, 오목 부분에서, 생성된 미세입자들이 존재할지라도, 모서리 부분에 모이는 경향이 있는 미세입자들은 와싱 시에 세척될 수 있다. 결국, 수율 향상이 극히 기대될 수 있는 효과가 존재한다. 또한, 그것은 다수의 병렬 배선들의 경우에, 먼지를 세척하기 위해 극히 적합하다.
도 8a에서, n 채널 트랜지스터들(821 내지 824) 및 p 채널 트랜지스터들(825, 826)이 형성된다. 인버터들(827, 828)은 n 채널 트랜지스터(823)와 p 채널 트랜지스터(825), 및 n 채널 트랜지스터(824)와 p 채널 트랜지스터(826)로 각각 구성된다. 6개의 트랜지스터들을 포함하는 회로는 SRAM을 형성한다. 실리콘 질화물, 실리콘 산화물 등으로 만들어진 절연층은 이들 트랜지스터들 위에 층에 형성될 수 있다.
상술한 구조를 채택함으로써, 고기능 및 저전력 소모형 반도체 디바이스가 감소된 무게 및 낮은 가격으로 제공될 수 있다.
본 실시예는 실시예 모드 1, 실시예 모드 2, 실시예 모드 3, 실시예 1 또는 실시예 2를 자유롭게 조합하여 구현될 수 있다.
[실시예 4]
본 실시예에서, 본 발명의 반도체 디바이스를 구성하기 위한 트랜지스터가 도 9 내지 14e를 참조하여 설명된다.
본 발명의 반도체 디바이스를 구성하는 트랜지스터는 단결정 기판 위에 형성된 MOS 트랜지스터뿐만 아니라 박막 트랜지스터(TFT)에 의해 구성될 수 있다. 도 9는 회로를 구성하는 이러한 트랜지스터들의 단면 구조를 도시한다. 도 9에서, n 채널 트랜지스터(801), n 채널 트랜지스터(802), 캐패시터(804), 레지스터(805), 및 p 채널 트랜지스터(803)가 도시되어 있다. 각각의 트랜지스터로서, 반도체층(905), 절연층(908), 및 게이트 전극(909)을 갖는 박막 트랜지스터가 사용될 수 있다. 게이트 전극(909)은 제 1 도전층(903) 및 제 2 도전층(902)을 스택함으로써 형성된다. 도 14a 내지 14d는 부가적으로 참조될 수 있는, 트랜지스터들, 캐패시터들, 및 레지스터에 대응하는 상면도들이다.
도 9에서, n 채널 트랜지스터(801)에서, 채널 길이 방향(캐리어가 흐르는 방 향)으로, 가볍게 도핑된 드레인(lightly-doped-drain: LDD)으로 불리는, 배선(904)과의 접촉을 형성하는 소스 또는 드레인 영역을 형성하는 불순물 영역(906)의 불순물 농도보다 낮은 농도로 불순물로 도핑된 불순물 영역(907)이 반도체층(905)에 형성된다. 불순물 영역(906) 및 불순물 영역(907)에서, n 채널 트랜지스터(801)를 형성하는 경우에, 인(phosphorus) 등이 n 타입 도전성을 제공하는 불순물로서 부가된다. LDD들은 핫 전자 열화(hot-electron deterioration) 및 쇼트 채널 효과(short-channel effect)를 억제함으로써 형성된다.
도 14a에 도시된 바와 같이, n 채널 트랜지스터(801)의 게이트 전극(909)에서, 제 1 도전층(903)은 제 2 도전층(902)의 양 측들 상에 퍼져서 형성된다. 이 경우에, 제 1 도전층(903)의 두께는 제 2 도전층 두께보다 작게 형성된다. 제 1 도전층(903)은 10 내지 100kV의 전계에서 가속되는 이온 종류들이 통과할 수 있는 두께로 형성된다. 불순물 영역(907)은 게이트 전극(909)의 제 1 도전층(903)에 의해 덮쳐지도록 형성된다. 즉, 게이트 전극(909)에 의해 중첩되는 LDD 영역이 형성된다. 이 구조에서, 마스크로서 제 2 도전층(902)과 함께 제 1 도전층(903)을 통해 하나의 도전 타입 불순물이 불순물 영역(907)에 부가되어, 자기 정렬 방식으로 불순물 영역(907)을 형성한다. 즉, 게이트 전극에 의해 덮쳐지는 LDD가 자기 정렬 방식으로 형성된다.
양 측들 상에 LDD를 갖는 트랜지스터는 실시예 모드 1 및 실시예 모드 2에서 설명된 전원 회로(208)의 정류 TFT 또는 논리 회로용으로 사용되는 전송 게이트(또한, "아날로그 스위치"라고 함)를 구성하는 트랜지스터에 적용된다. 포지티브 및 네거티브 전압들 둘 모두가 이러한 TFT의 소스 또는 드레인 전극에 인가되므로, LDD는 바람직하게는, 게이트 전극의 양 측들 상에 제공된다.
또한, 게이트 배선이 제 2 도전층(902)을 사용하여 형성되는 경우에, 제 1 도전층(903)은 정렬된 두 개의 층들의 끝에서 얻기 위해 패턴화될 수 있다. 이 결과로서, 미세한 게이트 배선이 형성될 수 있다. 또한, 자기 정렬 방식으로 게이트 전극에 의해 중첩되는 LDD를 형성하는 것이 불필요하다.
도 9에서, n 채널 트랜지스터(802)에서, 불순물 영역(906)의 불순물 농도보다 낮은 농도의 불순물로 도핑된 불순물 영역(907)이 반도체층(905)에서 게이트 전극의 한 측 상에 형성된다. 도 14b에 도시된 바와 같이, n 채널 트랜지스터(802)의 게이트 전극(909)에서, 제 1 도전층(903)이 제 2 도전층(902)의 한 측 상에 퍼져서 형성된다. 이 경우에, 마스크로서 제 2 도전층(902)과 함께 제 1 도전층(903)을 통해 하나의 도전 타입 불순물이 부가되어, LDD가 자기 정렬 방식으로 형성될 수 있다.
한 측 상에 LDD를 갖는 트랜지스터는 포지티브 전압 또는 네거티브 전압 중 하나만이 소스 및 드레인 전극들 사이에 인가되는 트랜지스터에 적용될 수 있다. 특히, 이것은 인버터 회로, NAND 회로, NOR 회로, 및 래치 회로와 같은 논리 게이트를 구성하는 트랜지스터 또는 감지 증폭기, 일정한 전압 생성 회로, 및 전압 제어된 발진기(이하, "VCO"라 함)와 같은 아날로그 회로를 구성하는 트랜지스터에 적용될 수 있다.
도 9에서, 게이트 전극층(809)이 제 1 도전층(903) 및 반도체층(905) 사이에 개입되는 캐패시터(804)가 형성된다. 캐패시터(804), 불순물 영역(910), 및 불순물 영역(911)을 형성하기 위한 반도체층(905)이 제공된다. 불순물 영역(911)은 반도체층(905)에서 제 1 도전층(903)에 의해 덮쳐지는 위치에 형성된다. 또한, 불순물 영역(910)은 배선(904)과의 접촉을 형성한다. 불순물 영역(911)은 제 1 도전층(903)을 통해 하나의 도전성 타입 불순물을 부가함으로써 형성될 수 있고, 그러므로, 도전성은 동일한 불순물을 부가함으로써 불순물 영역(910)과 불순물 영역(911)에 제공될 수 있다. 어쨌든, 캐패시터(804)에서 전극으로서 기능하는 반도체층(905)은 하나의 도전성 타입 불순물을 부가함으로써 바람직하게는 저항이 감소된다. 또한, 제 1 도전층(903)은 도 14c에 도시된 바와 같은 보조 전극으로서 제 2 도전층(902)을 사용하여 전극으로서 충분히 기능될 수 있다. 제 1 도전층(903)과 제 2 도전층(902)이 조합되는 합성 전극 구조를 채택함으로써, 캐패시터(804)가 자기 정렬 방식으로 형성될 수 있다.
캐패시터는 전원 회로(209)에 제공되는 저장 캐패시터로서 또는 실시예 모드 1 및 실시예 모드 2에서의 공명 회로(207)에 제공되는 공명 캐패시터로서 사용된다. 특히, 포지티브 전압과 네거티브 전압이 캐패시터의 두개의 단자들 사이에 적용되는 공명 캐패시터는 두 개의 단자들 사이의 전압이 포지티브인지 아니면 네거티브인지에 무관하게 캐패시터로서 기능하도록 요구된다.
도 9에서, 레지스터(805)는 제 1 도전층(903)에 의해 구성된다. 제 1 도전층(903)이 약 30 내지 150nm의 두께로 형성되므로, 레지스터는 그 폭 및 길이를 임의로 설정하여 구성될 수 있다.
레지스터는 실시예 모드 1 및 실시예 모드 2에서의 변조 회로(212)에 제공되는 저항성 부하로서 사용된다. 또한, 이것은 VCO 등에 의해 전류를 제어하는 경우에 부하로서 사용될 수 있다. 레지스터는 높은 농도로 불순물 요소를 포함하는 반도체층 또는 얇은 금속층에 의해 구성될 수 있다. 저항값이 막 두께, 막 품질, 불순물 농도, 활성 레이트 등에 의존하는 반도체층과 비교하여, 저항 값이 막 두께 및 막 품질에 의해 결정되는 금속층은 변화가 작으므로 적합하다.
도 9에서, p 채널 트랜지스터(803)는 반도체층(905)에서 불순물 영역(912)을 갖는다. 이 불순물 영역(912)은 배선(904)과 접촉을 형성하는 소스 또는 드레인 영역을 형성한다. 게이트 전극(909)의 구조에서, 제 1 도전층(903)과 제 2 도전층(902)은 서로 겹쳐진다. p 채널 트랜지스터(803)는 LDD가 제공되지 않는 단일 드레인 구조의 트랜지스터이다. p 채널 트랜지스터(803)가 형성될 때, 보론(boron) 등이 불순물 영역(912)에 p 타입 도전성을 부여하기 위해 불순물로서 부가된다. 한편, 인이 불순물 영역(912)에 부가되면, 단일 드레인 구조의 n 채널 트랜지스터가 형성될 수 있다.
반도체층(905)과 게이트 절연층(908) 중 하나 또는 둘 모두에, 산화 또는 질화 처리는, 플라즈마가 마이크로파에 의해 여기되고(excited), 전자 온도가 2eV 이하이고, 이온 에너지가 5eV 이하이고, 전압 밀도가 약 1011 내지 1013cm-3인, 고밀도 플라즈마 처리로 수행될 수 있다. 이 때에, 상기 처리는 300 내지 450℃에서, 그리고 산화 분위기(예컨대, O2 또는 N2O) 또는 질화 분위기(예컨대, N2 또는 NH3)에서 기판 온도를 설정함으로써 수행될 수 있어, 반도체층(905) 및 게이트 절연층(908) 사이의 계면의 결함 정도가 감소될 수 있다. 이러한 처리를 게이트 절연층(908)에 수행함으로써, 이 절연층의 치밀화가 달성될 수 있다. 또한, 트랜지스터가 3V 이하의 전압에서 동작되는 경우에, 플라즈마 처리로 산화 또는 질화된 이 절연층은 게이트 절연층(908)으로서 적용될 수 있다. 또한, 트랜지스터의 구동 전압이 3V 이상인 경우에, 게이트 절연층(908)은 플라즈마 처리로 반도체층(905)의 표면 위에 형성되는 절연층과 서로 CVD 방법(플라즈마 CVD 방법 또는 열 CVD 방법(thermal CVD method))에 의해 스택된 절연층을 조합함으로써 형성될 수 있다. 또한, 이 절연층은 캐패시터의 유전체층으로서 사용될 수 있다. 이 경우에, 플라즈마 처리로 형성된 절연층은 1 내지 10nm의 두께로 형성된 조밀 막(dense film)이고, 큰 전하 용량을 갖는 캐패시터가 형성될 수 있다.
도 9 및 14a 내지 14e를 참조하여 설명된 바와 같이, 서로 다른 두께를 갖는 도전층들을 조합함으로써, 다양한 구조들의 소자가 형성될 수 있다. 제 1 도전층만이 형성되는 영역 및 제 1 도전층 및 제 2 도전층이 스택되는 영역에는, 반투명 막으로 형성되는 광 세기 감소 기능을 갖는 보조 패턴 또는 회절격자 패턴이 제공된다. 즉, 포토리소그래피 처리에서, 포토마스크의 광 투과 양은 현상될 레지스터 마스크의 두께가 변경되도록, 포토레지스트를 노출시킬 때에 제어된다. 이 경우에, 해상도 한계(resolution limit) 또는 그 이하에서의 슬리트(slit)는 복잡한 모양을 갖는 상술한 레지스트를 형성하기 위해 포토마스크 또는 레티클(reticle)에 제공될 수 있다. 또한, 현상 후에 약 200℃에서 구음(baking)으로써, 포토레지스트 물질로 만들어진 마스크 패턴의 모양이 변경될 수 있다.
또한, 반도체막으로 형성된 광 세기 감소 기능을 갖는 보조 패턴 또는 회절격자 패턴이 제공되는 포토마스크 또는 레티클을 사용함으로써, 제 1 도전층만이 형성되는 영역 및 제 1 도전층과 제 2 도전층이 스택된 영역이 연속으로 형성될 수 있다. 도 14a에 도시된 바와 같이, 제 1 도전층만이 형성되는 영역은 반도체층 위에 선별적으로 형성될 수 있다. 이러한 영역은 반도체층에 대해 효과적이지만, 다른 영역(게이트 전극에 후속하는 배선 영역)에서는 불필요하다. 제 1 도전층만이 형성되는 영역이 이 포토마스크 또는 레티클을 사용함으로써 배선 영역에서 형성될 필요가 없으므로, 배선 밀도는 실질적으로 개선될 수 있다.
도 9 및 도 14a 내지 14e의 경우에, 제 1 도전층은 텅스텐(W), 크롬(Cr), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 몰리브덴(Mo)과 같은 높은 용해점 금속이나, 30nm 내지 50nm의 두께를 갖는 그것의 주성분으로서 고 융해점 금속을 포함하는 화합물 또는 합금으로 형성된다. 예를 들어, 서도 다른 도전 물질이 각각 제 1 도전층 및 제 2 도전층용으로 사용되어, 차후의 에칭 처리시에 그것들 사이에서 에칭 레이트의 차가 발생하게 한다. 예로서, TaN 막은 제 1 도전층용으로 사용될 수 있고, 텅스텐 막은 제 2 도전층용으로 사용될 수 있다.
본 실시예의 설명에 따라, 반투명 막으로 형성된 광 세기 감소 기능을 갖는 보조 패턴 또는 회절격자 패턴이 제공되는 포토마스크 또는 레티클을 사용함으로써, 서로 다른 전극 구조들, 캐패시터, 및 레지스터를 갖는 트랜지스터들이 동일한 패턴 가지며 개별적으로 형성될 수 있다. 따라서, 회로 특성들에 따라, 서로 다른 모드들을 갖는 요소들이 다수의 단계들을 증가시키지 않고 형성 및 통합될 수 있다.
반도체 디바이스가 상술한 트랜지스터들에 의해 구성되면, 고기능 및 저전력 소모형 반도체 디바이스가 감소된 무게를 가지며 낮은 가격으로 제공될 수 있다.
본 실시예는 실시예 모드 1, 실시예 모드 2, 실시예 모드 3, 실시예 1, 실시예 2 또는 실시예 3을 자유롭게 조합하여 구현될 수 있음에 유의하자.
[실시예 5]
본 실시예에서, 본 발명의 반도체 디바이스를 사용하는 시스템의 예가 도 15 및 16을 참조하여 설명된다. 본 발명의 반도체 디바이스를 사용하여, 높은 보안성을 갖는 개인용 컴퓨터의 사용자 인증 시스템이 본 실시예에서 설명된다.
도 15는 개인용 컴퓨터(1501) 및 반도체 디바이스(1502)를 포함하는 본 실시예의 사용자 인증 시스템을 개략적으로 도시한다. 입력 디바이스(1503) 및 판독기/기록기(1504)는 개인용 컴퓨터(1501)에 접속된다.
개인용 컴퓨터(1501) 및 반도체 디바이스(1502) 둘 모두는 인코딩을 위해 공통 키(1505)를 갖는다. 특히, 공통 키(1505)의 데이터는 개인용 컴퓨터(1501) 및 반도체 디바이스(1502)의 각각의 메모리들에 저장된다. 공통 키(1505)는 예컨대, 평범한 데이터(인코딩되기 전의 데이터)를 인코딩하고 인코딩된 텍스트를 디코딩하기 위해 사용되는, 64 내지 128 비트의 데이터이다. 공통 키에 대해서, 공통 키들은 공식으로 등록된 사용자마다 서로 다르게 형성되고, 개인용 컴퓨터(1501)는 그 것들 모두를 갖는다. 즉, 개인용 컴퓨터(1501)는 공식으로 등록된 사용자들의 수와 동일한 수의 공통 키들을 갖는다. 한편, 반도체 디바이스(1502)는 공식으로 등록된 사용자에 의해 소유되고, 사용자에게 특정한 공통 키만을 갖는다. 공통 키는 또 다른 개인에게 알려지지 않고 유지되어야 한다.
공통 키 인코딩 방법(ISO/IEC 9798-2 정보 기술 표준-보안 기술들-엔티티인증-파트2(a standard of ISO/IEC 9798-2 information technology-security techniques-entityauthentication-Part2): 대칭성 암호화 알고리즘들을 이용하는 메커니즘들을 참조)이 본 실시예에서 설명되는 인코딩 방법으로서 사용되지만, 본 발명은 공용 키 인코딩 방법(ISO/IEC 9798-3 정보 기술 표준-보안 기술들-엔티티 인증-파트3((a standard of ISO/IEC 9798-3 information technology-security techniques-entity authentication-Part3): 디지털 서명 기술들을 사용하는 메커니즘들을 참조)과 같은 또 다른 인코딩 방법의 경우에 쉽게 적용될 수 있다.
개인용 컴퓨터(1501)는 공통 키(1505)를 사용하여 평범한 텍스트를 인코딩하는 수단을 갖는다. 특히, 인코딩 알고리즘을 수행하는 소프트웨어가 제공된다. 또한, 반도체 디바이스(1502)는 공통 키(1505)를 사용함으로써 인코딩된 텍스트를 디코딩하는 수단을 갖는다. 특히, 디코딩 알고리즘은 실시예 모드 1 또는 실시예 모드 2에 설명된 연산 회로에서 실행된다.
이하, 본 실시예의 사용자 인증 시스템의 사용법이 도 16의 흐름도를 참조하여 설명된다.
우선, 사용 신청자는 입력 디바이스(1503) 사용자 이름 및 개인용 컴퓨 터(1501)의 패스워드를 입력한다(사용자 이름 입력(1601)). 패스워드는 공식으로 등록된 사용자에 의해 미리 등록된다. 개인용 컴퓨터(1501)는 입력 사용자 이름에 의존하는 대응하는 공통 키를 사용하여 평범한 텍스트를 인코딩한다(인코딩된 데이터 생성(1602)). 여기서, 평범한 텍스트는 특정한 의미를 갖는 데이터이거나 의미가 없는 데이터일 수 있다. 다음으로, 인코딩된 데이터가 판독기/기록기(1504)로부터 전송된다(인코딩된 데이터 전송(1603)). 반도체 디바이스(1502)는 인코딩된 데이터를 수신하고, 그것을 공통 키(1505)로 디코딩하고(디코딩 처리(1604)), 판독기/기록기에 디코딩된 데이터를 전송한다(디코딩된 데이터 전송(1605)). 개인용 컴퓨터(1501)는 제 1의 평범한 텍스트와 디코딩된 데이터를 비교하고(인증(1606)), 그것들이 서로 매칭되는 경우에만, 사용 신청자를 공식으로 등록된 사용자로서 인증하고, 사용을 가능하게 한다(정규 사용(1607)).
상술된 바와 같은 본 실시예의 사용자 인증 시스템에 따라, 컴퓨터는 자신의 패스워드를 소유하고 있는 개인들 및 본 발명의 반도체 디바이스만을 위해 사용될 수는 없다. 그러므로, 보안은 패스워드만으로의 인증보다 극히 높아야 한다. 또한, 사용자는 반도체 디바이스가 사용자에 의해 휴대되면 패스워드만으로 종래의 인증에서와 같은 방식으로 개인용 컴퓨터를 사용할 수 있어, 그렇게 많은 부가적인 의무사항들을 필요로 하지 않는다.
비록, 개인용 컴퓨터의 사용자 인증을 설명하지만, 본 발명은 공식으로 등록된 사용자에 의해서만 사용될 수 있는 또 다른 시스템에 쉽게 적용될 수 있다. 예를 들어, 본 발명은 ATM(Automated Teller Machine), CD(Cash Dispenser) 등에 쉽 게 적용될 수 있다.
상술한 구조를 채택함으로써, 본 발명의 반도체 디바이스를 사용하여 극히 높은 보안을 갖는 사용자 인증 시스템이 낮은 가격으로 확립될 수 있다.
본 실시예는 실시예 모드 1, 실시예 모드 2, 실시예 모드 3, 실시예 1, 실시예 2, 실시예 3, 또는 실시예 4를 자유롭게 조합하여 구현될 수 있다.
(부언) 위에서 설명한 바와 같이, 본 발명의 모드는 아래의 것을 포함한다:
통신 신호를 전송 및 수신하기 위한 안테나가 제공되는 반도체 디바이스로서, 통신 신호를 구별하는 수신 회로, 인코딩된 데이터를 전송 및 수신 시에 디코딩/인코딩 처리를 수행하는 연산 회로, 연산 회로의 연산 결과를 전송하는 전송 회로, 통신 신호를 수신할 때 연산 회로의 동작을 정지시키고, 연산 회로를 동작시킬 때 수신 회로와 전송 회로의 동작을 정지시키는 상태 제어 회로가 포함되는, 상기 반도체 디바이스.
통신 신호를 전송 및 수신하기 위한 안테나가 제공되는 반도체 디바이스로서, 통신 신호를 구별하는 수신 회로, 연산 처리의 프로그램을 저장하기 위한 ROM과 연산 처리의 콘텐트를 저장하기 위한 작업 메모리를 포함하며, 디코딩된 데이터의 콘텐트에 따라 상기 프로그램을 수행함으로써 데이터를 처리하기 위한 연산 회로, 연산 회로의 연산 결과를 전송하는 전송 회로, 및 통신 신호를 수신할 때 연산 회로의 동작을 정지시키고, 연산 회로를 동작시킬 때 수신 회로와 전송 회로의 동작을 정지시키는 상태 제어 레지스터가 포함되는, 상기 반도체 디바이스.
통신 신호를 전송 또는 수신하기 위한 안테나가 제공되는 반도체 디바이스로 서, 통신 신호를 구별하는 수신 회로, 인코딩된 데이터를 전송 및 수신 시에 디코딩/인코딩 처리를 수행하는 연산 회로, 연산 회로의 연산 결과를 전송하는 전송 회로, 및 동작하는 자기장이 변할 때에는 연산 회로의 동작을 정지시키는 동안 수신 회로를 동작시키고, 동작하는 자기장이 변하지 않을 때에는 연산 회로를 동작시키는 동안 수신 회로를 정지시키는 상태 제어 레지스터가 포함되는, 상기 반도체 디바이스.
통신 신호를 전송 또는 수신하기 위한 안테나가 제공되는 반도체 디바이스로서, 통신 신호를 구별하는 수신 회로, 연산 처리의 프로그램을 저장하는 ROM과 연산 처리의 콘텐트를 저장하기 위한 작업 메모리를 포함하는 연산 회로를 포함하며, 디코딩된 데이터의 콘텐트에 따라 상기 프로그램을 실행함으로써 데이터를 처리하기 위한 연산 회로, 연산 회로의 연산 결과를 전송하는 전송 회로, 및 동작하는 자기장이 변할 때에는 연산 회로의 동작을 정지시키는 동안 수신 회로를 동작시키고, 동작하는 자기장이 변하지 않을 때에는 연산 회로를 동작시키는 동안 수신 회로를 정지시키는 상태 제어 레지스터가 포함되는, 상기 반도체 디바이스.
통신 신호를 구별하는 수신 회로, 연산 회로, 연산 회로의 연산 결과를 전송하는 전송 회로, 및 연산 회로, 수신 회로 및 전송 회로의 동작을 제어하는 상태 제어 레지스터를 포함하는 반도체 디바이스의 구동 방법으로서, 통신 신호를 복조하고, SOF 신호, 수신 데이터 및 EOF 신호를 구별하는 단계, EOF 신호가 수신될 때 제어 레지스터의 상태를 연산 처리 상태로 변경하는 단계, 연산 회로에서 수신 데이터에 따라 연산 처리를 수행하는 단계, 연산 처리가 완료될 때 제어 레지스터의 상태를 전송 처리 상태로 변경하는 단계, 통신 신호의 포맷에 따라 연산 처리의 결과를 처리하고 변조 회로에 출력하는 단계, 및 전송이 완료될 때 제어 레지스터의 상태를 수신 처리 상태로 변경하는 단계가 포함되는, 반도체 디바이스의 구동 방법.
통신 신호를 구별하는 수신 회로, 연산 회로, 연산 회로의 연산 결과를 전송하는 전송 회로, 및 연산 회로, 수신 회로 및 전송 회로의 동작을 제어하는 상태 제어 레지스터를 포함하는 반도체 디바이스의 구동 방법으로서, 통신 신호를 복조하고, SOF 신호, 수신 데이터 및 EOF 신호를 구별하는 단계, EOF 신호가 수신될 때 제어 레지스터의 상태를 연산 처리 상태로 변경하는 단계, 인코딩된 데이터를 디코딩하고, 연산 회로에서 데이터의 콘텐트에 따라, 미리 결정된 콘텐트의 연산 처리를 수행하는 단계, 연산 처리가 완료될 때 제어 레지스터의 상태를 전송 처리 상태로 변경하는 단계, 통신 신호의 포맷에 따라 연산 처리의 결과를 처리하고, 복조 회로에 출력하는 단계, 및 전송이 완료될 때 제어 레지스터의 상태를 수신 처리 상태로 변경하는 단계가 포함되는, 반도체 디바이스의 구동 방법.
본 출원은, 전체 내용이 참조문헌으로써 여기에 포함되는, 일본특허청에 2005년 5월 30일에 출원된 일본특허출원 제2005-158227호에 기초한다.

Claims (7)

  1. 반도체 디바이스에 있어서,
    통신 신호를 전송 및 수신하는 안테나;
    상기 통신 신호를 구별하는 수신 회로;
    인코딩된 수신 및 전송 데이터에 대해 디코딩 및 인코딩 처리를 수행하는 연산 회로(arithmetic circuit);
    상기 연산 회로의 연산 결과를 전송하는 전송 회로; 및
    상기 통신 신호를 수신할 때 상기 연산 회로의 동작을 정지시키고, 상기 연산 회로를 동작시킬 때 상기 수신 회로와 상기 전송 회로의 동작을 정지시키는 상태 제어 레지스터를 포함하는, 반도체 디바이스.
  2. 반도체 디바이스에 있어서,
    통신 신호를 전송 및 수신하는 안테나;
    상기 통신 신호를 구별하는 수신 회로;
    연산 처리의 프로그램을 저장하는 ROM(read only memory) 및 상기 연산 처리의 콘텐트를 저장하는 작업 메모리를 포함하며, 디코딩된 데이터의 콘텐트에 따라 상기 프로그램을 실행함으로써 데이터를 처리하는 연산 회로;
    상기 연산 회로의 연산 결과를 전송하는 전송 회로; 및
    상기 통신 신호를 수신할 때 상기 연산 회로의 동작을 정지시키고, 상기 연 산 회로를 동작시킬 때 상기 수신 회로와 상기 전송 회로의 동작을 정지시키는 상태 제어 레지스터를 포함하는, 반도체 디바이스.
  3. 반도체 디바이스에 있어서,
    통신 신호를 전송 및 수신하는 안테나;
    상기 통신 신호를 구별하는 수신 회로;
    인코딩된 수신 및 전송 데이터에 대해 디코딩 및 인코딩 처리를 수행하는 연산 회로;
    상기 연산 회로의 연산 결과를 전송하는 전송 회로; 및
    동작하는 자기장(magnetic field)이 변할 때에는 상기 연산 회로의 동작을 정지시키는 동안 상기 수신 회로를 동작시키고, 상기 동작하는 자기장이 변하지 않을 때에는 상기 연산 회로를 동작시키는 동안 상기 수신 회로를 정지시키는 상태 제어 레지스터를 포함하는, 반도체 디바이스.
  4. 반도체 디바이스에 있어서,
    통신 신호를 전송 및 수신하는 안테나;
    상기 통신 신호를 구별하는 수신 회로;
    연산 처리의 프로그램을 저장하는 ROM 및 상기 연산 처리의 콘텐트를 저장하는 작업 메모리를 포함하며, 디코딩된 데이터의 콘텐트에 따라 상기 프로그램을 실행함으로써 데이터를 처리하는 연산 회로;
    상기 연산 회로의 연산 결과를 전송하는 전송 회로; 및
    동작하는 자기장이 변할 때에는 상기 연산 회로의 동작을 정지시키는 동안 상기 수신 회로를 동작시키고, 상기 동작하는 자기장이 변하지 않을 때에는 상기 연산 회로를 동작시키는 동안 상기 수신 회로를 정지시키는 상태 제어 레지스터를 포함하는, 반도체 디바이스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 수신 회로, 상기 연산 회로, 상기 전송 회로, 및 상기 상태 제어 레지스터는 절연 표면을 갖는 기판 위의 박막 트랜지스터들로 형성되는, 반도체 디바이스.
  6. 통신 신호를 구별하는 수신 회로, 연산 회로, 상기 연산 회로의 연산 결과를 전송하는 전송 회로와, 상기 연산 회로, 상기 수신 회로, 및 상기 전송 회로의 동작을 제어하는 상태 제어 레지스터를 포함하는 반도체 디바이스의 구동 방법에 있어서,
    상기 통신 신호를 복조하고, SOF 신호, 수신 데이터, 및 EOF 신호를 구별하는 단계;
    상기 EOF 신호가 수신될 때 상기 상태 제어 레지스터의 상태를 연산 처리 상태로 변경하는 단계;
    상기 연산 회로에서 상기 수신 데이터에 따라 연산 처리를 수행하는 단계;
    통신 신호의 포맷에 따라 상기 연산 처리의 결과를 처리하고 변조 회로에 출력하는 단계;
    상기 연산 처리가 완료된 후에 상기 상태 제어 레지스터의 상태를 전송 처리 상태로 변경하는 단계; 및
    전송이 완료될 때 상기 제어 레지스터의 상태를 수신 처리 상태로 변경하는 단계를 포함하는, 반도체 디바이스 구동 방법.
  7. 통신 신호를 구별하는 수신 회로, 연산 회로, 상기 연산 회로의 연산 결과를 전송하는 전송 회로와, 상기 연산 회로, 상기 수신 회로, 및 상기 전송 회로의 동작을 제어하는 상태 제어 레지스터를 포함하는 반도체 디바이스의 구동 방법에 있어서,
    상기 통신 신호를 복조하고, SOF 신호, 수신 데이터, 및 EOF 신호를 구별하는 단계;
    상기 EOF 신호가 수신될 때 상기 상태 제어 레지스터의 상태를 연산 처리 상태로 변경하는 단계;
    인코딩된 데이터를 디코딩하고, 상기 연산 회로에서 상기 데이터의 콘텐트에 따라 미리 결정된 콘텐트의 연산 처리를 수행하는 단계;
    상기 연산 처리가 완료된 후에 상기 상태 제어 레지스터의 상태를 전송 처리 상태로 변경하는 단계; 및
    전송이 완료될 때 상기 제어 레지스터의 상태를 수신 처리 상태로 변경하는 단계를 포함하는, 반도체 디바이스 구동 방법.
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