CN102341861B - 半导体存储器以及半导体存储器的动作方法 - Google Patents

半导体存储器以及半导体存储器的动作方法 Download PDF

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Abstract

选择器在第一期间选择用于选择字线的第一地址信号，在第二期间选择用于选择板线的第二地址信号。解码电路依次对由选择器选择的第一地址信号以及第二地址信号进行解码，并对解码地址信号的任一个依次激活。字板驱动器根据由第一地址信号激活的解码地址信号驱动字线，根据由第二地址信号激活的解码地址信号驱动板线。通过将第一地址信号以及第二地址信号依次提供给解码电路，能够共用字线用的解码电路和板线用的解码电路，从而能够削减半导体存储器的芯片尺寸。

Description

半导体存储器以及半导体存储器的动作方法
技术领域
本发明涉及具有与存储器单元连接的字线以及板线的半导体存储器。
背景技术
在铁电体存储器等的半导体存储器中，板线被与多个存储器单元的铁电体电容器共用地连接，板线的负载电容大。因此，被传递给板线的信号的波形变钝，板线的驱动时间变长。其结果是，存储器单元的存取时间变长。为了减小板线的负载电容，提出了分割板线、减少与各板线连接的存储器单元的数目的方法(例如，参考专利文献1)。
专利文献1：日本专利文献特开平10-229171号公报。
发明内容
发明所要解决的问题
但是，如果分割板线，则板线的数目增加。其结果是，用于选择板线的逻辑电路的规模变大，半导体存储器的芯片尺寸增加。
本发明的目的在于，在板线的分割数目多的半导体存储器中，缩小用于选择板线的逻辑电路的规模，削减半导体存储器的芯片尺寸。
用于解决问题的手段
在本发明的一个方式中，半导体存储器具有多个存储器单元、与存储器单元连接的多个字线、以及与存储器单元连接的多个板线。选择器在第一期间选择用于选择字线的第一地址信号，在第二期间选择用于选择板线的第二地址信号。解码电路依次对由选择器选择的第一地址信号以及第二地址信号进行解码，并对解码地址信号的任一个依次激活。字板驱动器根据由第一地址信号激活的解码地址信号驱动字线，并根据由第二地址信号激活的解码地址信号驱动板线。
发明的效果
通过依次向解码电路提供第一地址信号和第二地址信号，能够共用字线用的解码电路和板线用的解码电路。另外，解码地址信号是为了选择字线以及板线而被共用的。由此，能够缩小用于选择板线的逻辑电路的规模，并能够缩小将解码地址信号传递给字板驱动器的信号线的布线区域。其结果是，能够削减半导体存储器的芯片尺寸。
附图说明
图1示出了一个实施方式中的半导体存储器；
图2示出了图1所示的共用字解码器的例子；
图3示出了图1所示的字板驱动器的例子；
图4示出了图1所示的存储器单元阵列的例子；
图5示出了图4所示的存储器单元阵列的布线布局的例子；
图6示出了搭载图1所示的半导体存储器的系统的例子；
图7示出了图1所示的半导体存储器的读出动作的例子；
图8示出了图1所示的半导体存储器的写入动作的例子；
图9示出了图1所示的半导体存储器的存储器单元阵列的动作的例子；
图10示出了其他的实施方式的半导体存储器中的共用字解码器的例子；
图11示出了具有图10所示的共用字解码器的半导体存储器中的存储器单元阵列的例子；
图12示出了图11所示的存储器单元阵列的布线布局的例子；
图13示出了其他的实施方式中的半导体存储器的例子；
图14示出了图13所示的字板驱动器的例子；
图15示出了图13所示的存储器单元阵列的例子。
具体实施方式
下面使用附图对实施方式进行说明。在图中，粗线所示的信号线除非另有说明，否则就表示多根。另外，连接粗线的块的一部分具有多个电路。在传递信号的信号线上使用与信号名相同的标号。在末尾标有“Z”的信号表示正逻辑。在开头标有“/”的信号表示负逻辑。图中的双重的四角标志表示外部端子。外部端子例如是半导体芯片上的焊盘、或者容纳半导体芯片的封装的引线。对经由外部端子而提供的信号使用与端子名相同的标号。
图1示出一个实施方式中的半导体存储器MEM。例如，半导体存储器MEM在硅基板上使用CMOS工艺而被形成为铁电体存储器。铁电体存储器例如作为IC卡或无线标签(RFID)等的工作存储器、便携电话或数字相机等便携设备的工作存储器、或者录像机等消费品的工作存储器被使用。半导体存储器MEM可以与时钟同步地动作，也可以与时钟异步地动作。半导体存储器MEM可以被设计为安装在系统LSI等的存储器宏(IP)，也可以被设计为被封入到封装中的半导体存储装置。
半导体存储器MEM具有地址缓冲器ADB、指令缓冲器CMDB、共用字解码器CWDEC、字板驱动器WPDRV、列解码器CDEC、动作控制电路CTRL、存储器单元阵列ARY、列选择器CSEL、读出放大器SA、写入放大器WA以及数据输入输出电路IOB。
地址缓冲器ADB经由地址端子接收地址信号AD，并将所接收的信号作为行地址信号RA以及列地址信号CA输出给共用字解码器CWDEC以及列解码器CDEC。地址缓冲器ADB具有锁存地址信号的功能。例如，行地址信号RA是地址信号AD的高位，被提供用于选择字线WL。列地址信号CA是地址信号AD的低位，被提供由于选择位线BL。行地址信号RA以及列地址信号CA同时被彼此不同的地址端子AD提供。此外，地址缓冲器ADB可以具有对地址信号AD进行预解码的功能。此时，行地址信号RA以及列地址信号CA是预解码信号。
指令缓冲器CMDB接收用于使存储器阵列ARY动作的指令信号CMD，并对所接收的指令信号CMD进行解码。例如，指令信号CMD是芯片使能信号/CE、写使能信号/WE以及输出使能信号/OE。当指令信号CMD表示读出指令时，指令缓冲器CMDB输出读出控制信号RDZ。当指令信号CMD表示写入指令时，指令缓冲器CMDB输出写入控制信号WRZ。另外，指令缓冲器CMDB响应芯片使能信号/CE输出地址锁存信号ALT。地址锁存信号ALT也可以由动作控制电路CTRL生成。此外，当半导体存储器MEM具有多个动作模式时，指令缓冲器CMDB具有将用于改变动作模式的指令信号CMD进行解码并作为动作模式改变信号而输出给动作控制电路CTRL的功能。
共用字解码器CWDEC接收行地址信号RA、列地址信号CA以及板选择信号PLCLK。共用字解码器CWDEC在板选择信号PLCLK为低电平的期间输出用于选择字线WL的行解码地址信号RDA。共用字解码器CWDEC在板选择信号PLCLK为高电平的期间输出用于选择板线PL的行解码地址信号RDA。如此，行解码地址信号RDA为了选择字线WL以及板线PL而被共用。由此，能过减少用于选择字线WL以及板线PL的解码地址信号线的数目，并能够削减信号线的布线区域。共用字解码器CWDEC的例子在图2示出。
字板驱动器WPDRV接收行解码地址信号RDA、字锁存信号WLTZ、板锁存信号PLTZ、字激活信号WACTZ以及板激活信号PACTZ。字板驱动器WPDRV与字锁存信号WLTZ同步地锁存用于选择字线WL的行解码地址信号RDA。字板驱动器WPDRV与板锁存信号PLTZ同步地锁存用于选择板线PL的行解码地址信号RDA。字板驱动器WPDRV当锁存与字线WL对应的有效的行解码地址信号RDA时，与字激活信号WACTZ同步地将字线WL的某一个激活为高电平。字板驱动器WPDRV当锁存与板线PL对应的有效的行解码地址信号RDA时，与板激活信号PACTZ同步地将板线PL的某一个激活为高电平。字板驱动器WPDRV的例子在图3示出。
列解码器CDEC对列地址信号CA进行解码，并根据解码结果来生成列解码信号CDA。列解码器CDEC将列解码信号CDA输出给列选择器CSEL。
动作控制电路CTRL接收读出控制信号RDZ或者写入控制信号WRZ，依次生成并输出使共用字解码器CWDEC、字板驱动器WPDRV、列解码器CDEC、列选择器CSEL、读出放大器SA、写入放大器WA以及数据输入输出电路IOB等进行动作的多个控制信号。例如，控制信号是板选择信号PLCLK、字锁存信号WLTZ、板锁存信号PLTZ、字激活信号WACTZ、板激活信号PACTZ、读出放大器使能信号SAEN、写入放大器使能信号WAEN、数据输入控制信号DINZ以及数据输出控制信号DOUTZ。控制信号是决定共用字解码器CWDEC、字板驱动器WPDRV、列解码器CDEC、列选择器CSEL、读出放大器SA、写入放大器WA以及数据输入输出电路IOB等的动作定时的定时信号。
存储器单元阵列ARY具有被配置成矩阵状的多个铁电体存储器单元MC。图中横向排列的存储器单元MC的列与共用的字线WL(WL0、WL1等)连接。图中纵向排列的存储器单元MC的列与共用的位线BL(BL00、BL01等)连接。被配置在矩形的区域并在图的横向以及纵向排列的预定数目的存储器单元MC与共用的板线PL(PL00等)连接。图1所示的存储器单元阵列ARY示出了图4的存储器块MB00的一部分。存储器单元MC和板线PL的连接关系在图4中示出。
存储器单元MC具有在位线BL和板线PL之间串联配置的选择晶体管T1(nMOS晶体管)以及铁电体电容器F1。即，存储器单元MC是所谓的1T1C型。选择晶体管T1在通过栅极接收高电平的字线信号WL时导通。铁电体电容器F1即使是施加电压为零，也可利用剩余极化残留来作为可变电容电容器进行动作。铁电体电容器F1的剩余极化值通过存储器单元MC的写入动作而被改变。并且，存储器单元MC根据剩余极化值来存储数据的逻辑值。即，半导体存储器MEM作为可改写的非易失性存储器而进行动作。
此外，存储器单元MC可以是所谓的2T2C型。2T2C型的存储器单元MC具有一对选择晶体管(nMOS晶体管)以及一对铁电体电容器。选择晶体管对的栅极与共用的字线WL连接。铁电体电容器对存储彼此相反逻辑的数据，并分别与互补的位线连接。
列选择器CSEL具有将位线BL与读出放大器SA以及写入放大器WA连接的多个列开关。与有效的列解码信号CDA对应的列开关在读出动作时以及写入动作时与从动作控制电路CTRL输出的控制信号同步进行接通。
读出放大器SA在读出动作时与读出放大器使能信号SAEN同步地进行动作。读出放大器SA在读出动作时对被读出到通过列开关而选择的位线BL上的电压与基准电压VREF(图9)的差进行放大，并将放大的信号作为读出数据输出到数据输入输出电路IOB。读出放大器SA经由列选择器CSEL被多个位线BL共用。由此，能够减少读出放大器SA的数目。此外，读出放大器SA可以配置在列选择器CSEL和存储器单元阵列ARY之间。此时，按照每个位线BL配置读出放大器。
写入放大器WA在写入动作时与写入放大器使能信号WAEN同步地进行动作。写入放大器WA将在写入动作时经由数据输入输出电路IOB而提供的写入数据输出到由列开关选择的位线BL上。
数据输入输出电路IOB与数据输入控制信号DINZ同步地接收由数据输入输出端子I/O提供的写入数据，并将所接收的数据输出到写入放大器WA。另外，数据输入输出电路IOB经由读出放大器SA接收来自存储器单元MC的读出数据，并将所接收的数据与数据输出控制电路DOUTZ同步地输出到数据输入输出端子I/O。数据输入输出端子I/O例如是16位(I/O0-15)。
图2示出了图1所示的共用字解码器CWDEC的例子。这里，为了使说明简单，示出了行地址信号RA为4位(RA0-3)、列地址信号CA为2位(CA0-1)的例子。共用字解码器CWDEC生成16个的行解码信号RDA0-15。在实际的半导体存储器MEM中，例如，行地址信号RA是8位，列地址信号CA是6位。此时，共用字解码器CWDEC生成256个的行解码信号RDA0-255。
共用字解码器CWDEC具有选择器SEL(SEL0-1)以及多个与电路。选择器SEL0在板选择信号PLCLK为低电平时，输出行地址信号RA0作为地址信号A0，在板选择信号PLCLK为高电平时，输出列地址信号CA0作为地址信号A0。同样地，选择器SEL1在板选择信号PLCLK为低电平时，输出行地址信号RA1作为地址信号A1，在板选择信号PLCLK是高电平时，输出列地址信号CA1作为地址信号A1。
此外，选择器SEL的数目根据存储器单元阵列ARY的列(图4的横向)的分割数目而被决定。在该实施方式中，如图4所示，列的分割数目与同一个字线WL连接的存储器块MB的数目相等。另外，列的分割数目与同一个存储器块MB连接的字线WL的数目相等。存储器块MB与彼此不同的板线PL连接。在图4中，列的分割数目以及与一个存储器块MB连接的字线WL的数目是4。
例如，在列的分割数目是8个时，除图2所示之外，还配置有接收行地址信号RA2以及列地址信号CA2的选择器SEL2。此时，与一个存储器块MB连接的字线WL的数目是8个。在列的分割数目是2个时，仅配置接收行地址信号RA0以及列地址信号CA0的一个选择器SEL。此时，与一个存储器块MB连接的字线WL的数目是2。
与电路对4位的地址信号A0(或者/A0)、A1(或者/A1)、A2(或者/A2)、A3(或者/A3)进行解码，在所接收的信号全部是高电平时，将行解码地址信号RDA(RDA0-15的某一个)设定为高电平。多个与电路对4位的地址信号A0-A3(或者/A0-/A3)进行解码，并作为激活行解码地址信号RDA0-15的某一个的解码电路而进行动作。
共用字解码器CWDEC在板选择信号PLCLK是低电平时，根据行地址信号RA0-3将行解码地址信号RDA0-15的某一个设定为高电平，将剩余的行解码地址信号RDA保持为低电平。此时，如在图3中说明的那样，选择字线WL的某一个。共用字解码器CWDEC在板选择信号PLCLK是高电平时，根据列地址信号CA0-1以及行地址信号RA2-3将行解码地址信号RDA0-15的某一个设定为高电平，将剩余的行解码地址信号RDA保持为低电平。此时，如在图3中说明的那样，板线PL的某一个被选择。
如此，与电路根据选择器SEL0-1作为生成用于选择字线WL的行解码地址信号RDA0-15的地址解码电路以及生成用于选择板线PL的行解码地址信号RDA0-15的地址解码电路而进行动作。在本实施方式中，能够将用于选择字线WL的字解码器和用于选择板线PL的板解码器置换成共用字解码器CWDEC。因此，能够缩小板解码器(在该例中是共用字解码器CWDEC)的电路规模。特别是在板线PL的分割数目多时，能够缩小板解码器的电路规模。具体地，当与一根字线对应布线多条板线PL时，能够缩小板解码器的电路规模。
共用字解码器CWDEC直接对由外部地址端子AD提供的行地址信号RA0-3以及列地址信号CA0-1进行解码，并生成行解码地址信号RDA。换而言之，行解码地址信号RDA不是从解码电路(与电路)使用前面的信号而被生成。因此，能够减少为了生成行解码地址信号RDA而需要的电路(晶体管)的级数。因此，能够迅速地生成行解码地址信号RDA，从而能够缩短半导体存储器MEM的存取时间(读出动作时间以及写入动作时间)。
此外，与电路在读出动作或者写入动作不被执行的等待期间接收低电平的地址信号A0-A3、/A0-/A3，并将所有的行解码地址信号RDA0-15保持为低电平。为了将所有的地址信号A0-A3、/A0-/A3设定为低电平，地址信号A0-A3、/A0-/A3经由使能电路被提供到与电路。例如，使能电路是接收地址信号A0-A3、/A0-/A3的某一个和使能信号的与电路。使能信号在存取动作时(读出动作时或者写入动作时)被设定为高电平，在等待期间被设定为低电平。在等待期间，所有的使能电路将低电平输出到与电路，所有的行解码地址信号RDA0-15被保持为低电平。
图3示出了图1所示的字板驱动器WPDRV的例子。字板驱动器WPDRV是驱动器电路，具有驱动构成一组的字线WL和板线PL的多个子字板驱动器SWPDRV。子字板驱动器SWPDRV由于是彼此相同的电路，因此仅对驱动字线WL15以及板线PL33的子字板驱动器SWPDRV进行说明。
子字板驱动器SWPDRV具有开关电路WSW、PSW、锁存电路WLT、PLT以及两个与电路。开关电路WSW在字锁存信号WLTZ是高电平的期间将行解码地址信号RDA15提供给锁存电路WLT。开关电路PSW在板锁存信号PLTZ是高电平的期间将行解码地址信号RDA15提供给锁存电路PLT。各锁存电路WLT、PLT为了保持行解码地址信号RDA15的逻辑电平，例如具有将输入和输出彼此连接的一对反相器。在锁存电路WLT被保持高电平时，与字线WL15连接的与电路与字激活信号WACTZ同步地驱动字线WL15，将字线WL15激活为高电平。在锁存电路PLT被保持高电平时，与板线PL33连接的与电路与板激活信号PACTZ同步地驱动板线PL33，将板线PL33激活为高电平。
字板驱动器WPDRV在读出动作时以及写入动作时，依次接收用于选择字线WL的行解码地址信号RDA0-15的某一个的高电平、以及用于选择板线PL的行解码地址信号RDA0-15的某一个的高电平。锁存电路WLT的某一个锁存高电平的行解码地址信号RDA并输出高电平。其他的锁存电路WLT输出低电平。锁存电路PLT的某一个锁存高电平的行解码地址信号RDA并输出高电平。其他的锁存电路PLT输出低电平。并且，字板驱动器WPDRV将字线WL0-15的某一个和板线PL00-03、PL10-13、PL20-23、PL30-33的某一个依次驱动为高电平。
在本实施方式中，依次被提供给字板驱动器WPDRV的行解码地址信号RDA0-15使用开关电路WSW、PSW被锁存电路WLT、PLT的某一个选择性地锁存。由此，能够分别根据由共用的信号线RDA0-15传递的字线WL用的行解码地址信号RDA0-15和板线PL用的行解码地址信号RDA0-15，可靠地激活字线WL以及板线PL。
被锁存电路WLT锁存的行解码地址信号RDA0-15的逻辑电平与字激活信号WACTZ同步地作为字线信号WL被输出。被锁存电路PLT锁存的行解码地址信号RDA0-15的逻辑电平与板激活信号PACTZ同步地作为板线信号PL被输出。因此，字线WL用的行解码地址信号RDA0-15和板线PL用的行解码地址信号RDA0-15即使分时地由共用的信号线RDA0-15提供，也能够以期望的定时激活字线WL以及板线PL。换而言之，如图9所示，能够彼此重复地激活字线WL以及板线PL。
图4示出了图1所示的存储器单元阵列ARY的例子。例如，存储器单元阵列ARY具有被配置成矩阵状的16个存储器块MB(MB00-03、MB10-13、MB20-23、MB30-33)。由图的横向上排列的四个存储器块MB构成存储器组MG(MG0-3)。被赋给存储器组MG的数字通过行地址信号RA3-2示出。存储器块MB与彼此不同的板线PL(PL00-03、PL10-13、PL20-23、PL30-33)连接。即，存储器块MB的数目与板线PL的数目相等。被赋给存储器块MB以及板线PL的2位数字中的高位是与被赋给存储器组MG的数字相同的值，通过行地址信号RA3-2被示出。2位数字中的低位通过列地址信号CA1-0被示出。
各存储器块MB与四个字线WL连接。各存储器组MG内的四个存储器块MB与共用的四个字线WL连接。通过字线WL以及粗实线示出的板线PL交替被布线。即，在各存储器组MG内的四个存储器块MB上四个板线PL(例如PL00-03)被布线。各板线PL在编号相同的存储器块MB内被分岔成由粗虚线示出的板线，并与存储器单元MC连接。即，四个板线PL(例如PL00-03)中的一个与四个存储器块MB中的某一个连接。图中的黑色四角标记表示用于使板线PL分岔的接触点。
字线WL以及板线PL使用共用的行地址信号RA2-3而被选择。因此，仅增加与电路，就能形成多个存储器组MG，并能够增加板线PL的分割数目。即，能够通过简易的解码电路选择被分割成多个的板线PL的每个。其结果是，在板线PL的分割数目多的半导体存储器MEM中，能够缩小用于选择板线PL的逻辑电路的规模，并能够削减半导体存储器MEM的芯片尺寸。
各存储器块MB与4个位线BL0-3(BL00-03、BL10-13、BL20-23、BL30-33)连接。排列在图的纵向的四个存储器块MB与共用的四个位线BL0-3(例如BL00-03)连接。被赋给位线BL的2位数字中的高位通过列地址信号CA示出。2位数字中的低位表示数据端子I/O的编号。在读出动作或者写入动作中，图1所示的列选择器CSEL根据列地址信号CA的低位的值将四个位线组BL00-03、BL10-13、BL20-23、BL30-33的某一个与读出放大器SA或者写入放大器WA连接。
这里，为了使说明简单，示出了各位线组具有四根位线的例子。实际上，各位线组具有与数据端子I/O0-15对应的16根位线BL。此外，当数据端子I/O是1位(I/O0)时，各位线组仅具有一根位线。
各存储器块MB具有被配置成矩阵状的16个存储器单元MC。例如，在读出动作或者写入动作中，假设提供二进制的“1011”的行地址信号RA3-0和二进制的“10”的列地址信号CA1-0。此时，选择由行地址信号RA3-0示出的字线WL11以及由行地址信号RA3-2和列地址信号CA1-0示出的板线PL22。并且，数据被从由存储器块MB22内的粗圆圈标记示出的存储器单元MC读出到位线BL20-23。或者，数据经由位线BL20-23被写入到由存储器块MB22内的粗圆圈标记示出的存储器单元MC。
此外，图2所示的共用字解码器CWDEC在具有三个选择器SEL0-2时，如上所述，沿着字线WL(图的横向)被形成8个存储器块MB。即，被形成8个存储器组MG。各存储器组MG的8个存储器块MB与8个共用的字线WL连接。选择器SEL0-2根据板选择信号PLCLK来接收行地址信号RA0-2或者列地址信号CA0-2。在读出动作或者写入动作中，存储器组MG内的8个存储器块MB的某一个根据列地址信号CA0-2而被选择。在存储器组MG内的8个存储器块MB上，8个板线PL被布线，并与8个存储器块MB的某一个连接。在行地址信号RA是8位(RA0-7)时，存储器单元阵列ARY具有256个字线WL。由于按照每个存储器块MB连接8个字线WL，因此图的纵向排列8个存储器块MB。即，存储器组MG的数目是8个。存储器块MB的总数是256个(横向8个、纵向8个)，与板线PL以及字线WL的数目相等。
如此，当将选择器SEL的数目设为m时，沿着字线WL(图的横向)配置2的m次方个存储器块MB。板线PL按照每个存储器块MB而被布线。各存储器组MG以及各存储器块MB与2的m次方个字线WL连接。当将行地址信号RA的位数设为n时，字线WL的数目、板线PL的数目以及存储器块MB的数目均为2的n次方个。存储器组MG的数目是2的(n-m)次方个。
图5示出了图4所示的存储器单元阵列ARY的布线布局的例子。这里，仅示出了图4所示的存储器组MG3(存储器块MB30-33)。在图中，为了容易明白板线的布线，通过剖面线示出板线PL31。多晶硅层Poly是用于形成晶体管的栅极的布线层。第一、第二、第三、第四以及第五金属布线层是多晶硅层Poly的上方的层，数字越大越远离半导体基板。
字线WL使用多晶硅层Poly和第三金属布线层M3被布线。多晶硅层Poly是用于形成晶体管的栅极的布线层。由多晶硅布线Poly形成的字线WL经由由黑色四角标记示出的接触点与由第三金属布线M3形成的字线WL连接。板线PL使用第一金属布线层M1、第四金属布线层M4以及第五金属布线层M5而被布线。由第五金属布线M5形成的板线在图的横向被布线，并经由接触点与由第四金属布线M4形成的板线PL连接。由第四金属布线M4形成的板线PL经由接触点与由第一金属布线M1形成的板线PL连接。
各存储器单元MC与由多晶硅布线Poly形成的字线WL以及由第一金属布线M1形成的板线PL连接。没有被特别限定，存储器单元MC例如通过叠层式的制造工艺制造。位线BL在图中没有示出，在排列在图的纵向上的存储器单元MC上使用第二金属布线层被形成。
图6示出了搭载有图1所示的半导体存储器MEM的系统SYS的例子。系统SYS(用户系统)例如构成便携设备等的微型计算机系统的至少一部分。此外，即使在后述的实施方式下，半导体存储器MEM被安装在与图6相同的系统SYS上。系统SYS具有在硅基板上集成了多个宏的片上系统SoC。或者，系统SYS具有在封装基板上层积有多个芯片的多芯片封装MCP。或者，系统SYS具有在引线架等的封装基板上搭载多个芯片的系统级封装SiP。并且，系统SYS可以以片中片CoC或者堆叠封装PoP的方式被构成。
例如，SoC具有CPU(控制器)、图1所示的半导体存储器MEM以及外围电路PERI。CPU、半导体存储器MEM以及外围电路PERI通过系统总线SBUS被彼此连接。CPU存取半导体存储器MEM以及外围电路PERI的同时控制系统全体的动作。半导体存储器MEM根据来自CPU的存取指令CMD(存取要求)以及地址信号AD来执行读出动作以及写入动作。例如，SoC经由外部总线SCNT与上位的系统连接。此外，系统SYS的最小构成是CPU和半导体存储器MEM。
图7示出了图1所示的半导体存储器MEM的读出动作的例子。半导体存储器MEM在接收到读出指令(低电平L的芯片使能信号/CE、高电平H的写使能信号/WE以及低电平L的输出使能信号/OE)时执行读出动作(图7的(a))。图6所示的CPU与读出指令一起将地址信号AD输出给半导体存储器MEM(图7的(b))。图1所示的指令缓冲器CMDB响应读出指令将读出控制信号RDZ以及地址锁存信号ALTZ激活为高电平(图7的(c、d))。写入控制信号WRZ被保持为低电平L(图7的(e))。
地址缓冲器ADB与地址锁存信号ALTZ同步地锁存地址信号AD，并将锁存的地址信号AD作为行地址信号RA以及列地址信号CA输出(图7的(f))。图2所示的共用字解码器CWDEC的选择器SEL0-1在板选择信号PLCLK是低电平的期间将行地址信号RA0-1作为地址信号A0-1、/A0-1输出(图7的(g))。共用字解码器CWDEC基于行地址信号RA0-3将用于选择字线WL的行解码地址信号RDA(例如RDAa：a是0-15中的任一个)设定为高电平(图7的(h))。其他的行解码地址信号RDA被保持为低电平。字板驱动器WPDRV与字锁存信号WLTZ同步地锁存行解码地址信号RDAa(图7的(i))。
接着，共用字解码器CWDEC的选择器SEL0-1接收高电平的板选择信号PLCLK，将列地址信号CA0-1作为地址信号A0-1、/A0-1而输出(图7的(j))。动作控制电路CTRL接收读出指令或者写入指令后的预定时间后(例如10ns后)将板选择信号PLCLK从低电平变化为高电平。共用字解码器CWDEC基于列地址信号CA0-1以及行地址信号RA2-3将用于选择板线PL的行解码地址信号RDA(例如RDAb：b是0-15中的任一个)设定为高电平(图7的(k))。其他的行解码地址信号RDA被保持为低电平。字板驱动器WPDRV与板锁存信号PLTZ同步地锁存行解码地址信号RDAb(图7的(l))。
字板驱动器WPDRV与字激活信号WACTZ同步地将与行解码地址信号RDAa对应的字线WLa激活为高电平(图7的(m))。其他的字线WL被保持为低电平。通过字线WLa的激活，存储器单元MC的铁电体电容器F1与位线BL连接。接着，字板驱动器WPDRV与板激活信号PACTZ同步地将与行解码地址信号RDAb对应的板线PLb激活为高电平(图7的(n))。其他的板线PL被保持为低电平。板线PLb的激活期间被包含在字线WLa的激活期间。
与铁电体电容器F1的剩余极化相应的电荷(电压)与板线PLb的激活同步地被读出到位线BL(图7的(o))。实线示出逻辑1被从存储器单元MC读出到位线BL时的波形。虚线示出逻辑0被从存储器单元MC读出到位线BL时的波形。在数据被从存储器单元MC读出到位线BL的同时，例如，基准的电荷(电压)从参考存储器单元被读出。列选择器CSEL将与列地址信号CA对应的位线BL连接到读出放大器SA。读出放大器SA对位线BL的电压和基准电压的差进行差动放大，并判断被保持在存储器单元MC的数据的逻辑(图7的(p))。数据输入输出电路IOB将通过读出放大器SA放大的读出数据输出到数据端子I/O(图7的(q))。之后，读出放大器SA被去激活，位线BL被设定为低电平(图7的(r))。接着，字激活信号WACTZ以及字线WLa被去激活为低电平，读出动作结束(图7的(s))。
图8示出了图1所示的半导体存储器MEM的写入动作的例子。对于与图7相同的动作省略详细的说明。半导体存储器MEM在接收了写入指令(低电平L的芯片使能信号/CE、低电平L的写使能信号/WE以及高电平H的输出使能信号/OE)时执行写入动作(图8的(a))。如图6所示的CPU将地址信号AD以及数据信号I/O(写入数据)与写入指令一起输出给半导体存储器MEM(图8的(b、c))。指令缓冲器CMDB响应写入指令将写入控制信号WRZ以及地址锁存信号ALTZ激活为高电平(图8的(d，e))。读出控制信号RDZ被保持为低电平(图8的(f))。
从地址锁存信号ALTZ到板激活信号PACTZ以及板线PLb的波形与图7是相同的。与铁电体电容器F1的剩余极化相应的电荷(电压)与板线PLb的激活同步地被读出到位线BL(图8的(g))。此时，如在图9中说明的那样，保持有逻辑1的存储器单元MC的数据丢失，被改写为逻辑0。列选择器CSEL将与列地址信号CA对应的位线BL连接到写入放大器WA。写入放大器WA将与写入数据的逻辑相应的电平输出给位线BL。在位线BL的电压根据来自写入放大器WA的写入数据变化之前板线PL被去激活为低电平(图8的(h))。并且，根据板线PL的低电平和位线BL的电压电平，逻辑1或者逻辑0被写入到存储器单元MC(图8的(i))。之后，位线BL通过写入放大器WA被设定为低电平(图8的(j))。接着，字激活信号WACTZ以及字线WLa被去激活为低电平，写入动作结束(图8的(k))。
图9示出了图1所示的半导体存储器MEM的存储器单元阵列ARY的动作的例子。图9示出了在图7和图8中字线WL以及板线PL被激活为高电平的期间。
在读出动作RD中，板线PL被驱动为高电平时的位线BL的电压上升很少。因此，不拘于从存储器单元MC读出的数据的逻辑，位线BL相对于高电平的板线PL变为低电平(图9的(a))。该状态表示对存储器单元MC写入逻辑0。即，当逻辑1从存储器单元MC读出到位线BL时，铁电体电容器F1的剩余极化值反转，被保持在存储器单元MC的数据被改写为逻辑0。
例如，读出放大器SA通过读出放大器使能信号SAEN在板线PL变化为低电平前被激活(图9的(b))。当逻辑1被读出到位线BL时，读出放大器SA对位线(例如电源电压)BL的电压和基准电压Vref进行差动放大，使位线BL的电压上升到高电平(图9的(c))。并且，通过位线BL相对于低电平的板线PL成为高电平，逻辑1被再次写入到存储器单元MC。
在写入动作WR中，与读出动作RD同样，在板线PL的高电平期间发生对存储器单元MC的逻辑0的写入(图9的(d))。即，保持逻辑1的存储器单元MC被改写为逻辑0。例如，写入放大器WA通过写入放大器使能信号WAEN在板线PL变化为低电平后被激活(图9的(e))。当写入数据是逻辑0时，板线PL以及位线BL均被设定为低电平，铁电体电容器F1的剩余极化值不发生变化。即，存储器单元MC维持由于板线PL的激活而被改写的逻辑0(图9的(f))。当写入数据是逻辑1时，板线PL被设定为低电平，位线BL被设定为高电平(例如电源电压)。此时，存储器单元MC被改写为逻辑1(图9的(g))。并且，对存储器单元MC的逻辑0、逻辑1的写入动作结束。
此外，在读出动作RD以及写入动作WR中，位线BL的高电平(电源电压)需要可靠地传给铁电体电容器F1。因此，在读出放大器SA或者写入放大器WA进行动作期间，可以将字线WL的高电平电压设为比电源电压高的电压。此时，高的电压优选大于或等于在电源电压上施加了选择晶体管T1的阈值电压之后的值。
以上，在该实施方式中，能够将用于选择字线WL的字解码器和用于选择板线PL的板解码器置换为共用字解码器CWDEC。因此，能够缩小板解码器(在该例子中是共用字解码器CWDEC)的电路规模。特别是在板线PL的分割数目多时，能够缩小板解码器的电路规模。具体地，当与一根字线对应而多个板线PL被布线时，能够缩小板解码器的电路规模。并且，行解码地址信号RDA在选择字线WL以及板线PL上被共用。由此，能够减少用于选择字线WL以及板线PL的行解码地址信号线RDA的数目，从而能够削减信号线的布线区域。其结果是，能够削减半导体存储器MEM的芯片尺寸。
图10示出了其他的实施方式的半导体存储器MEM中的共用字解码器CWDEC的例子。对于与在上述的实施方式中说明了的要素相同的要素标注相同的标号，并对这些省略详细的说明。例如，半导体存储器MEM是铁电体存储器。半导体存储器MEM的共用字解码器CWDEC与图2不同，图11以及图12所示的存储器单元阵列ARY与图4以及图5不同。其他的构成与图1以及图3是相同的。即，半导体存储器MEM例如作为IC卡或无线标签(RFID)等的工作存储器、便携电话或数字相机等的便携设备的工作存储器、或者录像机等消费品的工作存储器被使用。半导体存储器MEM可以与时钟同步地动作，也可以与时钟异步地动作。半导体存储器MEM例如被搭载在图6所示的系统SYS上。
共用字解码器CWDEC的选择器SEL0-1接收使列地址信号CA1-0的逻辑反转后的信号。共用字解码器CWDEC的其他的构成是与图2相同的。例如，共用字解码器CWDEC在列地址信号CA1-0为“00”时，根据行地址信号RA3-2将行解码地址信号RDA3、RDA7、RDA11、RDA15的某一个设定为高电平。共用字解码器CWDEC在列地址信号CA1-0是“01”时，根据行地址信号RA3-2将行解码地址信号RDA2、RDA6、RDA10、RDA14的某一个设定为高电平。同样地，在列地址信号CA1-0是“10”时，将行解码地址信号RDA1、RDA5、RDA9、RDA13的某一个设定为高电平。在列地址信号CA1-0是“11”时，将行解码地址信号RDA0、RDA4、RDA8、RDA12的某一个设定为高电平。
图11示出具有图10所示的共用字解码器CWDEC的半导体存储器MEM中的存储器单元阵列ARY的例子。对于与图4相同的构成，省略详细的说明。存储器组MG、存储器块MB、字线WL以及位线BL的布局与图4是相同的。板线PL33-30、PL23-20、PL13-10、PL03-00的关系由于彼此相同，因此下面对板线PL33-30进行说明。
在该实施方式中，被提供给共用字解码器CWDEC的列地址信号CA1-0的逻辑发生反转。因此，例如，板线PL33在列地址信号CA1-0是“00”时被选择。板线PL32在列地址信号CA1-0是“01”时被选择。板线PL31在列地址信号CA1-0是“10”时被选择。板线PL30在列地址信号CA1-0是“11”时被选择。因此，也将板线PL33、PL32、PL31、PL30示出为标号PL30b、PL31b、PL32b、PL33b。标号的0b、1b、2b、3b的数值表示列地址信号CA1-0的值(十进制)。标号的0b、1b、2b、3b的“b”表示逻辑的反转(“/”；杠)。
各板线PL33-30被连接在与标号PL30b-33b的数字相同的值的存储器块MB上。因此，用于使板线PL分岔的接触点(黑色四角标记)的位置与图4不同。
图12示出图11所示的存储器单元阵列ARY的布线布局的例子。对于与图5相同的构成，省略详细的说明。这里，与图5同样地，仅示出存储器组MG3(存储器块MB30-33)。在图中，为了使说明容易明白，通过剖面线示出从存储器单元阵列ARY的左端到存储器块MB在图的横向上被布线的板线PL(第五金属布线层M5)。
如图1所示，板激活信号线PACTZ等控制信号线从配置在存储器单元阵列ARY的右下方的动作控制电路CTRL到子字板驱动器SWPDRV朝向图1的上侧被布线。图3的上侧的子字板驱动器SWPDRV与图3的下侧的子字板驱动器SWPDRV相比，更晚地接收板激活信号PACTZ。因此，在读出动作以及写入动作中，板线PL33相对晚地被激活，板线PL30相对早地被激活。
在该实施方式中，与板激活信号PACTZ较晚地被传递的子字板驱动器SWPDRV对应的板线PL33在图12中通过剖面线示出的横向的长度短，负载电容小。与板激活信号PACTZ较早地被传递的子字板驱动器SWPDRV对应的板线PL30通过剖面线示出的横向的长度长，负载电容大。因此，能够使在板线PL30-33中产生的高电平脉冲传递给存储器单元MC的定时彼此一致。换而言之，能够使板线信号PL30-33的激活定时彼此一致。
以上，即使在该实施方式中也能够得到与上述的实施方式同样的效果。并且，由于能够使板线信号PL的激活期间一致，因此能够提高半导体存储器MEM的动作余裕。
图13示出了其他的实施方式中的半导体存储器MEM的例子。对于与在上述的实施方式中说明的要素相同的要素标注相同的标号，并对这些省略详细的说明。例如，半导体存储器MEM是铁电体存储器。半导体存储器MEM例如作为IC卡或无线标签(RFID)等的工作存储器、便携电话或数字相机等的便携设备的工作存储器、或者录像机等的消费品的工作存储器被使用。半导体存储器MEM可以与时钟同步地动作，也可以与时钟异步地动作。半导体存储器MEM例如搭载在图6所示的系统SYS中。
半导体存储器MEM的字板驱动器WPDRV以及存储器单元阵列ARY与图1不同。半导体存储器MEM与图1相比多接收1位行地址信号RA。其他的构成是与图1相同的。图13所示的存储器单元阵列ARY示出了图15的存储器块MB00的一部分。在存储器单元阵列ARY中，各板线PL被两个字线WLE、WLO共用地布线。字板驱动器WPDRV例如根据行地址信号RA的最高位的逻辑而选择字线WLE、WLO的某一个。此外，字线WLE、WLO可以使用行地址信号RA的最低位来选择。
图14示出了图13所示的字板驱动器WPDRV的例子。对于与图3相同的构成省略详细的说明。字板驱动器WPDRV具有驱动一对的字线WLE、WLO以及一个的板线PL的多个子字板驱动器SWPDRV。子字板驱动器SWPDRV由于是彼此相同的电路，因此只对驱动字线WLE15、WLO15以及板线PL33的子字板驱动器SWPDRV进行说明。
子字板驱动器SWPDRV对图3所示的子字板驱动器SWPDRV追加字选择器WSEL以及与电路。例如，字选择器WSEL具有根据行地址信号RA4的逻辑而接通或者断开的CMOS传递栅极。字选择器WSEL在行地址信号RA4是低电平时将锁存WLT的输出连接到与字线WLE15连接的与电路。字选择器WSEL在行地址信号RA4是高电平时将锁存WLT的输出连接到与字线WLO15连接的与电路。与字线WLE15、WLO15连接的与电路与字激活信号WACTZ同步地进行动作。
此外，在实际的半导体存储器MEM中，例如，行地址信号RA是9位(RA0-8)，列地址信号CA是6位。此时，行地址信号RA0-7被提供给共用字解码器CWDEC，行地址信号RA8被提供给字选择器WSEL。
图15示出图13所示的存储器单元阵列ARY的例子。对于与图4相同的构成，省略详细的说明。例如，存储器单元阵列ARY与图4同样地具有被配置成矩阵状的16个存储器块MB(MB00-03、MB10-13、MB20-23、MB30-33)。与图4的不同在于各存储器组MG以及各存储器块MB与四个字线对WLE、WLO连接。各存储器块MB具有32个存储器单元MC。其他的构成是与图4相同的。
这里，为了使说明简单，示出了各位线组BL00-03、BL10-13、BL20-23、BL30-33具有四根位线的例子。实际上，各位线组具有与数据端子I/O0-15对应的16根位线BL。在数据端子I/O是1位(I/O0)时，各位线组仅具有一根位线。
此外，在图2所示的共用字解码器CWDEC具有三个选择器SEL时，如上所述，各存储器组MG具有8个存储器块MB。列选择器SEL根据板选择信号PLCLK来接收行地址信号RA0-2或者列地址信号CA0-2。在读出动作或者写入动作中，一个存储器组MG内的8个存储器块MB的某一个根据列地址信号CA0-2而被选择。
各存储器块MB与16个字线WL(8个字线对WLE、WLO)连接。在各存储器组MG内的8个存储器块MB上8个板线PL被布线，并与8个存储器块MB的某一个连接。在行地址信号RA是9位(RA0-8)时，存储器单元阵列ARY具有512个字线WL(256个字线对WLE、WLO)。由于按照每个存储器块MB来连接16个字线WL，因此在图的纵向上排列8个存储器块MB。即，存储器组MG的数目是8个。存储器块MB的总数是256个(横向8个、纵向8个)，板线PL以及字线对(WLE、WLO)的数目相等。
如图15所示，当各板线PL被两个字线WLE、WLO共用地被布线时，沿着字线WL(图的横向)配置2的m次方个(m是选择器SEL的数目)的存储器块MB。板线PL按照每个存储器块MB被布线。各存储器组MG以及各存储器块MB与2的m次方个的字线对(WLE、WLO)连接。当将被提供给共用字解码器CWDEC的行地址信号RA的位数设为n时，字线对(WLE、WLO)的数目、板线PL的数目以及存储器块MB的数目均是2的(n-1)次方个。存储器组MG的数目是2的(n-1-m)次方个。
以上，即使在该实施方式中也能够得到与上述的实施方式同样的效果。并且，在各板线PL被一对字线WLE、WLO共用地布线的半导体存储器MEM中，也能够缩小共用字解码器CWDEC的电路规模。并且，能够减少行解码地址信号线RDA的数目，从而能够削减信号线的布线区域。其结果是，能够削减半导体存储器MEM的芯片尺寸。
此外，在图13所示的共用字解码器CWDEC中如图10所示的那样，可以提供使列地址信号CA0-1的逻辑反转的信号。此时，存储器单元阵列ARY(图15)与图11同样地被改变。即，板线PL33与存储器块MB30连接，板线PL32与存储器块MB31连接。板线PL31与存储器块MB32连接，板线PL30与存储器块MB33连接。板线PL00-03、PL10-13、PL20-23也是同样的。由此，能够使板线PL的激活定时彼此一致。
根据以上的详细的说明，实施方式的特征和优点应该变得清楚。这是权利要求在不脱离其精神以及权利范围的范围内想要遍及到如前所述的实施方式的特征以及优点。另外，如果是本技术领域具有通常知识的人，对所有的改良以及改变应该是容易想到的，不想将具有发明性实施方式的范围限定为前述那样，也能依据被包含在实施方式所公开的范围的适当的改良物以及等同物。

Claims (13)

1.一种半导体存储器，其特征在于，包括：
多个存储器组；
多个存储器块，所述多个存储器块被设置在所述各存储器组中，并具有多个存储器单元；
多个字线，所述多个字线与所述存储器单元连接；
多个板线，所述多个板线与所述存储器单元连接；
选择器，所述选择器在第一期间选择第一地址信号，在第二期间选择第二地址信号，所述第一地址信号用于选择所述字线，所述第二地址信号用于选择所述板线；
解码电路，所述解码电路依次对由所述选择器选择的所述第一地址信号以及第二地址信号进行解码，并对解码地址信号的任一个依次激活；以及
驱动电路，所述驱动电路根据被所述第一地址信号激活的解码地址信号驱动字线，并根据被所述第二地址信号激活的解码地址信号驱动板线，
所述板线按照每个所述存储器块被布线，
多个所述字线按照每个所述存储器组并被所述存储器组内的存储器块共用地被布线。
2.如权利要求1所述的半导体存储器，其特征在于，
所述解码电路将所述字线和所述板线共用的第三地址信号与所述第一地址信号以及第二地址信号一起进行解码，并对所述解码地址信号的任一个依次激活，
所述驱动器电路根据由所述第一地址信号以及第三地址信号激活的解码地址信号驱动字线，并根据被所述第二地址信号以及第三地址信号激活的解码地址信号驱动板线。
3.如权利要求2所述的半导体存储器，其特征在于，包括：
所述多个存储器组通过所述第三地址信号被识别，
所述多个存储器块通过所述第二地址信号被识别，
所述多个字线通过所述第一地址信号被识别。
4.如权利要求3所述的半导体存储器，其特征在于，
所述字线的数目与所述存储器块的数目相等。
5.如权利要求2所述的半导体存储器，其特征在于，
包括与所述存储器单元连接的多个位线，
所述第一地址信号以及第三地址信号是用于选择字线的行地址，
所述第二地址信号是用于选择所述位线的列地址。
6.如权利要求2至5中任一项所述的半导体存储器，其特征在于，
所述驱动器电路包括多个子驱动电路，所述多个子驱动电路分别接收所述解码地址信号，并分别与一个所述字线以及一个所述板线连接，
所述各子驱动器电路包括：
第一锁存电路，所述第一锁存电路与第一定时信号同步地锁存对应的解码地址信号的电平；
第一激活电路，所述第一激活电路在所述第一锁存电路锁存有对应的解码地址信号的激活电平时，与第二定时信号同步地激活所述字线；
第二锁存电路，所述第二锁存电路与第三定时信号同步地锁存对应的解码地址信号的电平；以及
第二激活电路，所述第二激活电路在所述第二锁存电路锁存有对应的解码地址信号的激活电平时，与第四定时信号同步地激活所述板线。
7.如权利要求6所述的半导体存储器，其特征在于，
包括动作控制电路，所述动作控制电路在接收读出指令或者写入指令后的预定时间后，将选择信号从第一电平变化为第二电平，所述选择信号在所述第一电平期间生成所述第一定时信号，在所述第二电平期间生成所述第二定时信号、第三定时信号以及第四定时信号，
所述选择器的所述选择信号在所述第一电平期间选择所述第一地址信号，所述选择信号在所述第二电平期间选择所述第二地址信号。
8.如权利要求1所述的半导体存储器，其特征在于，
包括动作控制电路，所述动作控制电路在接收读出指令或者写入指令后的预定时间后，将选择信号从第一电平变化为第二电平，
所述选择器的所述选择信号在所述第一电平期间选择所述第一地址信号，所述选择信号在所述第二电平期间选择所述第二地址信号。
9.如权利要求1所述的半导体存储器，其特征在于，
所述解码电路将所述字线和所述板线共用的第三地址信号与所述第一地址信号以及第二地址信号一起进行解码，并对所述解码地址信号的任一个进行激活，
所述驱动器电路根据第四地址信号驱动根据被所述第一地址信号以及第三地址信号激活的解码地址信号而选择的一对所述字线中的一个，并根据被所述第二地址信号以及第三地址信号激活的解码地址信号驱动板线。
10.如权利要求9所述的半导体存储器，其特征在于，
所述驱动器电路包括多个子驱动器，所述多个子驱动器分别接收所述解码地址信号，并分别与两个所述字线以及一个所述板线连接，
所述各子驱动器电路包括：
第一锁存电路，所述第一锁存电路与第一定时信号同步地锁存对应的解码地址信号的电平；
一对第一激活电路，所述一对第一激活电路与两个所述字线分别连接；字选择器，所述字选择器根据所述第四地址信号将所述第一锁存电路的输出与所述第一激活电路中的一个连接；
第二锁存电路，所述第二锁存电路与第三定时信号同步地锁存对应的解码地址信号的电平；以及
第二激活电路，所述第二激活电路在所述第二锁存电路锁存对应的解码地址信号的激活电平时与第四定时信号同步地激活所述板线，
所述各第一激活电路在经由所述字选择器接收来自锁存有对应的解码地址信号的激活电平的所述第一锁存电路的输出时，与第二定时信号同步地激活对应的字线。
11.一种半导体存储器的动作方法，所述半导体存储器包括多个存储器组、被设置在所述各存储器组中并具有多个存储器单元的多个存储器块、与所述存储器单元连接的多个字线、以及与所述存储器单元连接的多个板线，所述半导体存储器的动作方法的特征在于，
在第一期间选择用于选择所述字线的第一地址信号，
在第二期间选择用于选择所述板线的第二地址信号，
依次解码被选择的所述第一地址信号以及第二地址信号，并对解码地址信号的任一个依次激活，
根据被所述第一地址信号激活的解码地址信号驱动字线，
根据被所述第二地址信号激活的解码地址信号驱动板线，
所述板线按照每个所述存储器块被布线，
多个所述字线按照每个所述存储器组并被所述存储器组内的存储器块共用地被布线。
12.如权利要求11所述的半导体存储器的动作方法，其特征在于，
将所述字线和所述板线共用的第三地址信号与所述第一地址信号以及第二地址信号一起进行解码，并对所述解码地址信号的任一个依次激活，
根据被所述第一地址信号以及第三地址信号激活的解码地址信号驱动字线，
根据被所述第二地址信号以及第三地址信号激活的解码地址信号驱动板线。
13.如权利要求12所述的半导体存储器的动作方法，其特征在于，
所述半导体存储器包括与所述存储器单元连接的多个位线，
所述第一地址信号以及第三地址信号是用于选择字线的行地址，
所述第二地址信号是用于选择所述位线的列地址。
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