JP5182416B2 - 半導体メモリおよび半導体メモリの動作方法 - Google Patents
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Claims (9)
- 複数のメモリセルと、
前記メモリセルに接続された複数のワード線と、
前記メモリセルに接続された複数のプレート線と、
前記ワード線を選択するための第1アドレス信号を第1期間に選択し、前記プレート線を選択するための第2アドレス信号を第2期間に選択するセレクタと、
前記セレクタにより選択された前記第1および第2アドレス信号を順次にデコードして、デコードアドレス信号のいずれかを順次に活性化するデコード回路と、
前記第1アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、前記第2アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動するドライバ回路と、を備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記デコード回路は、前記第1および第2アドレス信号とともに、前記ワード線と前記プレート線に共通に第3アドレス信号をデコードして前記デコードアドレス信号のいずれかを順次に活性化し、
前記ドライバ回路は、前記第1および第3アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、前記第2および第3アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動することを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記第3アドレス信号により識別される複数のメモリグループと、
前記各メモリグループに設けられ、前記第2アドレス信号により識別され、前記メモリセルを有する複数のメモリブロックと、
を備え、
前記プレート線は、前記メモリブロック毎に配線され、
前記第1アドレス信号で識別される複数の前記ワード線は、前記メモリグループ毎に、前記メモリグループ内のメモリブロックに共通に配線されていることを特徴とする半導体メモリ。 - 請求項3記載の半導体メモリにおいて、
前記ワード線の数は、前記メモリブロックの数に等しいことを特徴とする半導体メモリ。 - 請求項2ないし4のいずれか1項記載の半導体メモリにおいて、
前記ドライバ回路は、前記デコードアドレス信号をそれぞれ受け、前記ワード線の1つおよび前記プレート線の1つに接続された複数のサブドライバ回路を備え、
前記各サブドライバ回路は、
対応するデコードアドレス信号のレベルを第1タイミング信号に同期してラッチする第1ラッチ回路と、
対応するデコードアドレス信号の活性化レベルを前記第1ラッチ回路がラッチしているときに、第2タイミング信号に同期して前記ワード線を活性化する第1活性化回路と、
対応するデコードアドレス信号のレベルを第3タイミング信号に同期してラッチする第2ラッチ回路と、
対応するデコードアドレス信号の活性化レベルを前記第2ラッチ回路がラッチしているときに、第4タイミング信号に同期して前記プレート線を活性化する第2活性化回路と、
を備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記デコード回路は、前記第1および第2アドレス信号とともに、前記ワード線と前記プレート線に共通に第3アドレス信号をデコードして前記デコードアドレス信号のいずれかを活性化し、
前記ドライバ回路は、前記第1および第3アドレス信号により活性化されたデコードアドレス信号に応じて選択される一対の前記ワード線の1つを第4アドレス信号に応じて駆動し、前記第2および第3アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動することを特徴とする半導体メモリ。 - 請求項6記載の半導体メモリにおいて、
前記ドライバ回路は、前記デコードアドレス信号をそれぞれ受け、前記ワード線の2つおよび前記プレート線の1つに接続された複数のサブドライバ回路を備え、
前記各サブドライバ回路は、
対応するデコードアドレス信号のレベルを第1タイミング信号に同期してラッチする第1ラッチ回路と、
前記ワード線の2つにそれぞれ接続された一対の第1活性化回路と、
前記第1ラッチ回路の出力を前記第4アドレス信号に応じて前記第1活性化回路の一方に 接続するワードセレクタと、
対応するデコードアドレス信号のレベルを第3タイミング信号に同期してラッチする第2ラッチ回路と、
対応するデコードアドレス信号の活性化レベルを前記第2ラッチ回路がラッチしているときに、第4タイミング信号に同期して前記プレート線を活性化する第2活性化回路と、
を備え、
前記各第1活性化回路は、対応するデコードアドレス信号の活性化レベルをラッチしている前記第1ラッチ回路からの出力を、前記ワードセレクタを介して受けているときに、第2タイミング信号に同期して対応するワード線を活性化することを特徴とする半導体メモリ。 - 複数のメモリセルと、前記メモリセルに接続された複数のワード線と、前記メモリセルに接続された複数のプレート線とを備えた半導体メモリの動作方法であって、
前記ワード線を選択するための第1アドレス信号を第1期間に選択し、
前記プレート線を選択するための第2アドレス信号を第2期間に選択し、
選択された前記第1および第2アドレス信号を順次にデコードして、デコードアドレス信号のいずれかを順次に活性化し、
前記第1アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、
前記第2アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動することを特徴とする半導体メモリの動作方法。 - 請求項8記載の半導体メモリの動作方法において、
前記第1および第2アドレス信号とともに、前記ワード線と前記プレート線に共通に第3アドレス信号をデコードして前記デコードアドレス信号のいずれかを順次に活性化し、
前記第1および第3アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、
前記第2および第3アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動することを特徴とする半導体メモリの動作方法。
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