JP2006202458A - 表示装置のメモリ構造及びそれに用いるメモリ記録方法。 - Google Patents

Abstract

【課題】従来のメモリモジュールではデータ書き込みにおいて１つのメモリセルだけにしか書き込みが行われなかった。
【解決手段】本発明の表示装置のメモリ構造は、複数行及び複数列に配置された複数のメモリセルを有するメモリセルアレイと、複数のビットを記録するため複数のラッチユニットを有するデータラッチ回路とを備え、そのデータラッチ回路に記録される各ビットが、１つの行方向にある各メモリセルに同時に書き込みできるように、そのラッチユニットの数が各行のメモリセルの数に等しくなっている。また、本発明はメモリ書き込み方法についても提供するものである。
【効果】アレイにデータを書き込む回数が低減できる。
【選択図】図２

Description

本発明はメモリ構造及びメモリ書き込み方法に関し、更に詳細には表示装置のメモリ構造及びそれに用いるメモリ書き込み方法に関する。

本願発明は、ここに引用して本明細書に組み込む出願日２００５年１月２０日の台湾出願第０９４１０１６７１号における全開示内容に係り優先権主張するものである。

図１は携帯電話や携帯情報端末（ＰＤＡ）などの携帯表示装置に用いられる従来の記憶モジュール１００の回路図である。記憶モジュール１００は、ｎ行×ｍ列に配置された複数のメモリセル１０２ａを有するメモリセルアレイ１０２と、数個のトランジスタ１０６から成るプレチャージ回路１０４とを備える。各メモリセル１０２ａは、例えば低ロジックレベル「０」又は高ロジックレベル「１」のような１ビットの記録に用いられ、一般にＳＲＡＭセルの４Ｔ（４つのＭＯＳトランジスタ）構成又は６Ｔ（６つのＭＯＳトランジスタ）構成で実現できる。複数のワードラインＷＬ０，ＷＬ１，ＷＬ２やＷＬｎは、それぞれメモリセルアレイ１０２中の各行のセルに接続されている。複数の相補ビットラインの組Ｂ０，ＢＢ０やＢｍ，ＢＢｍは、それぞれメモリセルアレイ１０２中の各列のセルに接続されており、それぞれ共通電圧ＶＣＯＭに接続された寄生コンデンサＣＢ０，ＣＢＢ０，ＣＢｍ，ＣＢＢｍを有している。プレチャージ回路１０４は各ビットラインＢ０，ＢＢ０，Ｂｍ，ＢＢｍにそれぞれ接続された複数の出力１０４ａを有している。

メモリセルアレイ１０２がデータ書き込み作業を実行するため駆動される前は、プレチャージ回路１０４の入力電圧レベルＰＲＥＣＨは、各トランジスタ１０６がＯＮ状態になるよう低ロジックレベルが印加され、その間、ビットラインＢ０，ＢＢ０，Ｂｍ，ＢＢｍの寄生コンデンサＣＢ０，ＣＢＢ０，ＣＢｍ，ＣＢＢｍにはプレチャージ回路１０４の各出力１０４ａを通じて予め電圧レベルＶＤＤが印加される。その後、入力電圧レベルＰＲＥＣＨがプレチャージ回路１０４をＯＦＦ状態にするよう高ロジックレベルにされると、その間、ワードラインＷＬ０，ＷＬ１，ＷＬ２やＷＬｎのうちの１つ（例えば、ワードラインＷＬ０）が、１つの行のセルをＯＮ状態にし、そのＯＮ状態にある行の１つのメモリセル１０２ａ（例えば一番左側のメモリセル１０２ａ）が、それに接続されている１組の相補ビットライン（例えば相補ビットラインＢ０，ＢＢ０）を介してデータ（ロジックレベル「０」又は「１」）を書き込みできる。

データ書き込み作業中、ＯＮ状態にある行のセルのうち、たった１つのメモリセル１０２ａ（例えば一番左側のメモリセル１０２ａ）だけにデータ（ロジックレベル「０」又は「１」）を書き込みできるが、それと同じ行にあるその他残りのメモリセル１０２ａは、そこに記録されたデータ及び相補的データを有しており、それらメモリセルに対応する相補ビットラインの組に利用される。そしてそのデータ記録は、各メモリセルに対応する１組のビットラインの１つが電圧レベルＶＤＤから低電圧レベル（例えば接地レベル）に放電された寄生コンデンサを有すという形で実現される。そのため、次のデータ書き込み作業の前に、プレチャージ回路１０４はビットラインＢ０，ＢＢ０，Ｂｍ，ＢＢｍの各寄生コンデンサＣＢ０，ＣＢＢ０，ＣＢｍ，ＣＢＢｍを再度充電する、即ち、低電圧レベル（例えば接地レベル）にある寄生コンデンサを、次のデータ書き込み作業を始めるためにＶＤＤ電圧レベルまで印加する。

しかしながら、メモリモジュール１００では、それぞれのデータ書き込み操作中、１つのメモリセル１０２ａだけにしか書き込まれない。しかも各メモリセル１０２ａにデータの書き込みがされる前に、低電圧レベル（例えば接地レベル）にある寄生コンデンサを、予め電圧レベルＶＤＤまで再充電しておく必要もある。そのため、データを書き込むべきメモリセル１０２ａの数が増加すると、寄生コンデンサの充電及び放電回数が相対的に増大し、その結果余分な電力消費を生じることとなる。
従って、本発明では、上記従来技術の課題を解決するため、表示装置のメモリ構造及びそれに用いるメモリ書き込み方法を提供する。

本発明の目的は、メモリセルにデータを書き込むことにより生じる電力消費を効率的に低減することができる表示装置のメモリ構造およびそれに用いるメモリ書き込み方法を提供することにある。

この目的を達成するため、表示装置のメモリ構造は、複数行及び複数列に配置された複数のメモリセルを有するメモリセルアレイと、複数のビットを記録するため複数のラッチユニットを有するデータラッチ回路とを含み、データラッチ回路中で記録される各ビットが、１つの行にある各メモリセルに同時に書き込むことができるように、ラッチユニットの数が各行にあるメモリセルの数に等しくなっている。

また、本発明では、表示装置のメモリ構造、つまり、データラッチ回路と、複数行及び複数列に配置された複数のメモリセルを有するメモリセルアレイとを含むメモリ構造に対応したメモリ書き込み方法を提供するものであり、そのメモリ書き込み方法は次のステップを含むものである；メモリセルアレイから複数のデータを読み出し、その複数のデータをデータラッチ回路に書き込む；そのデータラッチ回路に書き込まれたデータを更新する；そのデータラッチ回路からその更新したデータを読み出し、その更新したデータをメモリセルアレイに書き戻す。

本発明の表示装置のメモリ構造及びメモリ書き込み方法では、１つの行に書き込む予定の複数のデータは、予めデータラッチ回路に記録され、その行のセルに接続されたワードラインが選択されている間に、そのデータラッチ回路に記録された全てのデータがその行のメモリセルに同時に書き込みできる。データ書き込み動作中、たった１つのメモリセルだけにしか記録できない従来の方法と比べると、本発明のメモリ構造及びメモリ書き込み方法は、対応するワードラインが選択されている間に、１つの行にあるメモリセルに複数のビットを同時に書き込むことができ、その為、本発明に係るメモリ構造及びメモリ書き込み方法においては、メモリセルアレイにデータを記録するための回数を低減することができ、このためビットラインの寄生コンデンサの充電・放電回数を減少し、メモリセルにデータを書き込むことにより生じる電力消費を効率的に低減できる。

図２は、本発明の一実施形態におけるメモリ構造２００の概略図である。メモリ構造２００は画像データを記録し、表示パネルを通じてその画像データを表示するために用いられ、携帯電話や携帯情報端末（ＰＤＡ）などのような、小さな表示パネルを有し又は表示応答速度の比較的遅い携帯表示装置に応用される。

そのメモリ構造２００はメモリセルアレイ２０２及びデータラッチ回路２０４を備える。そのメモリセルアレイ２０２の構造を図３に示す。メモリセルアレイ２０２は、ｎ行、ｍ列に配置された複数のメモリセル２０２ａを備える。それぞれのメモリセル２０２ａは１ビット（例えば、低ロジックレベル「０」又は高ロジックレベル「１」）及び１相補ビットを記録するのに用いられ、通常、ＳＲＡＭセルにより実現される。複数のワードライン（ｎワードライン）ＷＬ０，ＷＬ１，ＷＬ２やＷＬｎは、ぞれぞれ、各行にある各メモリセル２０２ａを選択的にＯＮ状態にするため、各行のセルにそれぞれ接続されている。複数の相補ビットラインの組（ｍ組）Ｂ０，ＢＢ０やＢｍ，ＢＢｍは、それぞれ、メモリセルアレイ２０２中の各列のセルに接続され、各ビットラインの組は２つの相補ビットを伝送するために用いられる。各ビットラインＢ０，ＢＢ０，Ｂｍ，ＢＢｍは、それぞれ共通電圧ＶＣＯＭに接続されている寄生コンデンサＣＢ０，ＣＢＢ０，ＣＢｍ，ＣＢＢｍを有している。加えて、各ビットラインＢ０，ＢＢ０，Ｂｍ，ＢＢｍはプレチャージ回路（図示せず）に接続された１つの端子２０３も有する。

メモリセルアレイ２０２がデータ書き込み作業を実行すべく駆動される前に、プレチャージ回路（図示せず）は、ビットラインＢ０，ＢＢ０，Ｂｍ，ＢＢｍの各寄生コンデンサＣＢ０，ＣＢＢ０，ＣＢｍ，ＣＢＢｍを充電する。その後、ワードラインＷＬ０，ＷＬ１，ＷＬ２やＷＬｎの１つ（例えばワードラインＷＬ０）が、１つの行（例えば一番上の行）にある各メモリセル２０２ａをＯＮ状態にし、ビットラインＢ０，ＢＢ０やＢｍ，ＢＢｍのデータがその行（例えば一番上の行）の各メモリセル２０２ａに書き込みできるようになる。

データラッチ回路２０４は、複数のラッチユニット（ｍラッチユニット）２０４ａから成り、各ラッチユニット２０４ａは、１ビット（例えば、低ロジックレベル「０」又は高ロジックレベル「１」）及び１相補ビットを記録（つまり、ラッチング）するために用いられる。ラッチユニット２０４ａの数（つまり、ｍ）は、各行のメモリセル２０２ａの数（つまり、ｍ個）に等しい。より具体的に言えば、データラッチ回路２０４のデータ記録容量は、各行のセルのデータ記録容量に等しい。データラッチ回路２０４は、複数の相補ビットラインの組（ｍ組）Ｂ０，ＢＢ０やＢｍ，ＢＢｍを介してメモリセルアレイ２０２に電気的に接続されており、各ラッチユニット２０４ａは、それぞれ、各相補ビットラインの１組を介して各行の各メモリセル２０２ａに接続されている。例えば、データラッチ回路２０４の一番左側にあるラッチユニット２０４ａは、１組の相補ビットラインＢ０，ＢＢ０を介して一番左側の列にある各メモリセル２０２ａに接続されている。

以下の段落では、本発明のメモリ構造２００における２つのメモリ書き込み方法を説明するため２つの実施形態を示す。その２つのメモリ書き込み方法においては、メモリセルアレイ２０２が、データを書き込む予定のｘ＊ｙのメモリセル２０２ａを有すると仮定する。ここでマーク「＊」は乗算を意味する。つまり、ｙ行の各々には図２に示したようにデータが書き込みできるｘ個のメモリセル２０２ａがあり、ワードラインＷＬ１がｙ行のうち最上部の行に接続されている。

第１の実施形態のメモリ書き込み方法によれば、まず第１に、ｙ行の最上部の行（つまりワードラインＷＬ１に接続される行）に書き込みされる予定のｘビットが、複数の相補データラインの組（ｐ組）を介して、その最上部の行にあるｘ個のメモリセル２０２ａに接続されたラッチユニット２０４ａに書き込まれる。次に、そのデータラッチ回路２０４のラッチユニット２０４ａに書き込まれた（つまり記録された／ラッチされた）ｘビットが読み出され、相補ビットラインを介してその最上部の行にあるｘ個のメモリセル２０２ａに書き込みができるように、ワードラインＷＬ１はその最上部の行にある各メモリセル２０２ａをＯＮ状態にする。

最上部の行にあるｘ個のメモリセル２０２ａに対するデータ書き込み作業が終了した後、ｙ行のうち２番目の行（つまり、ワードラインＷＬ２に接続された行）に書き込み予定の別のｘビットが、その第２の行にあるｘ個のメモリセル２０２ａに接続されたラッチユニット２０４ａに書き込まれる。次に、データラッチ回路２０４のラッチユニット２０４ａに書き込まれた（つまり記録された／ラッチされた）そのｘビットが読み出され、相補ビットラインを介して第２の行にあるｘ個のメモリセル２０２ａに書き込みできるように、ワードラインＷＬ２は第２の行の各メモリセル２０２ａをＯＮ状態にする。

その後、ｘ＊ｙのメモリセル２０２ａに対するデータ書き込み作業を達成するため、上述のステップに従って順次、ｙ行のうち別の行にあるｘ個のメモリセル２０２ａにデータが書き込まれる。

本実施形態では、データラッチ回路２０４に記録されたｘビットが読み出され、ＯＮ状態にある行のｘ個のメモリセル２０２ａに書き込まれる際、データラッチ回路２０４に記録された無効ビット（つまり、ｘビット以外のビット）は、そのＯＮ状態にある行の別のメモリセル（つまり、そのｘ個のメモリセル２０２ａ以外のメモリセル）に記録されたデータを、その無効ビットが上書き又は破損しないよう、そのＯＮ状態にある行のセルへの書き込み禁止命令がなされる。従って、本発明の第１の実施形態におけるメモリ書き込み方法において、メモリ構造２００は、データラッチ回路２０４の各ラッチユニット２０４ａに記録されたビットを読み出して、ＯＮ状態にある行のメモリセル２０２ａに書き込むべきか否かを制御するためのｍ個の制御スイッチ（図示せず）をさらに備える。例えば、各制御スイッチは各ラッチユニット２０４ａと各１組の相補ビットラインの間に配置することができ、各ラッチユニット２０４ａに記録されたビットが各制御スイッチの「ＯＮ」又は「ＯＦＦ」状態を制御することによってＯＮ状態にある行のセルに選択的に書き込みができ、それによって無効ビットがＯＮ状態にある行のセルに書き込まれるのを防止できる。

第２の実施形態のメモリ書き込み方法では、まず第１に、ワードラインＷＬ１がｙ行のうち最上部にある行（つまりワードラインＷＬ１に接続された行）の各メモリセルをＯＮ状態にし、その最上部の行にある全てのメモリセルに記録されたビットが読み出され、各相補ビットラインの組Ｂ０，ＢＢ０やＢｍ，ＢＢｍを介して、データラッチ回路２０４の各ラッチユニット２０４ａにそれぞれ書き込まれる。次に、ワードラインＷＬ１がＯＦＦ状態にされ、ｙ行のうち最上部の行（つまりワードラインＷＬ１に接続された行）のセルに書き込まれる予定のｘビットが、その最上部の行にあるｘ個のメモリセル２０２ａに接続されたラッチユニット２０４ａに、複数の相補データラインの組（ｐ組）を介して書き込まれ、それによってデータラッチ回路２０４に書き込まれた（つまり記録された／ラッチされた）ビットを更新する。次に、再度、ワードラインＷＬ１は、ｙ行の最上部の行にある各メモリセルをＯＮ状態にし、データラッチ回路２０４の全てのラッチユニット２０４ａに記録されたビットを読み出し、各相補ビットラインの組Ｂ０，ＢＢ０やＢｍ，ＢＢｍを介してその最上部の行の各メモリセルにそれぞれ書き戻される。

その最上部の行のｘ個メモリセルに対するデータ書き込み作業が終了した後、ワードラインＷＬ２は、ｙ行のうち第２の行（つまりワードラインＷＬ２に接続された行）にある各メモリセルをＯＮ状態とし、その第２の行の全てのメモリセルに記録されたビットが読み出され、各相補ビットラインの組Ｂ０，ＢＢ０やＢｍ，ＢＢｍを介してデータラッチ回路２０４の各ラッチユニット２０４ａにそれぞれ書き込まれる。次に、ワードラインＷＬ２はＯＦＦ状態にされ、ｙ行のうち第２の行（つまりワードラインＷＬ２に接続された行）のセルに書き込み予定のｘビットが、データラッチ回路２０４の複数の入力（ｐ個の入力）を介して、第２の行のｘ個のメモリセル２０２ａに接続されたラッチユニット２０４ａに書き込まれ、それによってデータラッチ回路２０４に書き込まれた（つまり記録された／ラッチされた）ビットを更新する。次に、再度、ワードラインＷＬ２は、ｙ行の第２の行にある各メモリセルをＯＮ状態にし、データラッチ回路２０４の全てのラッチユニット２０４ａに記録されたビットを読み出し、各相補ビットラインの組Ｂ０，ＢＢ０やＢｍ，ＢＢｍを介して第２の行の各メモリセルにそれぞれ書き戻す。

その後、ｘ＊ｙのメモリセル２０２ａに対するデータ書き込み作業を実行するため、ｙ行のうち別の行にあるｘ個のメモリセル２０２ａには、上述のステップに従って順次データが書き込まれる。

本実施形態において、駆動状態（ＯＮ状態）の行にある、ｘ個のメモリセル以外の他のメモリセル２０２ａに記録されたビットは、まず初めに読み出され、データラッチ回路２０４に書き込まれ、次に、再度そのデータラッチ回路２０４からそのデータが読み出され、そして元のメモリセル２０２ａに書き戻される。このように、本発明の第２の実施形態におけるメモリ書き込み方法では、無効ビットがＯＮ状態にある行のセルに書き込みされるときに引き起こされる問題を解消することができる。従って、メモリ構造２００には、無効ビットがＯＮ状態にある行のセルに書き込まれるのを防止するためのｍ個の制御スイッチを設ける必要がない。

この第２の実施形態のメモリ書き込み方法における、ラッチユニット２０４ａの回路構造を図４に示す。図４において、ラッチユニット２０４ａは、ラッチ２１０及び複数のＮＭＯＳ（Ｎ型金属酸化膜半導体）トランジスタ２１２，２１４，２１６，２１８，２２０，２２２，２２４，２２６を備える。そのトランジスタ２１６，２２０，２２４に接続された導電線２０５ａは寄生コンデンサＣ１を有し、トランジスタ２１８，２２２，２２６に接続された導電線２０５ｂは寄生コンデンサＣ２を有する。

ラッチ２１０は２つのインバータ２２８，２３０から成り、２つの相補ビットのラッチングのため、２つのラッチング端子２１０ａ，２１０ｂを有している。インバータ２２８の入力２２８ａは、ラッチング端子２１０ａを形成するように、インバータ２３０の出力２３０ｂに電気的に接続されている。インバータ２２８の出力２２８ｂは、ラッチング端子２１０ｂを形成するように、インバータ２３０の入力２３０ａに電気的に接続されている。さらに、インバータ２２８，２３０は制御信号ＬＩＮＥ＿ＲＤによってＯＮ状態とすることができる。

トランジスタ２１２は、ラッチング端子２１０ａに電気的に接続されたゲート、共通電圧（例えば、接地）ＶＣＯＭに電気的に接続されたソース、及びトランジスタ２２２のソースに電気的に接続されたドレインを有する。トランジスタ２１４は、ラッチング端子２１０ｂに電気的に接続されたゲート、共通電圧（例えば、接地）ＶＣＯＭに電気的に接続されたソース、及びトランジスタ２２０のソースに電気的に接続されたドレインを有する。

トランジスタ２１６は、スイッチとして機能し、制御信号ＷＷＬを受信するゲートと、ラッチング端子２１０ａに電気的に接続されたソースと、並びにトランジスタ２２０のドレイン及びトランジスタ２２４のソースに導電線２０５ａを介して電気的に接続されたドレインとを有する。トランジスタ２１６がＯＮ状態にされると、そのドレインは外部回路（図示せず）のデータラインＤ又はメモリセルアレイ２０２のビットラインＢから第１のビットを受信でき、その受信した第１のビットをラッチング端子２１０ａでラッチできる。トランジスタ２１８は、スイッチとして機能し、制御信号ＷＷＬを受信するゲートと、ラッチング端子２１０ｂに電気的に接続されたソースと、並びにトランジスタ２２２のドレイン及びトランジスタ２２６のソースに導電線２０５ｂを介して電気的に接続されたドレインとを有する。トランジスタ２１８がＯＮ状態にされると、そのドレインは外部回路（図示せず）のデータラインＤＢ又はメモリセルアレイ２０２のビットラインＢＢから第２のビットを受信でき、その受信した第２のビットがラッチング端子２１０ｂでラッチできる。ここでビットラインＢとＢＢは１組の相補ビットラインであり、第２のビットは、トランジスタ２１６のドレインで受信される第１のビットに対し相補的なものである。

トランジスタ２２０は、スイッチとして機能し、制御信号ＲＷＬを受信するゲートと、トランジスタ２１４のドレインに電気的に接続されたソースと、並びにトランジスタ２１６のドレイン及びトランジスタ２２４のソースに電気的に接続されたドレインとを有する。トランジスタ２２０がＯＮ状態にされると、そのドレインは、ラッチング端子２１０ａにおいてラッチされた第１のビットをビットラインＢへ出力できる。トランジスタ２２２は、スイッチとして機能し、制御信号ＲＷＬを受信するゲートと、トランジスタ２１２のドレインに電気的に接続されたソースと、並びにトランジスタ２１８のドレイン及びトランジスタ２２６のソースに電気的に接続されたドレインとを有する。トランジスタ２２２がＯＮ状態にされると、そのドレインは、ラッチング端子２１０ｂでラッチされた第２のビットをビットラインＢＢへ出力できる。

トランジスタ２２４は、スイッチとして機能し、制御信号ＸＬを受信するゲートと、トランジスタ２１６と２２０のドレインに電気的に接続されたソースと、及びビットラインＢに電気的に接続されたドレインとを有する。トランジスタ２２４がＯＮ状態にされると、ラッチユニット２０４ａは、ビットラインＢを介して１つのＯＮ状態にあるメモリセルから第１のビットを読み出すことができる、つまり、ラッチング端子２１０ａにおいてラッチされた第１のビットをＯＮ状態にあるメモリセルへ伝送できる。トランジスタ２２６はスイッチとして機能し、制御信号ＸＬを受信するゲートと、トランジスタ２１８と２２２のドレインに電気的に接続されたソースと、ビットラインＢＢに電気的に接続されたドレインとを有する。トランジスタ２２６がＯＮ状態にされると、ラッチユニット２０４ａはビットラインＢＢを介してＯＮ状態にあるメモリセルから第２のビットを読み出すことができる、つまり、ラッチング端子２１０ｂにおいてラッチされた第２のビットをＯＮ状態にあるメモリセルへ伝送できる。

以下の段落では、本発明の第２の実施形態におけるメモリ書き込み方法を実現するための図４に示したラッチユニット２０４ａの動作について説明する。ここで、メモリセルアレイ２０２の１つのメモリセルには、１ビット及び１相補ビットが書き込みできるとする。

まず初めに、制御信号ＬＩＮＥ＿ＲＤ、ＲＷＬに低電圧レベルが印加され、制御信号ＸＬ、ＷＷＬに高電圧レベルが印加され、それによって、ラッチ２１０及びトランジスタ２２０，２２２がＯＦＦ状態に、トランジスタ２１６，２１８，２２４，２２６がＯＮ状態にされる。そしてその間、１つのＯＮ状態にあるメモリセル２０２ａから２つの相補ビットを読み出し、それぞれ、ビットラインＢ，ＢＢを介してラッチング端子２１０ａ，２１０ｂへ伝送され、ラッチ（言い換えると、書き込み）される。

次に、制御信号ＲＷＬ、ＸＬに低電圧レベルが印加され、制御信号ＬＩＮＥ＿ＲＤ，ＷＷＬに高電圧レベルが印加され、トランジスタ２２０，２２２，２２４，２２６がＯＦＦ状態に、ラッチ２１０及びトランジスタ２１６，２１８がＯＮ状態にされる。その間、ＯＮ状態にあるメモリセル２０２ａの２つの相補ビットを更新する必要があれば、ラッチング端子２１０ａ，２１０ｂにおける２つの相補ビットを更新するために、２つの新規な相補ビット（外部ビット）が外部回路（図示せず）から読み出され、それぞれラッチング端子２１０ａ，２１０ｂに伝送及びラッチ（言い換えると、書き込み）される。なお、そのＯＮ状態メモリセル２０２ａの２つの相補ビットを更新する必要がなければ、そのラッチング端子２１０ａ，２１０ｂにおけるビットが維持される。

最後に、制御信号ＷＷＬに低電圧レベルが印加され、制御信号ＬＩＮＥ＿ＲＤ，ＲＷＬ，ＸＬに高電圧レベルが印加され、トランジスタ２２０，２２２，２２４，２２６がＯＮ状態にされる。そしてその間、ラッチング端子２１０ａ，２１０ｂでラッチされた（記録された）ビットが読み出され、それぞれ、ビットラインＢ，ＢＢを介してＯＮ状態にあるメモリセル２０２ａに書き戻される。

図３において、各ビットラインＢ０，ＢＢ０やＢｍ，ＢＢｍは、各列の全てのメモリセルに接続されている。メモリセルアレイ２０２内のビットラインＢ０，ＢＢ０，Ｂｍ，ＢＢｍの各寄生コンデンサＣＢ０，ＣＢＢ０，ＣＢｍ，ＣＢＢｍは、容量ＣＢを有し、ラッチユニット２０４ａ内の導電線２０５ａ，２０５ｂの各寄生コンデンサＣ１，Ｃ２は、容量Ｃを有すると仮定する。本発明のラッチユニット２０４ａにおける各導電線２０５ａ，２０５ｂの設計寸法は、各ビットラインＢ０，ＢＢ０やＢｍ，ＢＢｍの設計寸法に比べると非常に短い。このため、各導電線２０５ａ，２０５ｂの容量Ｃは、各ビットラインＢ０，ＢＢ０やＢｍ，ＢＢｍの容量ＣＢよりずっと小さい。より具体的に言えば、ラッチユニット２０４ａに１ビットが書き込まれるとき、データラッチ回路２０４の各ラッチユニット２０４ａに接続された各導電線２０５ａ，２０５ｂを充電又は放電するための電力消費は、メモリセルアレイ２０２の各ビットラインＢ０，ＢＢ０やＢｍ，ＢＢｍを充電又は放電するための電力消費よりずっと少ない。

以下の段落では、表示装置における従来のメモリ構造と本発明のメモリ構造の間で、これらのメモリ構造がｘ＊ｙのメモリセルに対するデータ書き込み作業を実行するために動作される間の消費電力を比較する。

本発明に係るデータラッチ回路２０４へのデータ書き込みのための周波数及び電圧レベルは、従来のメモリセルアレイ２０２へのデータ書き込みのための周波数及び電圧レベルと比べ同じである。電力が容量＊電圧の二乗＊周波数に正比例するという公式を参照すると、仮に、メモリセルアレイ２０２の１つのメモリセルに１ビットを書き込む間における、ビットラインＢ０，ＢＢ０やＢｍ，ＢＢｍの寄生コンデンサ全てを１回（１度）充電又は放電するための電力消費を１電力単位Ｐと決めると、データラッチ回路２０４の１つのラッチユニット２０４ａに１ビットを書き込む間における、全てのラッチユニット２０４ａの導電線２０５ａ，２０５ｂの寄生コンデンサを１回（１度）充電又は放電するための電力消費は（Ｃ／ＣＢ）＊Ｐに相当する。ここでマーク「／」は除算を意味する。

表示装置の従来のメモリ構造に関して、ｘ＊ｙのメモリセルに対するデータ書き込み作業を達成するための全電力消費は次の式で表すことができる。

全電力消費＝ｘ＊ｙ＊Ｐ・・・（１）

表示装置の本発明のメモリ構造に関して、ｘ＊ｙのメモリセルに対するデータ書き込み作業を達成するための全電力消費は次の式で表すことができる。

全電力消費＝（２＋（Ｃ／ＣＢ）＊ｘ）＊ｙ＊Ｐ・・・（２）

ここでの「２」は、データ（つまりビット）をメモリセルアレイ２０２から読み出してデータラッチ回路２０４に書き込む間、及びデータ（つまりビット）をデータラッチ回路２０４から読み出してメモリセルアレイ２０２に書き戻す間の２回（２度）、ビットラインＢ０，ＢＢ０やＢｍ，ＢＢｍの全ての寄生コンデンサを充電又は放電するための電力消費に起因するものである。さらに、（Ｃ／ＣＢ）＊ｘ）は、外部回路からデータラッチ回路２０４にｘビットが書き込まれる間、全てのラッチユニット２０４ａの導電線２０５ａ，２０５ｂの寄生コンデンサをｘ回充電又は放電するための電力消費に起因するものである。

式（１）及び（２）によると、当然のことであるが、式（１）の電力消費に対する式（２）の電力消費の割合は１／（（２／ｘ）＋（Ｃ／ＣＢ））であり、ここでＣはＣＢより非常に小さい。従って、式（１）及び（２）における「ｘ」が３以上であれば、従来構造に比べ、本発明のメモリ構造はより良い電力効率を有する。

本発明における表示装置のメモリ構造及びメモリ書き込み方法によれば、１つの行のセルに書き込まれた複数のビット（つまりデータ）は、前もってデータラッチ回路に記録され、それにより、そのデータラッチ回路に記録されたビットが、その行のセルに接続されたワードラインが選択されている間、その行のメモリセルに同時に書き込みできる。データ書き込み作業の間たった１つのメモリセルにだけしか記録できない従来の方法と比べると、本発明に係るメモリ構造及びメモリ書き込み方法では、対応するワードラインが選択されている間、１つの行にあるメモリセルに複数ビットを記録できる。従って、本発明に係るメモリ構造及びメモリ書き込み方法ではメモリセルアレイにデータを書き込む回数を低減でき、このため、ビットラインの寄生コンデンサを充電及び放電する回数を低減でき、それによってメモリセルにデータを書き込むことにより生じる電力消費を効率的に低減することができる。

好ましい実施形態に関して本発明を説明したが、本発明はこれに限定されるものではない。特許請求の範囲で定義した本発明の精神及び要旨を逸脱しない範囲で、当業者であればなし得るその他多くの改良や変更が可能であることは言うまでもない。

表示装置の従来のメモリモジュールを示す回路図である。 本発明の一実施形態における表示装置のメモリモジュールを示す回路図である。 本発明の一実施形態におけるメモリセルアレイの構造を示す概略図である。 本発明の一実施形態におけるラッチユニットを示す回路図である。

Claims (27)

1. 複数行及び複数列に配置された複数のメモリセルを有するメモリセルアレイと、
   複数のビットを１つ１つ記録するため複数のラッチユニットを有するデータラッチ回路とを備え、
   前記行の１つの各メモリセルがＯＮ状態にあると、各ラッチユニットに記録された各ビットが前記行の１つの各メモリセルに伝送される表示装置のメモリ構造。
2. 前記ラッチユニットの数が各行の前記メモリセルの数に等しい請求項１に記載の表示装置のメモリ構造。
3. 各列の各メモリセルにそれぞれ接続された複数の第１のビットラインと、
   該第１のビットラインから独立し、各列の各メモリセルにそれぞれ接続された複数の第２のビットラインとを更に備え、同じ列にある前記メモリセルに接続する前記第１のビットライン及び第２のビットラインが２つの相補ビットを伝送するのに用いられ、
   各ラッチユニットに記録された各ビットが各第１のビットライン及び各第２のビットラインを介して各メモリセルに伝送される請求項１に記載の表示装置のメモリ構造。
4. 前記各ラッチユニットが、
   前記２つの相補ビットをそれぞれラッチングするため第１のラッチング端子及び第２のラッチング端子を有するラッチと、
   前記第１のラッチング端子に電気的に接続されたゲートと、共通電圧に電気的に接続された第１の接続端子と、第２の接続端子とを有する第１のＭＯＳ（金属酸化膜半導体）トランジスタと、
   前記第２のラッチング端子に電気的に接続されたゲートと、共通電圧に電気的に接続された第１の接続端子と、第２の接続端子とを有する第２のＭＯＳ（金属酸化膜半導体）トランジスタと、
   前記第１のラッチング端子で第１外部ビットがラッチされるように、前記第１のラッチング端子に電気的に接続された第１端子と、前記第１外部ビットを受信する第２端子とを有する第１のスイッチと、
   前記第２のラッチング端子で前記第１外部ビットに対し相補的な第２外部ビットがラッチされるように、前記第２のラッチング端子に電気的に接続された第１端子と、前記第２外部ビットを受信する第２端子とを有する第２のスイッチと、
   前記第２のＭＯＳトランジスタの第２の接続端子に電気的に接続された第１端子と、前記第１のビットラインの１つに前記第１外部ビットを出力するため、前記第１のスイッチの前記第２端子に電気的に接続された第２端子とを有する第３のスイッチと、
   前記第１のＭＯＳトランジスタの第２の接続端子に電気的に接続された第１端子と、前記第２のビットラインの１つに前記第２外部ビットを出力するため、前記第２のスイッチの前記第２端子に電気的に接続された第２端子とを有する第４のスイッチと、
   を備える請求項３に記載の表示装置のメモリ構造。
5. 前記ラッチが、
   第１入力端子と第１出力端子を有する第１インバータと、
   前記第１のラッチング端子を形成するように、前記第１インバータの第１出力端子に電気的に接続された第２入力端子と、前記第２のラッチング端子を形成するように、前記第１インバータの第１入力端子に電気的に接続された第２出力端子とを有する第２インバータと、
   を備える請求項４に記載の表示装置のメモリ構造。
6. 前記各ラッチユニットが、
   前記第１のスイッチの第２端子及び前記第３のスイッチの第２端子に電気的に接続された第１端子と、前記第１のビットラインの１つに電気的に接続された第２端子とを有する第５のスイッチと、
   前記第２のスイッチの第２端子及び前記第４のスイッチの第２端子に電気的に接続された第１端子と、前記第２のビットラインの１つに電気的に接続された第２端子とを有する第６のスイッチと、
   を更に備える請求項４に記載の表示装置のメモリ構造。
7. 前記第１乃至６のスイッチがＭＯＳトランジスタにより提供される請求項６に記載の表示装置のメモリ構造。
8. 前記メモリ構造が携帯電話に用いられる請求項１に記載の表示装置のメモリ構造。
9. 前記メモリ構造がＰＤＡ（携帯情報端末）に用いられる請求項１に記載の表示装置のメモリ構造。
10. 複数行及び複数列に配置された複数のメモリセルを有するメモリセルアレイと、
    各行の各メモリセルを選択的にＯＮ状態にするため各行の各メモリセルにそれぞれ接続された複数のワードラインと、
    各列の各メモリセルにそれぞれ接続された複数の第１のビットラインと、
    複数のビットを１つ１つ記録するため複数のラッチユニットを有するデータラッチ回路と、各第１のビットラインを介して、各列の各メモリセルにそれぞれ接続された各ラッチユニットとを有するデータラッチ回路とを備え、
    前記ワードラインの１つがそれに接続された前記行の１つの各メモリセルをＯＮ状態にすると、前記データラッチ回路に記録された各ビットが、各第１のビットラインを介して、前記行の１つの各メモリセルに伝送される表示装置のメモリ構造。
11. 前記ラッチユニットの数が各行の前記メモリセルの数に等しい請求項１０に記載の表示装置のメモリ構造。
12. 前記第１のビットラインから独立し、各列の各メモリセルにそれぞれ接続された複数の第２のビットラインを更に備え、同一列にある前記メモリセルに接続する前記第１のビットライン及び第２のビットラインが２つの相補ビットを伝送するのに用いられ、
    各ラッチユニットに記録された各ビットが各第１のビットライン及び各第２のビットラインを介して各メモリセルに伝送される請求項１０に記載の表示装置のメモリ構造。
13. 前記各ラッチユニットが、
    前記２つの相補ビットをそれぞれラッチングするため第１のラッチング端子及び第２のラッチング端子を有するラッチと、
    前記第１のラッチング端子に電気的に接続されたゲートと、共通電圧に電気的に接続された第１の接続端子と、第２の接続端子とを有する第１のＭＯＳ（金属酸化膜半導体）トランジスタと、
    前記第２のラッチング端子に電気的に接続されたゲートと、共通電圧に電気的に接続された第１の接続端子と、第２の接続端子とを有する第２のＭＯＳ（金属酸化膜半導体）トランジスタと、
    前記第１のラッチング端子で第１外部ビットがラッチされるように、前記第１のラッチング端子に電気的に接続された第１端子と、前記第１外部ビットを受信する第２端子とを有する第１のスイッチと、
    前記第２のラッチング端子で前記第１外部ビットに対し相補的な第２外部ビットがラッチされるように、前記第２のラッチング端子に電気的に接続された第１端子と、前記第２外部ビットを受信する第２端子とを有する第２のスイッチと、
    前記第２のＭＯＳトランジスタの第２の接続端子に電気的に接続された第１端子と、前記第１のビットラインの１つに前記第１外部ビットを出力するため、前記第１のスイッチの前記第２端子に電気的に接続された第２端子とを有する第３のスイッチと、
    前記第１のＭＯＳトランジスタの第２の接続端子に電気的に接続された第１端子と、前記第２のビットラインの１つに前記第２外部ビットを出力するため、前記第２のスイッチの前記第２端子に電気的に接続された第２端子とを有する第４のスイッチと、
    を備える請求項１２に記載の表示装置のメモリ構造。
14. 前記ラッチが、
    第１入力端子と第１出力端子を有する第１インバータと、
    前記第１のラッチング端子を形成するように、前記第１インバータの第１出力端子に電気的に接続された第２入力端子と、前記第２のラッチング端子を形成するように、前記第１インバータの第１入力端子に電気的に接続された第２出力端子とを有する第２インバータと、
    を備える請求項１３に記載の表示装置のメモリ構造。
15. 前記各ラッチユニットが、
    前記第１のスイッチの第２端子及び前記第３のスイッチの第２端子に電気的に接続された第１端子と、前記第１のビットラインの１つに電気的に接続された第２端子とを有する第５のスイッチと、
    前記第２のスイッチの第２端子及び前記第４のスイッチの第２端子に電気的に接続された第１端子と、前記第２のビットラインの１つに電気的に接続された第２端子とを有する第６のスイッチと、
    を更に備える請求項１３に記載の表示装置のメモリ構造。
16. 前記第１乃至６のスイッチがＭＯＳトランジスタにより提供される請求項１５に記載の表示装置のメモリ構造。
17. 前記メモリ構造が携帯電話に用いられる請求項１０に記載の表示装置のメモリ構造。
18. 前記メモリ構造がＰＤＡ（携帯情報端末）に用いられる請求項１０に記載の表示装置のメモリ構造。
19. 表示装置のメモリ構造に用いられるメモリ書き込み方法であって、
    前記メモリ構造がメモリセルアレイ及びデータラッチ回路を備え、該メモリセルアレイが複数行及び複数列に配置された複数のメモリセルを有しており、
    前記メモリセルアレイから複数のビットを読み出し、該複数のビットを前記データラッチ回路に書き込むステップと、
    該データラッチ回路に書き込まれた前記ビットを更新するステップと、
    該更新されたビットを前記データラッチ回路から読み出し、該更新されたビットを前記メモリセルアレイに書き込むステップと、
    を備えるメモリ書き込み方法。
20. 前記データラッチ回路に書き込まれた前記ビットが、前記行の１つの各メモリセルから読み出される請求項１９に記載のメモリ書き込み方法。
21. 前記メモリ構造が携帯電話に用いられる請求項１９に記載のメモリ書き込み方法。
22. 前記メモリ構造がＰＤＡ（携帯情報端末）に用いられる請求項１９に記載のメモリ書き込み方法。
23. 表示装置のメモリ構造に用いられるメモリ書き込み方法において、
    前記メモリ構造がメモリセルアレイ及びデータラッチ回路を備え、該メモリセルアレイが複数行及び複数列に配置された複数のメモリセルを有しており、
    外部回路から複数の第１ビットを読み出し、該複数の第１ビットを前記データラッチ回路に書き込むステップと、
    該データラッチ回路から前記複数の第１ビットを読み出し、該複数の第１ビットを前記行の１つの前記メモリセルに書き込むステップと、
    を備えるメモリ書き込み方法。
24. 前記行の前記１つの各メモリセルをＯＮ状態にするステップを更に備える請求項２３に記載のメモリ書き込み方法。
25. 外部回路から複数の第１ビットを読み出す前記ステップの前に、
    前記行の１つの前記メモリセルから複数の第２ビットを読み出し、該複数の第２ビットを前記データラッチ回路に書き込むステップを更に備える請求項２３に記載のメモリ書き込み方法。
26. 前記メモリ構造が携帯電話に用いられる請求項２３に記載のメモリ書き込み方法。
27. 前記メモリ構造がＰＤＡ（携帯情報端末）に用いられる請求項２３に記載のメモリ書き込み方法。

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