TWI286764B - Memory architecture of display device and memory writing method for the same - Google Patents

Memory architecture of display device and memory writing method for the same Download PDF

Info

Publication number
TWI286764B
TWI286764B TW094101671A TW94101671A TWI286764B TW I286764 B TWI286764 B TW I286764B TW 094101671 A TW094101671 A TW 094101671A TW 94101671 A TW94101671 A TW 94101671A TW I286764 B TWI286764 B TW I286764B
Authority
TW
Taiwan
Prior art keywords
memory
switch
display device
memory cell
bit
Prior art date
Application number
TW094101671A
Other languages
English (en)
Other versions
TW200627467A (en
Inventor
Ming-Cheng Chiu
Tian-Hau Chen
Chi-Lun Hung
Original Assignee
Himax Tech Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Himax Tech Ltd filed Critical Himax Tech Ltd
Priority to TW094101671A priority Critical patent/TWI286764B/zh
Priority to US11/082,758 priority patent/US7269077B2/en
Priority to JP2005083121A priority patent/JP2006202458A/ja
Priority to KR1020050024733A priority patent/KR100712662B1/ko
Publication of TW200627467A publication Critical patent/TW200627467A/zh
Application granted granted Critical
Publication of TWI286764B publication Critical patent/TWI286764B/zh

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/06Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication

Description

1286764 九、發明說明: 【發明所屬之技術領域】 本發明係有關於一種記憶體結構及其寫入方法,更特別 係有關於一種顯示裝置之記憶體結構及其寫入方法。 【先前技術】 第1圖係為習知應用於行動電話或數位助理(pDA )等 可攜式顯不裝置上之記憶體模組丨〇〇的電路示意圖。記憶 體模組1 00具有一記憶體陣列丨〇2,由配置成η列與瓜行 的複數個記憶胞102a所組成;以及一預充電電路1〇4,由 複數個電晶體106所組成。每一記憶胞丨〇2a係用以儲存一 位元資料,如:一低邏輯電位“〇”或一高邏輯電位“Γ,,其 通常係由具有4Τ (四個MOS電晶體)或6Τ (六個MOS 電晶體)架構之靜態記憶胞(SRAM cell )所完成。複數條 字線WLO、WL1、WL2與WLn分別連接至記憶體陣列102 中之母一列記憶胞。複數組互補位元線B〇、ΒΒ0與Bm、 BBm分別連接至記憶體陣列102中之每一行記憶胞,其中 每一位元線BO、BBO、Bm、BBm上各具有一寄生電容CB0、 CBB0、CBm、CBBm連接至接地電位VCOM。預充電電路 104具有複數個輸出端i〇4a分別連接至每一位元線bo、 ΒΒ0 與 Bm、BBm 〇 當記憶體陣列102欲執行一資料寫入動作前,預充電電 路104之輸入電壓準位preCH係會呈一低電壓準位,使得 每一電晶體106導通“on” ;同時,每一位元線B0、ΒΒ0、 Bm、BBm上之寄生電容CB0、CBB0、CBm、CBBm係會 1286764 經由預充電電路104之每一輸出端104a而充電至電壓準位 VDD。接著,輸入電壓準位pRECH係會呈一高電壓準位, 以關閉預充電電路104 ;同時,字線WL〇、WL1、机2與 WLn中之一條(如:字線WL0)係會開啟(turn〇n) 一記 憶胞列,使得被開啟的該記憶胞列中之一個記憶胞· —(如:最左的記憶胞102a)可經由與其連接的一組互補位 元線(如:互補位元線B〇、麵)而被寫入資料(邏輯電 位 “〇”或 “1”)。
於貝料寫入動作期間,雖然被開啟的該記憶胞列中僅有 一個記憶胞lG2a(如:最左的記憶胞1Q2a)會被寫入資料, 仁同。己1:¾胞列中之其它記憶豸i 02a所儲存的資料(邏輯電 位〇或1 )與其互補的資料(邏輯電位“丨,,或“〇,,)係會分 別施於其所連接的每互補位元線上,目而使得每一组 互補位元線中之其中一條的寄生電容係會由電壓準位棚 放電至-低電壓準位(如:接地電位)。因此,在下一次資 =寫入動作前’預充電電路1G4又必須再次對每—位元線 別、删、上之寄生電容CB0CBB0CBm、
?:m進行充電動作,亦即,將具有低電壓準位(如:接 土電位)的寄生電容再充電至電壓準位VDD 資料寫入動作。 浓向,於記 铣I | ,一入貝竹馬入勁作係僅能 夠對一個記憶胞1 02a進行。又,夂 卜少 丁又母對一個記憶胞1 02a進 仃育料寫入動作前,必須奂 φ v 、 肩先將具有低電壓準位(如:接地 電位)的寄生電容充電至雷题進 A次」 主冤壓準位VDD。因此,當欲被寫 入貝料的記憶胞1 〇2a增加眛,宏4〜> «加時,寄生電容充放電之次數係會 6 !286764 ! . — 相對地增加,如此係造成額外的功率負擔。 有L於此’便有㈤要提供_種顯示裝置之記憶體結構及 、寫入方法,以解決上述習知技術所存在之問題。 【發明内容】 本發明之-**目的在於掉/u ^ η ^ 、&七、一種顯示裝置之記憶體結構 '、寫入方法’其可有效降低資料寫入記憶體時之功率的 損耗。 • m為達上述目的本發明提供—種顯示裝置之記憶體結 :’其包含一記憶體陣列以及-資料栓鎖電路,該記憶體 陣列係具有複數個記憶胞排列成複數個記憶胞列及複數個 兄憶胞行;該資料栓鎖電路具有複數個栓鎖單元,用以儲 存稷數個位7L,其中該複數個检鎖單元的數目係相等於每 。己隐胞列上之g己憶胞的數目’使得當一個記憶胞列被開 啟時’該資料栓鎖電路所儲存之每一位元係可同時被寫入 至被開啟的記憶胞列上之每一記憶胞。 % 本發明另提供-種記憶體寫入方法,應用於一顯示裝置 之口己隱體結構中,該顯示褒置之記憶體結構包含一記憶體 陣列及貝料栓鎖電路,該記憶體陣列具有複數個記憶胞 排列成稷數個記憶胞列及複數個記憶胞行,該方法係包含 下列步驟:由該記憶體陣列中讀取複數個資料,並將其寫 入至該資料栓鎖電路中;更新寫人至該資料栓鎖電路中之 資料;以及由該資料栓鎖電路中讀取該更新後的資料,並 將其寫回该§己憶體陣列中。 根據本發明之顯示裝置之記憶體結構及記憶體寫入方 7 1286764 法’由於欲寫入至一記憶胞列的資料係可先儲存至該資料 栓鎖電路中,因此使得當一字線(word line)開啟時,儲 存在該資料拴鎖電路的所有資料可一次全部寫入該記憶胞 列之每一記憶胞中。相較於先前技術中的每次資料寫入動 作僅能對一個記憶胞進行而言,本發明所提供之記憶體結 構及記憶體寫入方法係可在一次字線(word line)開啟時 間内,將複數個位元一次寫入一記憶胞列之多個記憶胞 中,因此可減少資料寫入至記憶體之次數,亦即可減少位 兀線上之寄生電容充放電次數,藉此降低資料寫入記憶體 時之功率的損耗。 為了讓本發明之上述和其他目的、特徵、和優點能更明 顯,下文特舉本發明實施例,並配合所附圖示,作詳細說 明如下。 【實施方式】 現請參考第2圖,其係為根據本發明之顯示裝置之記憶 體結構200的示意圖。記憶體結構2〇〇係用以儲存影像資 料,並將其顯像至一顯示面板上,其係可應用於行動電咭 或數位助理(PDA)等具有小尺寸顯示面板或顯示反應時 間要求低的可攜式顯示裝置中。 記憶體結構200係包含一記憶體陣列2〇2及一資料栓鎖 電路204。記憶體陣列202之架構係如第3圖所示。記憶 體陣列202係由配置成η列與m行的複數個記憶胞2〇2& 所組成。每一記憶胞202a係用以健存 輯電位“0”或一高邏輯電位“ 1,,)以及
一位元(如:一低 該位元的互補位元 1286764 且其通常係由靜態記憶胞(SRAM cell )所完成。複數條(n 條)條字線WLO、WL1、WL2與WLn分別連接至每一記 憶胞列,用以選擇性地開啟每一記憶胞列上的每一記憶胞 202a。複數組(m組)互補位元線BO、BBO與Bm、BBm 分別連接至記憶體陣列202中之每一記憶胞行,其中每組 位元線BO、ΒΒ0與Bm、BBm係用以傳送兩相互補的位元。 每一位元線BO、BBO、Bm、BBm上各存在有一寄生電容 CB0、CBB0、CBm、CBBm連接至接地電位VCOM。另外, % 每一位元線BO、BBO、Bm、BBm係具有一末端203,用以 連接至一預充電電路(未顯示)。 當記憶體陣列202欲執行一資料寫入動作前,該預充電 電路係會對每一位元線之寄生電容CB0、CBB0、CBm、 CBBm充電;接著,字線WL〇、WL1、WL2與WLn中之一 條(如:字線WL0)係會開啟(turn 〇n) 一記憶胞列上之 每一記憶胞202a,使得位元線B0、bbo與Bm、BBm上之 二貝料可開始寫入至該記憶胞列之記憶胞2〇2钍中q 貝料检鎖電路204係由複數個(m個)栓鎖單元204a 所組成,其中每一栓鎖單元204a係用以儲存(栓鎖)一位 70 ( —低邏輯電位“〇”或一高邏輯電位“丨”)以及該位元的 互補位元。栓鎖單元204a的數目(瓜個)係與每一記憶胞 】之汜丨思胞202a的數目(m個)相等。更具體而言,資料 、寅電路204之釦料儲存容量係相等於每一記憶胞列之資 1儲存容量。資料栓鎖電路2〇4係藉由該複數組(m組) 性補位兀線B0、BB〇與Bm、BBm而與記憶體陣列逝電 、妾其中每一栓鎖單元2〇4a係藉由每一組互補位元線 9 1286764 而各別連接至每一記憶胞行之每一記憶胞202a。例如:資 料栓鎖電路204之最左的栓鎖單元2〇4a係藉由該組互補位 π線B0、ΒΒ0而連接至記憶體陣列2〇2之最左的記憶胞行 之每一記憶胞202a。 下文中將提供兩實施例,用以說明根據本發明記憶體結 構200的兩種資料寫入方法。於下列兩資料寫入方法之實 施例中,假設記憶體陣列202中係有乂乘y個記憶胞2〇2& 欲被寫入資料,換言之,# y個記憶胞列中的χ個記憶胞 2〇2a欲被寫入資料(如第2圖所示),其中字線wli所連 接的記憶胞列係為該y個記憶胞列中之第一列。 根據本發明第一實施例之資料寫入方法,首先,欲寫入 至該y個記憶胞列中之第-列(即字線w L i所連接的記憶 胞列)的X個位元係會先經由複數組(p組)互補的資料 線而各別冑入至與該第-列之,個記憶胞2心連接的检鎖 單元204a中。接著,字線WL1係會開啟該第一列上之每 4隐肊202a ’使得寫入(儲存)於資料栓鎖電路之 栓鎖單元204a中的x個位元可被讀取出,並經由互補的位 元線組而寫入至該y個記憶胞列中之第一列上的X個記憶 胞202a中。 中 接著,字線WL2係會開啟該第二列上之每一記憶胞 當完成該y個記憶胞列中之第一列上的χ個記憶胞2仏 之資料寫入動作後,欲寫入至該“固記憶胞列中之第二列 (即字線WL2所連接的記憶胞列)的χ個位元係又先各別 寫入至與該第二列u個記憶胞⑽連接的栓鎖單元胸 10 1286764 得寫入(儲存)於資料栓鎖電路204之栓鎖單元204a中 的X個位兀可被讀取出,並經由互補的位元線組而寫入至 y個。己L胞列中之第二列上的χ個記憶胞Μ。中。 接著重複上述之步驟,依序將該y個記憶胞列中之每 歹J的X個。己憶胞2〇2a寫入資料,以完成χ乘y個記憶胞 202a之資料寫入。 於此實施例中,當資料栓鎖電路204中的X個位元被讀 取出並寫入至一啟動的記憶胞列中的X個記憶胞202a時, 儲存於資料栓鎖電路204中之其它無效(invaHd)位元(該 X個位元以外的位元)係必須避免被寫入至該啟動的記憶 胞列中,以防止该其它無效位元覆蓋或破壞該啟動的記憶 胞列之其它記憶胞(該x個記憶胞以外的記憶胞)中的資 料。因此’於本發明第一實施例之資料寫入方法中,記憶 體結構200亦可包含m組控制開關(未顯示),用以各別 控制資料栓鎖電路204之每一栓鎖單元2〇4a中所儲存的位 元疋否被讀出並寫入至一啟動的記憶胞列中之記憶胞 202a。例如,每一組控制開關係可設置於每一栓鎖單元2〇4a 與每一組互補位元線間,使得儲存於每一栓鎖單元2〇4a中 之位元可藉由控制開關之導通(〇N )或關閉(0FF )而選 擇性地被寫入至一啟動的記憶胞列中,藉此防止上述之無 效位元寫入該啟動的記憶胞列中。 根據本發明第二實施例之資料寫入方法,首先,字線 1係會開啟該y個記憶胞列中之第一列(與字線WL1 連接之記憶胞列)上的每一記憶胞,使得該第一列上之所 11 1286764 有s己憶胞上的位元係被讀出,並經由每組互補的位元線 BO、BB0與Bm、BBm而各別被寫入至資料栓鎖電路⑼4 之每一栓鎖單元204a中。接著,字線WL1係會被關閉, 且欲寫入至該y個記憶胞列中之第一列的χ個位元係經由 複數組(ρ組)資料線而各別寫入至與該第一列之X個記 憶胞202a連接的栓鎖單元204a中,藉此更新寫入(儲存) 於拴鎖電路204中之位元。接著,字線wu係會再開啟該 第列上之母一記憶胞,使得儲存於資料栓鎖電路2〇4之 %栓鎖單元204a中的所有位元可被讀取出,並經由每組互補 的位元線BO、BB0與Bm、BBm而各別寫回至該y個記憶 胞列之第一列上的所有記憶胞中。 /完成該y個記憶胞列中之第一列上的x個記憶胞加以 之^料寫入動作後,字線WL2係會開啟該y個記憶胞列中 之第一列(與字線WL2連接之記憶胞列)上的每一記憶胞, 使得該第二列上之所有記憶胞的位元係被讀出,並經^每 $互補的位元線BG、刪與Bm、BBm而各別被寫入至資 ,料栓鎖電路204之每一栓鎖單元赢中。接著,字線WU 係會被關閉,且欲寫入至該y個記憶胞列中之第二列的X 個位兀係經由資料栓鎖電路2〇4的複數個(p個)輸入端 而各別寫入至與該第二列之父個記憶胞2〇2a連接的栓鎖單 疋2〇4&中,藉此更新寫入(儲存)於栓鎖電路204中之位 =著’字線WL2係會再開啟該第二列上之每一記憶胞, - ^、二於資料栓鎖電路2〇4之栓鎖單元204a中的所有位 一 賣取出,並經由每組互補的位元線B〇、ΒΒ0與Bm、 BBm而各别寫回至該y個記憶胞列之第二列上的所有記憶 12 1286764 胞+。 1 接著’重複上述之步驟,依序將該y個記憶胞列中之每 一列的X個記憶胞202a寫入資料,以完成X乘y個記憶胞 202a之資料寫入。
於此實施例中,一啟動的記憶胞列中之該χ個記憶胞以 外的其它記憶胞所儲存的位元係會先被讀出並寫入至資料 栓鎖電路204中,接著再由資料栓鎖電路2〇4中讀出並寫 回至原先的記憶胞202a。據此,本發明第二實施例之資料 寫入方法並不會存在無效位元寫入該啟動的記憶胞列中之 問題。因此,記憶體結構200並不需m組控制開關,用以 防止前述之無效位元寫入該啟動的記憶胞列中。 根據本發明之資料寫入方法 貫施例中,資料栓 電路204中之每一栓鎖單元2〇4a的電路結構係可如第4 所示。於第4圖中’栓鎖單元咖包含了一检鎖器21〇 複數個N通道金屬氧化物半導體電晶體(nm〇s)2i2、2i 216、218、220、222、224、226。連接電晶體216、22〇 224之-導線2〇5a具有—寄生電容,以及連接電晶 218、222、226 之一暮绩 曰 等綠205b具有一寄生電容C2。 栓鎖器210係由兩個反向器228、23〇所組成,且其 有兩栓鎖端210a、210b,用以栓鎖兩個互補的位元。反 器228之輪入端228a係電性連接至反向胃η 繼’以形成栓鎖端210a;以及其輪出端讓係 ^反向器230之輸入端23Ga,以形成栓鎖端21〇 反向為咖、23〇係'藉由一控制訊號Unerd而 13 1286764 (turn on ) 〇 、 電晶體212之閘極係電性連接至栓鎖端210a,其源極 . 係電性連接至一接地電位VCOM,以及其汲極係電性連接 至電晶體222之源極。電晶體214之閘極係電性連接至栓 鎖端210b,其源極係電性連接至一接地電位vc〇m,以及 其沒極係電性連接至電晶體· 22〇之源極。 電晶體216係用以作為一開關,其閘極係接收一控制訊 號WWL,其源極係電性連接至栓鎖端210a,以及其汲極 ’係經由導線205 a而電性連接至電晶體22〇之沒極與電晶體 224之源極。當電晶體216導通(〇N)時,其汲極係可二 一外部電路(未顯示)之資料線D或記憶體陣列2〇2之一 位元線B接收一第一位元,使得該第一位元可被栓鎖於栓 鎖端210a上。電晶體218係用以作為一開關,其閘極係接 收控制訊號WWL,其源極係電性連接至栓鎖端21〇b,以 及其汲極係經由導線205b而電性連接至電晶體222之汲極 與電晶體226之源極。當電晶體2丨8導通(〇N)時,其汲 •極係可由該外部電路之資料線DB或記憶體陣列2〇2之一 位το線BB (與位元線B組成一組互補位元線)接收一第二 位元其互補於電晶體216之汲極所接收之第一位元,使得 該第二位元可被栓鎖於栓鎖端2丨〇b上。 電晶體220係用以作為一開關,其閘極係接收一控制訊 號RWL,其源極係電性連接至電晶體214之汲極,以及其 汲極係電性連接至電晶體216之汲極與電晶體224之源 極。當電晶體220導通(0N)時,其汲極係可輸出栓鎖端 14 1286764 、 21〇a所栓鎖之第一位元至位元線B。電晶體222係用以作 為一開關,其閘極係接收控制訊號RWl,其源極係電性連 接至電晶體212之汲極,以及其汲極係電性連接至電晶體 218之及極與電晶體226之源極。當電晶體222導通(〇N)· 時,其汲極係可輸出栓鎖端2丨〇b所栓鎖之第二位元至位元 線BB 〇 電晶體224係用以作為一開關,其閘極係接收一控制訊 號XL,其源極係電性連接至電晶體216、22〇之汲極,以 % 及其汲極係電性連接至位元線B。當電晶體224導通(ON ) 日守,栓鎖單兀204a係可藉由位元線B而從一開啟的記憶胞 中讀取該第一位元,或將栓鎖端21〇a所栓鎖之第一位元傳 送至該開啟的記憶胞中。電晶體226係用以作為一開關, 其閘極係接收控制訊號XL,其源極係電性連接至電晶體 21 8、222之沒極,以及其汲極係電性連接至位元線BB。 當電晶體226導通(ON)時,栓鎖單元2〇4a係可藉由位 元線BB而從該開啟的記憶胞中讀取該第二位元,或將栓 ^鎖端210b所栓鎖之第二位元傳送至該開啟的記憶胞中。 下文中將以一位元及其互補位元寫入至記憶體陣列2〇2 為例,說明第4圖栓鎖單元204a實現本發明第二實施例之 資料寫入方法的操作方式。 首先,控制訊號LINE—RD、RWL係呈低電位,而控制 Λ號XL、WWL·係呈兩電位,使得栓鎖器2 1 〇、電晶體220、 222係關閉(OFF ),而電晶體216、218、224、226係導通 (ON );此時,一開啟的記憶胞2〇2a中之兩互補位元係被 15 1286764 讀取出,並經由位元線B、BB而各別被傳送並栓鎖(寫入) 至栓鎖端210a、210b上。 • 接著,控制訊號RWL、XL係呈低電位,而控制訊號 LINE一RD、WWL係呈高電位,使得電晶體220、222、224、 226係關閉(〇FF),而栓鎖器210、電晶體216、218係導 通(ON )。此時,若上述該開啟的記憶胞202a中之兩互補 位元欲被更新,則兩欲更新的互補位元將從一外部電路(未 顯示)被讀取出,並由該組資料線〇、DB而各別被傳送並 % 栓鎖(寫入)至栓鎖端210a、210b上,以更新栓鎖端21〇a、 210b上之位元;另外,若上述該開啟的記憶胞2〇2a中之 兩互補位元不被更新’則栓鎖端21〇a、210b上之位元係維 持不變。 最後,控制訊號WWL係呈低電位,而控制訊號 LINE一RD、RWL、XL係呈高電位,使得電晶體216、218 係關閉(OFF),而栓鎖器21〇、電晶體“ο、222、224、 226係導通(ON);此時’栓鎖(儲存)於栓鎖端‘ 2l〇a、 210b上之位元係會被讀取出,並經由位元線B、bb而各別 被寫回該開啟的記憶胞2〇2a中。 於第3圖中,記憶體陣列2〇2之每一位元線b〇、bb〇 與Bm、BBm係與每_記憶胞行上之多個記憶胞連接。假 設記憶體陣列202之每一位元線β〇、BB〇與Bm、BBm之 寄生電容CBO、CBB0盥a雨a M CBm、CBBm的電容值係為CB, 栓鎖單兀204a中之每—導線2〇5a、2〇“之寄生電容〇、 C2的電容值係為C。相較於每一位元線BG、BBG與Bm、 16 1286764 BBm的實際佈局(layout)長度而言,根據本發明栓鎖單 元204a之每一導線205a、205b的實際佈局長度係遠短於 母一位元線BO、ΒΒ0與Bm、BBm之長度。因此,每一導 線205a、205b之寄生電容值C係遠小於每一位元線β〇、 ΒΒ0與Bm、BBm之寄生電容值CB。更具體而言,當一位 元寫入至栓鎖單元204a時,資料栓鎖電路2〇4之每一栓鎖 單元204a的導線205a、205b充放電的功率損耗將遠小於 記憶體陣列202之每一位元線B0、BB〇與Bm、BBm充放 ^ 電的功率損耗。 下文中將比較先前技術之顯示裝置的記憶體結構與本 發明顯示裝置之記憶體結構在完成上述之乂乘y個記憶胞 的資料寫入時所需損耗的功率。 相較於先前技術將資料寫入至記憶體陣列2〇2,根據本 發明將資料寫入至資料栓鎖電路204的寫入電壓及寫入頻 率係與先前技術者相同。根據功率正比於電容*電壓的平方 *頻率之公式,假設一位元寫入至記憶體陣列2〇2中的一個
記憶胞時,全部位元線B0、BB0與Bm、BBm的寄生電容 充放電一次所損耗之功率係為一個功率單位p,則一位元 寫入至貝料栓鎖電路204中的一拴鎖單元時,全部栓 鎖单7G 2G4a之導線2〇5a、2G5b的寄生電容充放電一次所 損耗的功率係為導線的寄生電容c與位元線的寄生電容 CB之比值乘上一個功率單位p,即(c/cb广p。 ”,Ί丨、衣直的eu .呢·肢释偁向j,欲完 采y個§己憶胞之資料宮入所帝、由士 、τ叶馬入所而涓耗的功率係如下式表开 17 1286764 論托功率=x*y*P (1) 對於本發明之顯示裝置的記憶體結構而言,欲完成χ乘 y個記憶胞之資料寫入所需消耗的功率係如下式表示: 消耗功率=(2 + (C/CB)*x)*y*P (2) 其中2係為由記憶體陣列202中讀出資料並將其寫入至 資料栓鎖電路204,以及由資料栓鎖電路2〇4中讀出資料 並將其寫回至記憶體陣列202時,所有位元線B0、BB〇與 Bm、BBm的寄生電容充放電兩次所損耗之功率。另外, (C/CB)*X係為x個資料寫入資料栓鎖電路2〇4時,所有检 鎖單元204a之導線205a、205b的寄生電容充放電χ次所 損耗的功率。 根據第(2)式與第(丨)式,可了解到,本發明之記憶體結 構完成X乘y個記憶胞之資料寫入所需消耗的功率與先前 技術者之比值係為(2/x)+(c/cb),其中寄生電容值c係遠 J於寄生龟谷值CB。因此,可了解到,當χ大於三時’,、本 發明之記憶體結構相較於先前技術者係為更有功率效益 w 的。 孤 根據本發明顯示襄置之記憶體結構及記憶體寫入方 法,由於欲寫入至一記憶胞列的資料係可先儲存至該資料 桎鎖书路中,因此使得當一字線(word line )開啟時,儲 存在孩貝料栓鎖電路的所有資料可一次全部寫入該記情胞 ^之每记憶胞中。相較於先前技術中的每次資料寫入動 作僅此對個记憶胞進行而言,本發明所提供之記j意體名士 構及記憶體寫入方法係可在〆次字線(w〇rd u加)開啟時 18 1286764 間内,將錢餘元-以人―記㈣狀 中,因此可減少資料寫入至記憶體之次數,亦即二: 7G線上之寄生電容充放電次數,藉此降低資料 = 時之功率的損耗。 ”、、屺隐體 «本發明已㈣料_“,㈣並_以限 :明:任何熟習此技藝者,在不脫離本發明之精神和範圍 、’虽可作各種之更動與修改。因此本發明之保護範圍當 視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖 第1圖係、為習>顯示裝置上之記憶體模組的電路示意 第2圖係為根據本發明之顯示裝置之記憶體結構的示 意圖。 第3圖係為根據本發明實施例之一記憶體陣列的架構 示意圖。
第4圖係為根據本發明實施例之一栓鎖單元的電路結 構示意圖。 【圖號說明】 VDD 電壓準位 VCOM 接地電位 CBO、CBBO、CBm、CBBm、Cl、C2 寄生電容 B、BB、BO、BBQ、Bm、BBm 位元線 WLO、WL1、WL2、WLn 字線 19 1286764 D、DB 資料線 PRECH、LINE RD、WWL、RWL、XL 控制訊號
100 記憶體模組 102 記憶體陣列 102a 記憶胞 104 預充電電路 104a 輸出端 106 電晶體 200 記憶體結構 202 記憶體陣列 202a 記憶胞 203 末端 204 資料栓鎖電路 204a 栓鎖單元 205a 、205b 導線 210 栓鎖器 210a 栓鎖端 210b 栓鎖端 212 > 2 1 4、2 1 6、2 1 8 電晶體 220 ^ 222 、 224 、 226 電晶體 228 反向器 228a 輸入端 228b 輸出端 230 反向器 230a 輸入端 230b 輸出端 20

Claims (1)

  1. -1286764 * 十、申請專利範 一 1、一種顯示裝置之記憶體結構,其包含·· 一記憶體陣列,具有複數個記憶胞,排列成複數個記 憶胞列及複數個記憶胞行; 一資料栓鎖電路,具有複數個栓鎖單元,用以儲存複 數個位元;以及 複數組控制開關,分別設置於每一該栓鎖單元與每一 • 該記憶胞之間; \ 其中當一個該記憶胞列上之每一記憶胞被開啟時,每 一栓鎖單元所儲存之每一位元係藉由該等控制開關各 別之啟閉,選擇性地被傳送至該個記憶胞列上之每一記 憶胞。 2依申明專利乾圍第i項之顯示裝置之記憶體結構,其中 “ 4c數個栓鎖單元的數目係相等於每_記憶胞列上之 記憶胞的數目。 Φ 3、依申請專利範圍第i項之顯示裝置之記憶體結構,另包 含: 複數條第一位元線,各別連接每一個記憶胞行上之每 一記憶胞;以及 複數條第二位元線’獨立於該複數條第一位元線,且 各別連接每一個記憶胞行上之每一記憶胞,其中盥每一 個記憶胞行連接的該第一 八 位7^泉和該弟二位元線係用 以傳达兩相互補的位元; 21 1286764 .其牛該資料栓鎖電路所儲存之每一位元係經由每一 第一位7G線及每一第二位元線而被傳送至該個記憶胞 列上之每一記憶胞。 依申明專利範圍第3項之顯示裝置之記憶體結構,其中 每一栓鎖單元另包含: 一检鎖器有一第一栓鎖端及一第二栓鎖端,用以 拴鎖兩互補的位元; # 一第一金屬氧化物半導體電晶體(M0S5 t具有一閘 極、一第一連接端及一第二連接端,該閘極係電性連接 至該第一栓鎖端,該第一連接端係電性連接至一接地電 位; 一第二金屬氧化物半導體電晶體(M0S),具有一閘 極:-第-連接端及一第二連接端,該閘極係電性連接 :第二栓鎖端,該第一連接端係電性連接至該接地電
    -弟-開關,具有-第一端電性連接至該第一栓鎖 :二及-第二端係用以接收一第—外部位元,使得該 弟外部位7C係被栓鎖於該第一栓鎖端上·, 山第開關,具有一第一端電性連接至該第二检鎖 ::,以及-第二端係用以接收一第二外部位元,使得該 :;外部位元係被栓鎖於該第二栓鎖端上,其中該第二 外邛位凡係互補於該第一外部位元; 性連接至該第二金屬氧 ’以及_第二端電性連 一第三開闕,具有一第一端電 化物半導體電晶體之第二連接端 22 1286764 接至該第一開關之第二端,用以輸出該第一外部位元至 一條該第一位元線;以及 一第四開關,具有一第一端電性連接至該第一金屬氣 化物半導體電晶體之第二連接端,以及一第二端電性連 接至該第二開關之第;端,用以輸出該第二外部位元至 一條該第二位元線。 5、依申請專利範圍第4項之顯示裝置之記憶體結構,其中 該栓鎖器另包含: 、 \ 一第一反向器(inverter),具有一第一輸入端及一第 一輸出端; 一第二反向器(inverter),具有_第二輸入端電性 接至該第一反向器之第一輸出端,以形成該第一拾 端,以及一第二輸出端電性連接至該第一反向器之第 輸入端,以形成該第二栓鎖端。 6、依申請專利範圍第4項之_ 卜 ”、員不裝置之記憶體結構,其 母一检鎖單元另包含: 、 一第五開關,具有一第一# 兮第一 ^ 端笔性連接至該第一開關 該弟二開關之第二端,以及— ^ 一此· 弟一糕電性連接至該條 一位兀線;以及 你 一第六開關,具有一第一端 該第四開關之第二端,以及_ 二位元線。 电性連接至該第二開關與 弟二端電性連接至該條第 7 '依申請專利範圍第 6項之顯 不裝置之記憶體結構 ,其中 23 1286764 • 該第一開關、該第二開關.、該第三開關、談第四開關、 、該第五開關及該第六開關係由金屬氧化物半導體電晶 體(MOS )實現。 8、 依申請專利範圍第丨項之顯示裝置之記憶體結構,其中 該顯示裝置係為一行動電話之顯示裝置。 9、 依申請專利範圍第i項之顯示裝置之記憶體結構,其中 該顯示裝置係為一個人數位助理(pDA)之顯示裝置。 • 10、一種顯示裝置之記憶體結構,其包含:、\ 一記憶體陣列,具有複數個記憶胞,排列成複數個記 憶胞列及複數個記憶胞行; 複數條字線,各別連接至每一個記憶胞列上之每一記 憶胞,用以選擇性地開啟每一個記憶胞列上之每一記憶 胞; " 複數條第一位元線,各別連接每一個記憶胞行上之每 ▲ 一記憶胞; 一資料栓鎖電路,具有複數個栓鎖單元,用以儲存複 數個位元,每一栓鎖單元係經由每一第一位元線而各別 連接至母一個記憶胞行上之每一記憶胞;以及 衩數組控制開關’分別設置於每一該栓鎖單元與每一 該第一位元線間; 其中當該複數條字線中之一條開啟與其連接的一個 該記憶胞列上之每一記憶胞時,該資料栓鎖電路所儲^ 之母一位元係耩由該等控制開關各別之啟閉,選擇性地 24 1286764 憶胞列上之每 經由每一第一位元線而被傳送至該個記 一記憶胞。 11、依申請專利範圍第10垣 _ 弟 項之顯示裝置之記憶體結構,其 中該複數個栓鎖單元的數 歡目係相等於母一記憶胞列上 之記憶胞的數目。 1 2、依申請專利範圍第1 〇 一 ^ 項之顯不裝置之記憶體結構,另 包含: 複數條第二位元線,獨立於該複數條第\位元線,且 各別連接每一個記憶胞行上之每一記憶胞,其中盥每一 個記憶胞行連接的該第-位元線和該第二位元線係用 以傳送兩相互褚的位元; Μ其中該資料栓鎖電路所儲存之每—位元係經由每一 弟一位元線及每一第二位元線而被傳送至該個記憶胞 列上之每一記憶胞。 依申明專利la圍第12項之顯示裝置之記憶體結構,直 中每一栓鎖單元另包含: ’、 栓鎖益,具有一第一栓鎖端及一第二栓鎖端,用以 栓鎖兩互補的位元; 口第金屬氧化物半導體電晶體(MOS ),具有一閘 ^ 第連接端及一第二連接端,該閘極係電性連接 至該第一栓鎖端,該第一連接端係電性連接至一接地電 位; ,.具有一閘 第二金屬氧化物 25 1286764 务墙上 而一不―逆预峒,琢閛極係電.性連接 位;一全鎖端,該第-連接端係電性連接至該接地電 -弟-開關,具有-第一端電性連接至該第錯 :,以及-第二端係用以接收一第—外部位元,使J 弟一外部位元係被栓鎖於該第一栓鎖端上; 一 -第二開關’具有一第一端電性連接至該第二 ^以及-第二端係用以接收_第二外部货元,使得^ 弟一外部位元係被栓鎖於該第二栓鎖端上,其中該第二 外部位元係互補於該第一外部位元; 人一 :第三開關’具有一第一端電性連接至該第二 化物半導體電晶體之第二連接端,以及—第二端電性連 :至該第-開關之第二端,用以輪出該第一外部位元至 一條該第一位元線;以及 一第四開關,具有-第一端電性連接至該第一金屬氧 化物半導體電晶體之第二連接端,以及一第二端電性連 接至該第二開關之第二端,用以輪出該第二外部位元至 一條該第二位元線。 14、依申請專利範圍第13項之顯示震置之記憶體結構,其 中該栓鎖器另包含: 一第一反向器(inverter)’具有一第一輸入端及—第 一輸出端; 一第二反向器(invert-·),具有—第二輸入端電性連 接至該第一反向器之第一輸出端,卩形成該第一栓鎖 26 1286764 端,以及一第二輸出端電·性連接至該第一反向器之第一 輸入端,以形成該第二栓鎖端。 15、 依中請專利範圍第13項之顯^裝置之記憶體結構,复 中每一栓鎖單元另包含: ^ :第五開關’具有-第一端電性連接至該第一開關與 該第三開關之第二端,以及一第二端電性連接至該條第 一位元線;以及 ▲:第六開關,具有一第一端電性連接至象第二開關與 該第四開關之第二端,以及一第二端電性連接至該條第 二位元線。 16、 依申請專利範圍第15項之顯示裝置之記憶體結構,其 中該第一開關、該第二開關、該第三開關、該第四開關、 該第五開關及該第六開關係由金屬氧化物半導體電晶 體(MOS)實現。 电曰曰 17、 依申請專利範圍帛10項之顯示裝置之記憶體結構,其 中該顯不裝置係為一行動電話之顯示裝置。 18、 依申請專利範圍帛1〇項之顯示裝置之記憶體結構,其 中該顯不裝置係為一個人數位助理(pDA)之顯示裝置。 19、 -種記憶體寫入方法’應用於一顯示裝置之記憶體結 構中該顯示裝置之記憶體結構包含一記憶體陣列、複 數組控制開關及一資料栓鎖電路,該記憶體陣列具有複 數個記憶胞排列成複數個$憶胞列及#㈣記憶胞 行’該方法係包含下列步驟: 27 1286764 由該記憶體陣列中讀取複數個資料.,並將其寫入至該 資料栓鎖電路中; 更新寫入至該資料栓鎖電路中之資料;以及 由該資料拴鎖電路中讀取該更新後的資料,並藉由該 等控制開關各別之啟閉,選擇性地將其寫回該記憶體陣 列中。 20 '依申請專利範圍第i 9項之記憶體寫入方法,其中寫入 I 至該資料栓鎖電路中之資料係由一個該記^憶胞列的每 一記憶胞中讀取出。 21依申睛專利範圍第19項之記憶體寫入方法,其中該顯 示裝置係為一行動電話。 依申切專利範圍第19項之記憶體寫入方法,其中該顯 示裝置係為一個人數位助理(pda)。 23、一種記憶體寫入方法,應用於一顯示裝置之記憶體結 | 構中,該顯示裝置之記憶體結構包含一記憶體陣列、複 數組控制開關及一資料栓鎖電路,該記憶體陣列具有複 數個記憶胞排列成複數個記憶胞列及複數個記憶胞 行’該方法包含下列步騾: 由一外部電路讀取複數個位元,並將其寫入至該資料 栓鎖電路中;以及 #由該2料栓鎖電路巾讀取該被寫人的複數個位元,並 错由該等控制開Μ各別之啟閉,選擇性地將其寫入至一 個該記憶胞列上之記憶胞中。 28 •1286764 24 25 φ 26 、依申請專利範圍第23項之記憶體寫入方法,.另包含下 列步驟: 開啟(turnon)該個該記憶胞列上之每一記憶胞。 、依申請專利範圍第23項之記憶體寫入方法,其中由一 外部電路讀取複數個位元之步驟前另包含下列步驟·· 一由該個記憶胞列之每一記憶胞中讀取其所儲存的位 元’並將其寫入至該資料栓鎖電路中。 1依申請專利範圍第23項之記憶體寫入方含,其中該顯 不裝置係為一行動電話之顯示裝置。 ’依申請專利範圍第23項之記憶體寫入方法,其中該顯 不裝置係為一個人數位助理(PDA)之顯示裝置。 27
TW094101671A 2005-01-20 2005-01-20 Memory architecture of display device and memory writing method for the same TWI286764B (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW094101671A TWI286764B (en) 2005-01-20 2005-01-20 Memory architecture of display device and memory writing method for the same
US11/082,758 US7269077B2 (en) 2005-01-20 2005-03-18 Memory architecture of display device and memory writing method for the same
JP2005083121A JP2006202458A (ja) 2005-01-20 2005-03-23 表示装置のメモリ構造及びそれに用いるメモリ記録方法。
KR1020050024733A KR100712662B1 (ko) 2005-01-20 2005-03-25 영상표시장치의 메모리 구조 및 메모리 기록 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW094101671A TWI286764B (en) 2005-01-20 2005-01-20 Memory architecture of display device and memory writing method for the same

Publications (2)

Publication Number Publication Date
TW200627467A TW200627467A (en) 2006-08-01
TWI286764B true TWI286764B (en) 2007-09-11

Family

ID=36756351

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094101671A TWI286764B (en) 2005-01-20 2005-01-20 Memory architecture of display device and memory writing method for the same

Country Status (4)

Country Link
US (1) US7269077B2 (zh)
JP (1) JP2006202458A (zh)
KR (1) KR100712662B1 (zh)
TW (1) TWI286764B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5555973B2 (ja) * 2007-11-07 2014-07-23 セイコーエプソン株式会社 集積回路装置、電気光学装置および電子機器
US8854867B2 (en) 2011-04-13 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method of the memory device
JP5867091B2 (ja) * 2012-01-10 2016-02-24 株式会社ソシオネクスト 半導体記憶装置及びその書き込み方法
KR20130135017A (ko) 2012-05-31 2013-12-10 주식회사 엘지화학 단차를 갖는 전극 조립체 및 이를 포함하는 전지셀, 전지팩 및 디바이스

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244393A (ja) * 1987-03-30 1988-10-11 Nec Corp 並列入出力回路を有する記憶装置
US5309395A (en) * 1992-10-22 1994-05-03 At&T Bell Laboratories Synchronous static random access memory
JPH0798979A (ja) * 1993-09-29 1995-04-11 Toshiba Corp 半導体記憶装置
JP2937719B2 (ja) * 1993-12-10 1999-08-23 株式会社東芝 半導体記憶装置
JP2759108B2 (ja) * 1993-12-29 1998-05-28 カシオ計算機株式会社 液晶表示装置
KR19990065869A (ko) * 1998-01-17 1999-08-05 윤종용 전력 소모를 줄이기 위한 메모리 셀
JP3883687B2 (ja) * 1998-02-16 2007-02-21 株式会社ルネサステクノロジ 半導体装置、メモリカード及びデータ処理システム
US6157578A (en) * 1999-07-15 2000-12-05 Stmicroelectronics, Inc. Method and apparatus for accessing a memory device
US6728161B1 (en) * 2000-06-30 2004-04-27 Micron Technology, Inc. Zero latency-zero bus turnaround synchronous flash memory
JP4161511B2 (ja) * 2000-04-05 2008-10-08 ソニー株式会社 表示装置およびその駆動方法並びに携帯端末
DE10034255C2 (de) * 2000-07-14 2002-05-16 Infineon Technologies Ag Schaltungsanordnung zum Lesen und Schreiben von Information an einem Speicherzellenfeld
JP4132654B2 (ja) * 2000-12-18 2008-08-13 株式会社ルネサステクノロジ 表示制御装置および携帯用電子機器
JP3607197B2 (ja) * 2000-12-26 2005-01-05 シャープ株式会社 表示駆動装置および表示装置モジュール
US6756987B2 (en) * 2001-04-20 2004-06-29 Hewlett-Packard Development Company, L.P. Method and apparatus for interleaving read and write accesses to a frame buffer
US6560146B2 (en) * 2001-09-17 2003-05-06 Sandisk Corporation Dynamic column block selection
US7176864B2 (en) * 2001-09-28 2007-02-13 Sony Corporation Display memory, driver circuit, display, and cellular information apparatus
KR100454119B1 (ko) * 2001-10-24 2004-10-26 삼성전자주식회사 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들
KR100471167B1 (ko) * 2002-05-13 2005-03-08 삼성전자주식회사 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치
JP4388274B2 (ja) * 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
JP4066357B2 (ja) * 2003-06-24 2008-03-26 松下電器産業株式会社 半導体記憶装置
JP3816907B2 (ja) * 2003-07-04 2006-08-30 Necエレクトロニクス株式会社 表示データの記憶装置
JP2005056452A (ja) * 2003-08-04 2005-03-03 Hitachi Ltd メモリ及び半導体装置

Also Published As

Publication number Publication date
JP2006202458A (ja) 2006-08-03
US7269077B2 (en) 2007-09-11
TW200627467A (en) 2006-08-01
US20060171191A1 (en) 2006-08-03
KR20060084771A (ko) 2006-07-25
KR100712662B1 (ko) 2007-05-02

Similar Documents

Publication Publication Date Title
TWI225255B (en) Thin film magnetic memory device
TWI295806B (en) Output circuit of sram
US5986932A (en) Non-volatile static random access memory and methods for using same
US8760912B2 (en) Eight transistor soft error robust storage cell
TWI286753B (en) Source side sensing scheme for virtual ground read of flash EPROM array with adjacent bit precharge
US20050174841A1 (en) Electronic memory with tri-level cell pair
US7630257B2 (en) Methods and systems for accessing memory
TWI225706B (en) Semiconductor memory device
CN100472645C (zh) 低功率损耗的感测放大器
US7613057B2 (en) Circuit and method for a sense amplifier
TW200305275A (en) Semiconductor memory device
US7570503B1 (en) Ternary content addressable memory (TCAM) cells with low signal line numbers
CN100419915C (zh) 非易失性半导体存储器件
TW201308339A (zh) 非揮發性靜態隨機存取記憶體裝置及其操作方法
TW200403676A (en) Semiconductor memory device storing ternary data signal
US20050002215A1 (en) Multiport semiconductor memory device capable of sufficiently steadily holding data and providing a sufficient write margin
TWI286764B (en) Memory architecture of display device and memory writing method for the same
US9928182B2 (en) Direct interface between SRAM and non-volatile memory providing space efficiency by matching pitch in both memories
US6339540B1 (en) Content-addressable memory for virtual ground flash architectures
TW200941497A (en) Memory system
CN1115100A (zh) 动态随机存取存储器
CN112053716B (zh) 一种基于dice抗单粒子双节点翻转的磁存储器读电路
JP3828847B2 (ja) 半導体記憶装置
KR20230002469A (ko) 비트라인을 이용한 기록 보조 방식
John Semiconductor memory circuits

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees