CN112053716B - 一种基于dice抗单粒子双节点翻转的磁存储器读电路 - Google Patents

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Abstract

本发明的一种基于DICE抗单粒子双节点翻转的磁存储器读电路，包括预充电电路模块的输入端连接预充电信号PRE；预充电电路的输出端与锁存电路模块的内部节点Q1、内部节点Q2、内部节点Q3、内部节点Q4、内部节点Q5和内部节点Q6相连接。锁存电路的输出端与读电路分离模块的输入端相连接。读电路分离模块的输出端与待读取数据信息的磁随机存储器存储单元的位线BL1、位线BL2、位线BL3、位线BL4、位线BL5和位线BL6相连接。输出电路模块的输入端与锁存电路模块的内部节点Q1、内部节点Q3和内部节点Q5相连接；输出电路模块的输出端OUT为本发明的输出端。本发明不仅可实现速度快、功耗低的数据信息读取功能，而且在数据信息读取过程中具有抗单粒子双节点翻转的能力。

Description

一种基于DICE抗单粒子双节点翻转的磁存储器读电路
技术领域
本发明涉及集成电路抗辐射加固与非易失存储交叉技术领域，具体涉及一种基于DICE抗单粒子双节点翻转的磁存储器读电路。
背景技术
磁随机访问存储器(Magnetic Random Access Memory，MRAM)因具有非易失、低功耗、快速访问、固有的抗辐照等特性，在未来航空航天领域具有巨大的应用潜力。MRAM主要由存储单元阵列和外围读写电路构成。作为MRAM的存储单元，磁隧道结(Magnetic TunnelJunction,MTJ)主要由两个铁磁层和一个夹在中间的隧穿势垒层组成的。其中一个铁磁层的磁化方向是固定的，被称作固定层；而另外一个铁磁层的磁化方向是可变的，被称作自由层。根据自由层和固定层的相对磁化方向，MTJ可呈现出两种不同的阻态：当两者的磁化方向相同时，MTJ呈现低阻态(Low Resistance,RL)；反之，MTJ呈现高阻态(High Resistance,RH)。由于MTJ采用磁化方向，而不是电子电荷，来存储数据信息，因此其本身具有天然抗辐射性。而MRAM的外围读写电路是基于传统半导体技术构成的，易受到高能辐射粒子的影响。在MRAM产品中，差分信号读取电路因具有高速、高可靠、低功耗等特性而被广泛使用。然而，当差分信号读取电路的敏感节点被一个能量足够大的辐射粒子撞击时，该节点的逻辑电平会发生翻转，从而导致数据信息读取错误，该现象被称作单粒子翻转。而且随着半导体工艺节点的不断微缩，高能粒子撞击甚至可能会造成两个敏感节点的逻辑电平同时翻转，严重影响差分信号读取电路读取数据信息的可靠性。因此，如何设计具有抗单粒子双节点翻转能力的差分信号读取电路是MRAM未来应用于航空航天领域面临的主要挑战之一。则本发明要解决的技术问题是如何设计具有抗单粒子双节点翻转能力的MRAM差分信号读取电路。
发明内容
针对上述提到的差分信号读取电路由于发生双节点翻转而导致数据读取不可靠的问题，现有的抗单粒子翻转的技术方案无法解决，故本发明的目的是提出一种基于DICE抗单粒子双节点翻转的磁存储器读电路，解决上述弊端，提高MRAM的抗辐射能力。
为实现上述目的，本发明采用了以下技术方案：
一种基于DICE抗单粒子双节点翻转的磁存储器读电路，包括预充电电路模块、锁存电路模块、读电路分离模块和输出电路模块。
所述的预充电电路模块的输入端连接预充电信号PRE；所述的预充电电路模块的输出端与所述的锁存电路模块的内部节点Q1、内部节点Q2、内部节点Q3、内部节点Q4、内部节点Q5和内部节点Q6相连接。
所述的锁存电路模块的输出端与所述的读电路分离模块的输入端相连接。
所述的读电路分离模块的输出端与待读取数据信息的磁随机存储器存储单元的位线BL1、位线BL2、位线BL3、位线BL4、位线BL5和位线BL6相连接。
所述的输出电路模块的输入端与所述的锁存电路模块的内部节点Q1、内部节点Q3和内部节点Q5相连接；所述的输出电路模块的输出端OUT为本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路的输出端。
进一步的，所述的预充电电路模块包括6个PMOS晶体管；6个PMOS晶体管分别定义为P1至P6；晶体管P1的源极、晶体管P2的源极、晶体管P3的源极、晶体管P4的源极、晶体管P5的源极和晶体管P6的源极均连接供电电源VDD；晶体管P1的栅极、晶体管P2的栅极、晶体管P3的栅极、晶体管P4的栅极、晶体管P5的栅极和晶体管P6的栅极均连接预充电信号PRE；晶体管P1的漏极与所述的锁存电路模块的内部节点Q1相连接；晶体管P2的漏极与所述的锁存电路模块的内部节点Q2相连接；晶体管P3的漏极与所述的锁存电路模块的内部节点Q3相连接；晶体管P4的漏极与所述的锁存电路模块的内部节点Q4相连接；晶体管P5的漏极与所述的锁存电路模块的内部节点Q5相连接；晶体管P6的漏极与所述的锁存电路模块的内部节点Q6相连接。
进一步的，所述的锁存电路模块包括6个PMOS晶体管和6个NMOS晶体管；6个PMOS晶体管分别定义为P7至P12；6个NMOS晶体管分别定义为N1至N6；晶体管P7的源极、晶体管P8的源极、晶体管P9的源极、晶体管P10的源极、晶体管P11的源极和晶体管P12的源极均连接供电电源VDD；晶体管P7的漏极与晶体管P8的栅极、晶体管N6的栅极和晶体管N1的漏极相连接，连接点为所述的锁存电路模块的内部节点Q1；晶体管P8的漏极与晶体管P9的栅极、晶体管N1的栅极和晶体管N2的漏极相连接，连接点为所述的锁存电路模块的内部节点Q2；晶体管P9的漏极与晶体管P10的栅极、晶体管N2的栅极和晶体管N3的漏极相连接，连接点为所述的锁存电路模块的内部节点Q3；晶体管P10的漏极与晶体管P11的栅极、晶体管N3的栅极和晶体管N4的漏极相连接，连接点为所述的锁存电路模块的内部节点Q4；晶体管P11的漏极与晶体管P12的栅极、晶体管N4的栅极和晶体管N5的漏极相连接，连接点为所述的锁存电路模块的内部节点Q5；晶体管P12的漏极与晶体管P7的栅极、晶体管N5的栅极和晶体管N6的漏极相连接，连接点为所述的锁存电路模块的内部节点Q6；晶体管N1的源极与所述的锁存电路模块的输出端A相连接；晶体管N2的源极与所述的锁存电路模块的输出端B相连接；晶体管N3的源极与所述的锁存电路模块的输出端C相连接；晶体管N4的源极与所述的锁存电路模块的输出端D相连接；晶体管N5的源极与所述的锁存电路模块的输出端E相连接；晶体管N6的源极与所述的锁存电路模块的输出端F相连接。
进一步的，所述的读电路分离模块包括6个NMOS晶体管；6个NMOS晶体管分别定义为N7至N12；晶体管N7的漏极与所述的锁存电路模块的输出端A相连接；晶体管N8的漏极与所述的锁存电路模块的输出端B相连接；晶体管N9的漏极与所述的锁存电路模块的输出端C相连接；晶体管N10的漏极与所述的锁存电路模块的输出端D相连接；晶体管N11的漏极与所述的锁存电路模块的输出端E相连接；晶体管N12的漏极与所述的锁存电路模块的输出端F相连接；晶体管N7的栅极、晶体管N8的栅极、晶体管N9的栅极、晶体管N10的栅极、晶体管N11的栅极和晶体管N12的栅极均连接读使能信号RE；晶体管N7的源极与待读取数据信息的磁随机存储器存储单元的位线BL1相连接；晶体管N8的源极与待读取数据信息的磁随机存储器存储单元的位线BL2相连接；晶体管N9的源极与待读取数据信息的磁随机存储器存储单元的位线BL3相连接；晶体管N10的源极与待读取数据信息的磁随机存储器存储单元的位线BL4相连接；晶体管N11的源极与待读取数据信息的磁随机存储器存储单元的位线BL5相连接；晶体管N12的源极与待读取数据信息的磁随机存储器存储单元的位线BL6相连接。
进一步的，所述的输出电路模块包括3个PMOS晶体管和3个NMOS晶体管；3个PMOS晶体管分别定义为P13至P15；3个NMOS晶体管分别定义为N13至N15；晶体管P13的源极连接供电电源VDD；晶体管P13的漏极与晶体管P14的源极相连接；晶体管P14的漏极与晶体管P15的源极相连接；晶体管P15的漏极与晶体管N13的漏极相连接，连接点为所述的输出电路模块的输出端OUT；晶体管N13的源极与晶体管N14的漏极相连接；晶体管N14的源极与晶体管N15的漏极相连接；晶体管N15的源极连接接地电压GND；晶体管P13的栅极和晶体管N15的栅极均与所述的锁存电路模块的内部节点Q1相连接；晶体管P14的栅极和晶体管N14的栅极均与所述的锁存电路模块的内部节点Q3相连接；晶体管P15的栅极和晶体管N13的栅极均与所述的锁存电路模块的内部节点Q5相连接。
进一步的，所述的待读取数据信息的磁随机存储器存储单元包括6个磁隧道结(Magnetic Tunnel Junction,MTJ)和6个NMOS晶体管；6个MTJ分别定义为MTJ1和MTJ6；6个NMOS晶体管分别定义为N16和N21；MTJ1的自由层与所述的待读取数据信息的磁随机存储器存储单元的位线BL1相连接；MTJ2的自由层与所述的待读取数据信息的磁随机存储器存储单元的位线BL2相连接；MTJ3的自由层与所述的待读取数据信息的磁随机存储器存储单元的位线BL3相连接；MTJ4的自由层与所述的待读取数据信息的磁随机存储器存储单元的位线BL4相连接；MTJ5的自由层与所述的待读取数据信息的磁随机存储器存储单元的位线BL5相连接；MTJ6的自由层与所述的待读取数据信息的磁随机存储器存储单元的位线BL6相连接；MTJ1的固定层与晶体管N16的漏极相连接；MTJ2的固定层与晶体管N17的漏极相连接；MTJ3的固定层与晶体管N18的漏极相连接；MTJ4的固定层与晶体管N19的漏极相连接；MTJ5的固定层与晶体管N20的漏极相连接；MTJ6的固定层与晶体管N21的漏极相连接；晶体管N16的栅极、晶体管N17的栅极、晶体管N18的栅极、晶体管N19的栅极、晶体管N20的栅极和晶体管N21的栅极均与字线WL相连接；晶体管N16的源极、晶体管N17的源极、晶体管N18的源极、晶体管N19的源极、晶体管N20的源极和晶体管N21的源极均与源极线SL相连接；所述的待读取数据信息的磁随机存储器存储单元利用3对处于互补阻态的MTJ来存储1比特数据信息：当MTJ1、MTJ3和MTJ5的阻态为RL且MTJ2、MTJ4和MTJ6的阻态为RH时，所述的待读取数据信息的磁随机存储器存储单元存储的数据信息为“1”；当MTJ1、MTJ3和MTJ5的阻态为RH且MTJ2、MTJ4和MTJ6的阻态为RL时，所述的待读取数据信息的磁随机存储器存储单元存储的数据信息为“0”。
本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路的工作分为两个阶段：一个是预充电阶段；一个是数据信息读取阶段。在这两个阶段中，所述的待读取数据信息的磁随机存储器存储单元的字线WL的逻辑电平为“1”、源极线SL的逻辑电平为“0”。
当本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路工作在预充电阶段时，预充电信号PRE和读使能信号RE的逻辑电平均为“0”，所述的预充电电路模块中的晶体管P1、晶体管P2、晶体管P3、晶体管P4、晶体管P5和晶体管P6均处于导通状态，所述的读电路分离模块中的晶体管N7、晶体管N8、晶体管N9、晶体管N10、晶体管N11和晶体管N12均处于关断状态，所述的锁存电路模块的内部节点Q1、内部节点Q2、内部节点Q3、内部节点Q4、内部节点Q5和内部节点Q6的电压均被预充电到供电电压VDD。
当本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路工作在数据信息读取阶段时，预充电信号PRE和读使能信号RE的逻辑电平均为“1”，所述的预充电电路模块中的晶体管P1、晶体管P2、晶体管P3、晶体管P4、晶体管P5和晶体管P6均处于关断状态，所述的读电路分离模块中的晶体管N7、晶体管N8、晶体管N9、晶体管N10、晶体管N11和晶体管N12均处于导通状态，所述的锁存电路模块的内部节点Q1、内部节点Q2、内部节点Q3、内部节点Q4、内部节点Q5和内部节点Q6的电压取决于与所述的锁存电路模块的输出端A、输出端B、输出端C、输出端D、输出端E和输出端F分别相连接的所述的待读取数据信息的磁随机存储器存储单元中的MTJ1和MTJ2之间、MTJ3和MTJ4之间及MTJ5和MTJ6之间的电阻差；若与所述的锁存电路模块的输出端A、输出端C和输出端E分别相连接的所述的待读取数据信息的磁随机存储器存储单元中的MTJ1、MTJ3和MTJ5的电阻值分别大于与所述的锁存电路模块的输出端B、输出端D和输出端F分别相连接的所述的待读取数据信息的磁随机存储器存储单元中的MTJ2、MTJ4和MTJ6的电阻值，则所述的锁存电路模块的内部节点Q2、内部节点Q4和内部节点Q6的逻辑电平均为“0”，所述的锁存电路模块的内部节点Q1、内部节点Q3和内部节点Q5的逻辑电平均为“1”，所述的输出电路模块的输出端OUT的逻辑电平为“0”，即本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路读出的数据信息为“0”；若与所述的锁存电路模块的输出端A、输出端C和输出端E分别相连接的所述的待读取数据信息的磁随机存储器存储单元中的MTJ1、MTJ3和MTJ5的电阻值分别小于与所述的锁存电路模块的输出端B、输出端D和输出端F分别相连接的所述的待读取数据信息的磁随机存储器存储单元中的MTJ2、MTJ4和MTJ6的电阻值，则所述的锁存电路模块的内部节点Q2、内部节点Q4和内部节点Q6的逻辑电平均为“1”，所述的锁存电路模块的内部节点Q1、内部节点Q3和内部节点Q5的逻辑电平均为“0”，所述的输出电路模块的输出端OUT的逻辑电平为“1”，即本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路读出的数据信息为“1”。
当本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路工作在数据信息读取阶段时，若所述锁存电路模块的内部节点Q1、内部节点Q3和内部节点Q5的逻辑电平为“1”，所述的锁存电路模块的内部节点Q2、内部节点Q4和内部节点Q6的逻辑电平为“0”，所述的输出电路模块的输出端OUT的逻辑电平为“0”，则所述的锁存电路模块中的晶体管P8的漏极、晶体管P10的漏极、晶体管P12的漏极、晶体管N1的漏极、晶体管N3的漏极、晶体管N5的漏极和所述的输出电路模块中的晶体管P15的漏极均处于反偏状态，所述的锁存电路模块的内部节点Q1、内部节点Q2、内部节点Q3、内部节点Q4、内部节点Q5、内部节点Q6和所述的输出电路模块的输出端OUT均为辐射敏感节点；由于本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路具有对称性，因此接下来将分析这种情况下所述的锁存电路模块的内部节点Q1和内部节点Q3同时受离子辐射翻转后的恢复过程、内部节点Q2和内部节点Q4同时受离子辐射翻转后的恢复过程、内部节点Q1和内部节点Q2同时受离子辐射翻转后的恢复过程、内部节点Q1和所述的输出电路模块的输出端OUT同时受离子辐射翻转后的恢复过程、内部节点Q2和所述的输出电路模块的输出端OUT同时受离子辐射翻转后的恢复过程来说明本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路的抗单粒子双节点翻转的能力，具体如下：
(1)当所述的锁存电路模块中的晶体管N1的漏极和晶体管N3的漏极同时受到高能粒子撞击时，所述的锁存电路模块的内部节点Q1和内部节点Q3的逻辑电平均被拉低，发生翻转，逻辑电平均变为“0”，从而导致所述的锁存电路模块中的晶体管N6和晶体管N2关断、晶体管P8和晶体管P10导通；所述的锁存电路模块中的晶体管P8导通、晶体管N2关断后，所述的锁存电路模块的内部节点Q2的逻辑电平被拉高，逻辑电平变为“1”；所述的锁存电路模块中的晶体管P10导通后，所述的锁存电路模块的内部节点Q4的逻辑电平被拉高，逻辑电平变为“1”；所述的锁存电路模块中的晶体管N6关断后，所述的锁存电路模块的内部节点Q6处于高阻状态，保持逻辑电平为“0”不变，从而导致所述的锁存电路模块中的晶体管N5保持关断状态不变，所述的锁存电路模块的内部节点Q5保持逻辑电平为“1”不变；由于所述的锁存电路模块的内部节点Q6保持逻辑电平为“0”不变，使得所述的锁存电路模块中的晶体管P7导通，从而逐渐对所述的锁存电路模块的内部节点Q1充电，并最终恢复到原有的逻辑电平“1”；整个过程中所述的锁存电路模块的内部节点Q5保持逻辑电平为“1”不变，从而导致所述的输出电路模块中的晶体管P15保持关断状态不变，使得所述的输出电路模块的输出端OUT保持逻辑电平为“0”不变。
(2)当所述的锁存电路模块中的晶体管P8的漏极和晶体管P10的漏极同时受到高能粒子撞击时，所述的锁存电路模块的内部节点Q2和内部节点Q4的逻辑电平均被拉高，发生翻转，逻辑电平均变为“1”，从而导致所述的锁存电路模块中的晶体管P9和晶体管P11关断、晶体管N1和晶体管N3导通；所述的锁存电路模块中的晶体管N3导通、晶体管P9关断后，所述的锁存电路模块的内部节点Q3的逻辑电平被拉低，逻辑电平变为“0”；所述的锁存电路模块中的晶体管P11关断后，所述的锁存电路模块的内部节点Q5处于高阻状态，保持逻辑电平为“1”不变，从而导致所述的锁存电路模块的内部节点Q6和内部节点Q1保持逻辑电平不变；整个过程中所述的锁存电路模块的内部节点Q5保持逻辑电平为“1”不变，从而导致所述的输出电路模块中的晶体管P15保持关断状态不变，使得所述的输出电路模块的输出端OUT保持逻辑电平为“0”不变。
(3)当所述的锁存电路模块中的晶体管N1的漏极和晶体管P8的漏极受到高能粒子撞击时，所述的锁存电路模块的内部节点Q1和内部节点Q2的逻辑电平分别被拉低和拉高，发生翻转，逻辑电平分别变为“0”和“1”，从而导致所述的锁存电路模块中的晶体管N6和晶体管P9关断、晶体管P8和晶体管N1导通；所述的锁存电路模块中的晶体管P9关断后，所述的锁存电路模块的内部节点Q3处于高阻状态，保持逻辑电平为“1”不变，从而导致所述的锁存电路模块中的晶体管P10保持关断状态不变，所述的锁存电路模块的内部节点Q4保持逻辑电平为“0”不变；所述的锁存电路模块中的晶体管N6关断后，所述的锁存电路模块的内部节点Q6处于高阻状态，保持逻辑电平为“0”不变，从而导致所述的锁存电路模块中的晶体管N5保持关断状态不变，所述的锁存电路模块的内部节点Q5保持逻辑电平为“1”不变；由于所述的锁存电路模块的内部节点Q3和内部节点Q6分别保持逻辑电平为“1”和“0”不变，使得所述的锁存电路模块中的晶体管N2和晶体管P7导通，从而逐渐对所述的锁存电路模块的内部节点Q2放电和内部节点Q1充电，最终所述的锁存电路模块的内部节点Q2和内部节点Q1分别恢复到原有的逻辑电平“0”和“1”；整个过程中所述的锁存电路模块的内部节点Q5保持逻辑电平为“1”不变，从而导致所述的输出电路模块中的晶体管P15保持关断状态不变，使得所述的输出电路模块的输出端OUT保持逻辑电平为“0”不变。
(4)当所述的锁存电路模块中的晶体管N1的漏极和所述的输出电路模块中的晶体管P15的漏极受到高能粒子撞击时，所述的锁存电路模块的内部节点Q1和所述的输出电路模块的输出端OUT的逻辑电平分别被拉低和拉高，发生翻转，逻辑电平分别变为“0”和“1”，从而导致所述的锁存电路模块中的晶体管N6关断、晶体管P8导通，所述的输出电路模块中的晶体管N15关断；所述的锁存电路模块中的晶体管P8导通后，所述的锁存电路模块的内部节点Q2的逻辑电平被拉高，逻辑电平变为“1”；所述的锁存电路模块中的晶体管N6关断后，所述的锁存电路模块的内部节点Q6处于高阻状态，保持逻辑电平为“0”不变，从而导致所述的锁存电路模块的内部节点Q5、内部节点Q4和内部节点Q3保持逻辑电平不变；由于所述的锁存电路模块的内部节点Q3和内部节点Q6分别保持逻辑电平为“1”和“0”不变，使得所述的锁存电路模块中的晶体管N2和晶体管P7导通，从而逐渐对所述的锁存电路模块的内部节点Q2放电和内部节点Q1充电，最终所述的锁存电路模块的内部节点Q2和内部节点Q1分别恢复到原有的逻辑电平“0”和“1”；随后，由于所述的锁存电路模块的内部节点Q1恢复到原有的逻辑电平“1”，使得所述的输出电路模块中的晶体管N15导通，逐渐对所述的输出电路模块的输出端OUT放电，并最终恢复到原有的逻辑电平“0”。
(5)当所述的锁存电路模块中的晶体管P8的漏极和所述的输出电路模块中的晶体管P15的漏极受到高能粒子撞击时，所述的锁存电路模块的内部节点Q2和所述的输出电路模块的输出端OUT的逻辑电平均被拉高，发生翻转，逻辑电平均变为“1”，从而导致所述的锁存电路模块中的晶体管P9关断、晶体管N1导通；所述的锁存电路模块中的晶体管P9关断后，所述的锁存电路模块的内部节点Q3处于高阻状态，保持逻辑电平为“1”不变，从而导致所述的锁存电路模块的内部节点Q4、内部节点Q5、内部节点Q6和内部节点Q1保持逻辑电平不变；由于所述的锁存电路模块的内部节点Q3和内部节点Q1均保持逻辑电平为“1”不变，使得所述的锁存电路模块中的晶体管N2导通、晶体管P8关断，从而逐渐对所述的锁存电路模块的内部节点Q2放电，并最终恢复到原有的逻辑电平“0”；整个过程中所述的锁存电路模块的内部节点Q1、内部节点Q3和内部节点Q5保持逻辑电平为“1”不变，使得所述的输出电路模块中的晶体管P13、晶体管P14和晶体管P15关断，晶体管N13、晶体管N14和晶体管N15导通，从而逐渐对所述的输出电路模块的输出端OUT放电，并最终恢复到原有的逻辑电平“0”。
当本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路工作在数据信息读取阶段时，若所述锁存电路模块的内部节点Q1、内部节点Q3和内部节点Q5的逻辑电平为“0”，所述的锁存电路模块的内部节点Q2、内部节点Q4和内部节点Q6的逻辑电平为“1”，所述的输出电路模块的输出端OUT的逻辑电平为“1”，则所述的锁存电路模块中的晶体管N2的漏极、晶体管N4的漏极、晶体管N6的漏极、晶体管P7的漏极、晶体管P9的漏极、晶体管P11的漏极和所述的输出电路模块中的晶体管N13的漏极均处于反偏状态，所述的锁存电路模块的内部节点Q1、内部节点Q2、内部节点Q3、内部节点Q4、内部节点Q5、内部节点Q6和所述的输出电路模块的输出端OUT均为辐射敏感节点；由于本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路具有对称性，因此接下来将分析这种情况下所述的锁存电路模块的内部节点Q1和内部节点Q3同时受离子辐射翻转后的恢复过程、内部节点Q2和内部节点Q4同时受离子辐射翻转后的恢复过程、内部节点Q1和内部节点Q2同时受离子辐射翻转后的恢复过程、内部节点Q1和所述的输出电路模块的输出端OUT同时受离子辐射翻转后的恢复过程、内部节点Q2和所述的输出电路模块的输出端OUT同时受离子辐射翻转后的恢复过程来说明本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路的抗单粒子双节点翻转的能力，具体如下：
(1)当所述的锁存电路模块中的晶体管P7的漏极和晶体管P9的漏极同时受到高能粒子撞击时，所述的锁存电路模块的内部节点Q1和内部节点Q3的逻辑电平均被拉高，发生翻转，逻辑电平均变为“1”，从而导致所述的锁存电路模块中的晶体管P8和晶体管P10关断、晶体管N6和晶体管N2导通；所述的锁存电路模块中的晶体管N2导通、晶体管P8关断后，所述的锁存电路模块的内部节点Q2的逻辑电平被拉低，逻辑电平变为“0”；所述的锁存电路模块中的晶体管P10关断后，所述的锁存电路模块的内部节点Q4处于高阻状态，保持逻辑电平为“1”不变，从而导致所述的锁存电路模块的内部节点Q5和内部节点Q6保持逻辑电平不变；整个过程中所述的锁存电路模块的内部节点Q5保持逻辑电平为“0”不变，从而导致所述的输出电路模块中的晶体管N13保持关断状态不变，使得所述的输出电路模块的输出端OUT保持逻辑电平为“1”不变。
(2)当所述的锁存电路模块中的晶体管N2的漏极和晶体管N4的漏极同时受到高能粒子撞击时，所述的锁存电路模块的内部节点Q2和内部节点Q4的逻辑电平均被拉低，发生翻转，逻辑电平均变为“0”，从而导致所述的锁存电路模块中的晶体管N1和晶体管N3关断、晶体管P9和晶体管P11导通；所述的锁存电路模块中的晶体管P9导通、晶体管N3关断后，所述的锁存电路模块的内部节点Q3的逻辑电平被拉高，逻辑电平变为“1”；所述的锁存电路模块中的晶体管P11导通后，所述的锁存电路模块的内部节点Q5的逻辑电平被拉高，逻辑电平变为“1”；所述的锁存电路模块中的晶体管N1关断后，所述的锁存电路模块的内部节点Q1处于高阻状态，保持逻辑电平为“0”不变，从而导致所述的锁存电路模块中的晶体管N6保持关断状态不变，所述的锁存电路模块的内部节点Q6保持逻辑电平为“1”不变；由于所述的锁存电路模块的内部节点Q1保持逻辑电平为“0”不变，使得所述的锁存电路模块中的晶体管P8导通，从而逐渐对所述的锁存电路模块的内部节点Q2充电，并最终恢复到原有的逻辑电平“1”；整个过程中所述的锁存电路模块的内部节点Q1保持逻辑电平为“0”不变，从而导致所述的输出电路模块中的晶体管N14保持关断状态不变，使得所述的输出电路模块的输出端OUT保持逻辑电平为“1”不变。
(3)当所述的锁存电路模块中的晶体管P7的漏极和晶体管N2的漏极受到高能粒子撞击时，所述的锁存电路模块的内部节点Q1和内部节点Q2的逻辑电平分别被拉高和拉低，发生翻转，逻辑电平分别变为“1”和“0”，从而导致所述的锁存电路模块中的晶体管P8和晶体管N1关断、晶体管N6和晶体管P9导通；所述的锁存电路模块中的晶体管P9导通后，所述的锁存电路模块的内部节点Q3的逻辑电平被拉高，逻辑电平变为“1”；由于所述的锁存电路模块的内部节点Q3的逻辑电平变为“1”，使得所述的锁存电路模块中的晶体管P10关断，因此所述的锁存电路模块的内部节点Q4处于高阻状态，保持逻辑电平为“1”不变，从而导致所述的锁存电路模块的内部节点Q5和内部节点Q6保持逻辑电平不变；整个过程中所述的锁存电路模块的内部节点Q5保持逻辑电平为“0”不变，从而导致所述的输出电路模块中的晶体管N13保持关断状态不变，使得所述的输出电路模块的输出端OUT保持逻辑电平为“1”不变。
(4)当所述的锁存电路模块中的晶体管P7的漏极和所述的输出电路模块中的晶体管N13的漏极受到高能粒子撞击时，所述的锁存电路模块的内部节点Q1和所述的输出电路模块的输出端OUT的逻辑电平分别被拉高和拉低，发生翻转，逻辑电平分别变为“1”和“0”，从而导致所述的锁存电路模块中的晶体管P8关断、晶体管N6导通，所述的输出电路模块中的晶体管P13关断；所述的锁存电路模块中的晶体管P8关断后，所述的锁存电路模块的内部节点Q2处于高阻状态，保持逻辑电平为“1”不变，从而导致所述的锁存电路模块的内部节点Q3、内部节点Q4、内部节点Q5和内部节点Q6保持逻辑电平不变；由于所述的锁存电路模块的内部节点Q2和内部节点Q6均保持逻辑电平为“1”不变，使得所述的锁存电路模块中的晶体管N11导通、晶体管P7关断，从而逐渐对所述的锁存电路模块的内部节点Q1放电，并最终恢复到原有的逻辑电平“0”；随后，由于所述的锁存电路模块的内部节点Q1恢复到原有的逻辑电平“0”，使得所述的输出电路模块中的晶体管P13导通，逐渐对所述的输出电路模块的输出端OUT充电，并最终恢复到原有的逻辑电平“1”。
(5)当所述的锁存电路模块中的晶体管N2的漏极和晶体管N13的漏极受到高能粒子撞击时，所述的锁存电路模块的内部节点Q2和所述的输出电路模块的输出端OUT的逻辑电平均被拉低，发生翻转，逻辑电平均变为“0”，从而导致所述的锁存电路模块中的晶体管N1关断、晶体管P9导通；所述的锁存电路模块中的晶体管P9导通后，所述的锁存电路模块的内部节点Q3的逻辑电平被拉高，逻辑电平变为“1”，从而导致所述的输出电路模块中的晶体管P14关断；所述的锁存电路模块中的晶体管N1关断后，所述的锁存电路模块的内部节点Q1处于高阻状态，保持逻辑电平为“0”不变，从而导致所述的锁存电路模块的内部节点Q6、内部节点Q5和内部节点Q4保持逻辑电平不变；由于所述的锁存电路模块的内部节点Q4和内部节点Q1分别保持逻辑电平为“1”和“0”不变，使得所述的锁存电路模块中的晶体管N3和晶体管P8导通，从而逐渐对所述的锁存电路模块的内部节点Q3放电和内部节点Q2充电，最终所述的锁存电路模块的内部节点Q3和内部节点Q2分别恢复到原有的逻辑电平“0”和“1”；随后，由于所述的锁存电路模块的内部节点Q3恢复到原有的逻辑电平“0”，使得所述的输出电路模块中的晶体管P14导通，逐渐对所述的输出电路模块的输出端OUT充电，最终恢复到原有的逻辑电平“1”。
由上述技术方案可知，本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路，不仅可实现速度快、功耗低的数据信息读取功能，而且在数据信息读取过程中具有抗单粒子双节点翻转的能力。此外，本发明可用成本低、设计周期短的商用CMOS工艺实现，而不需要成本高、设计周期长的复杂专用抗辐射工艺。
与现有技术相比，本发明具备以下有益效果：
1.由于采用了所述的锁存电路模块和输出电路模块，当所述的锁存电路模块中的任意两个敏感节点同时受离子辐射翻转后，所述的输出电路模块中的输出端皆可保持逻辑电平不变，从而可实现抗单粒子双节点翻转功能；
2.由于采用了所述的锁存电路模块和输出电路模块，当所述的锁存电路模块中的任意一个敏感节点和所述的输出电路模块中的输出端同时受离子辐射翻转后，所述的锁存电路模块中的敏感节点和所述的输出电路模块中的输出端皆可恢复到原来的逻辑电平，从而可实现抗单粒子双节点翻转功能；
3.本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路，不仅可实现速度快、功耗低的数据信息读取功能，而且在数据信息读取过程中具有抗单粒子双节点翻转的能力；
4.本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路可用成本低、设计周期短的商用CMOS工艺实现，而不需要成本高、设计周期长的复杂专用抗辐射工艺。
附图说明
图1为磁隧道结结构示意图；
图2为使用本发明差分信号读取电路的磁随机存储器存储单元结构示意图；
图3为本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路结构示意图。
图1到图3中参数定义为：
0本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路
1预充电电路模块
2锁存电路模块
3读电路分离模块
4输出电路模块
MTJ：表示磁隧道结，为Magnetic Tunnel Junction的简称；
RL：表示MTJ处于低阻态时的电阻值；
RH：表示MTJ处于高阻态时的电阻值；
BL：表示位线，为Bit-Line的简称；
WL：表示字线，为Word-Line的简称；
SL：表示源极线，为Source-Line的简称；
NMOS：表示N型金属氧化物半导体，为N-Mental-Oxide-Semiconductor的简称；
PMOS：表示P型金属氧化物半导体，为P-Mental-Oxide-Semiconductor的简称；
VDD：表示供电电压；
GND：表示接地电压；
PRE：表示预充电信号；
RE：表示读使能信号。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
本发明实施例一种基于DICE抗单粒子双节点翻转的磁存储器读电路，不仅可实现速度快、功耗低的数据信息读取功能，而且在数据信息读取过程中具有抗单粒子双节点翻转的能力。下面根据附图及具体实施案例，进一步说明本发明的实质性特点。
磁隧道结(Magnetic Tunnel Junction，MTJ)是由两个铁磁层和一个夹在中间的隧穿势垒层组成的，如图1所示；其中一个铁磁层的磁化方向是固定的，被称作固定层，而另外一个铁磁层的磁化方向是可变的，被称作自由层。根据自由层和固定层的相对磁化方向，MTJ可呈现出两种不同的阻态；即当两者的磁化方向平行时，MTJ呈现低阻态(LowResistance,RL)；当两者的磁化方向反平行时，MTJ呈现高阻态(High Resistance,RH)。
使用本发明实施例一种基于DICE抗单粒子双节点翻转的磁存储器读电路的磁随机存储器存储单元包括6个MTJ和6个NMOS晶体管，如图2所示；6个MTJ分别定义为MTJ1和MTJ6；6个NMOS晶体管分别定义为N16和N21；MTJ1的自由层、MTJ2的自由层、MTJ3的自由层、MTJ4的自由层、MTJ5的自由层和MTJ6的自由层分别与所述的磁随机存储器存储单元的位线BL1、位线BL2、位线BL3、位线BL4、位线BL5和位线BL6相连接；MTJ1的固定层、MTJ2的固定层、MTJ3的固定层、MTJ4的固定层、MTJ5的固定层和MTJ6的固定层分别与晶体管N16的漏极、晶体管N17的漏极、晶体管N18的漏极、晶体管N19的漏极、晶体管N20的漏极、晶体管N21的漏极相连接；晶体管N16的栅极、晶体管N17的栅极、晶体管N18的栅极、晶体管N19的栅极、晶体管N20的栅极和晶体管N21的栅极均与字线WL相连接；晶体管N16的源极、晶体管N17的源极、晶体管N18的源极、晶体管N19的源极、晶体管N20的源极和晶体管N21的源极均与源极线SL相连接；所述的磁随机存储器存储单元利用3对处于互补阻态的MTJ来存储1比特数据信息：当MTJ1、MTJ3和MTJ5的阻态为RL且MTJ2、MTJ4和MTJ6的阻态为RH时，所述的磁随机存储器存储单元存储的数据信息为“1”；当MTJ1、MTJ3和MTJ5的阻态为RH且MTJ2、MTJ4和MTJ6的阻态为RL时，所述的磁随机存储器存储单元存储的数据信息为“0”。
本发明实施例一种基于DICE抗单粒子双节点翻转的磁存储器读电路包括预充电电路模块、锁存电路模块、读电路分离模块和输出电路模块，如图3所示。
所述的预充电电路模块的输入端连接预充电信号PRE；所述的预充电电路模块的输出端与所述的锁存电路模块的内部节点Q1、内部节点Q2、内部节点Q3、内部节点Q4、内部节点Q5和内部节点Q6相连接。
所述的锁存电路模块的输出端与所述的读电路分离模块的输入端相连接。
所述的读电路分离模块的输出端与待读取数据信息的磁随机存储器存储单元的位线BL1、位线BL2、位线BL3、位线BL4、位线BL5和位线BL6相连接。
所述的输出电路模块的输入端与所述的锁存电路模块的内部节点Q1、内部节点Q3和内部节点Q5相连接；所述的输出电路模块的输出端OUT为本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路的输出端。
所述的预充电电路模块包括6个PMOS晶体管；6个PMOS晶体管分别定义为P1至P6；晶体管P1的源极、晶体管P2的源极、晶体管P3的源极、晶体管P4的源极、晶体管P5的源极和晶体管P6的源极均连接供电电源VDD；晶体管P1的栅极、晶体管P2的栅极、晶体管P3的栅极、晶体管P4的栅极、晶体管P5的栅极和晶体管P6的栅极均连接预充电信号PRE；晶体管P1的漏极与所述的锁存电路模块的内部节点Q1相连接；晶体管P2的漏极与所述的锁存电路模块的内部节点Q2相连接；晶体管P3的漏极与所述的锁存电路模块的内部节点Q3相连接；晶体管P4的漏极与所述的锁存电路模块的内部节点Q4相连接；晶体管P5的漏极与所述的锁存电路模块的内部节点Q5相连接；晶体管P6的漏极与所述的锁存电路模块的内部节点Q6相连接。
所述的锁存电路模块包括6个PMOS晶体管和6个NMOS晶体管；6个PMOS晶体管分别定义为P7至P12；6个NMOS晶体管分别定义为N1至N6；晶体管P7的源极、晶体管P8的源极、晶体管P9的源极、晶体管P10的源极、晶体管P11的源极和晶体管P12的源极均连接供电电源VDD；晶体管P7的漏极与晶体管P8的栅极、晶体管N6的栅极和晶体管N1的漏极相连接，连接点为所述的锁存电路模块的内部节点Q1；晶体管P8的漏极与晶体管P9的栅极、晶体管N1的栅极和晶体管N2的漏极相连接，连接点为所述的锁存电路模块的内部节点Q2；晶体管P9的漏极与晶体管P10的栅极、晶体管N2的栅极和晶体管N3的漏极相连接，连接点为所述的锁存电路模块的内部节点Q3；晶体管P10的漏极与晶体管P11的栅极、晶体管N3的栅极和晶体管N4的漏极相连接，连接点为所述的锁存电路模块的内部节点Q4；晶体管P11的漏极与晶体管P12的栅极、晶体管N4的栅极和晶体管N5的漏极相连接，连接点为所述的锁存电路模块的内部节点Q5；晶体管P12的漏极与晶体管P7的栅极、晶体管N5的栅极和晶体管N6的漏极相连接，连接点为所述的锁存电路模块的内部节点Q6；晶体管N1的源极与所述的锁存电路模块的输出端A相连接；晶体管N2的源极与所述的锁存电路模块的输出端B相连接；晶体管N3的源极与所述的锁存电路模块的输出端C相连接；晶体管N4的源极与所述的锁存电路模块的输出端D相连接；晶体管N5的源极与所述的锁存电路模块的输出端E相连接；晶体管N6的源极与所述的锁存电路模块的输出端F相连接。
所述的读电路分离模块包括6个NMOS晶体管；6个NMOS晶体管分别定义为N7至N12；晶体管N7的漏极与所述的锁存电路模块的输出端A相连接；晶体管N8的漏极与所述的锁存电路模块的输出端B相连接；晶体管N9的漏极与所述的锁存电路模块的输出端C相连接；晶体管N10的漏极与所述的锁存电路模块的输出端D相连接；晶体管N11的漏极与所述的锁存电路模块的输出端E相连接；晶体管N12的漏极与所述的锁存电路模块的输出端F相连接；晶体管N7的栅极、晶体管N8的栅极、晶体管N9的栅极、晶体管N10的栅极、晶体管N11的栅极和晶体管N12的栅极均连接读使能信号RE；晶体管N7的源极与待读取数据信息的磁随机存储器存储单元的位线BL1相连接；晶体管N8的源极与待读取数据信息的磁随机存储器存储单元的位线BL2相连接；晶体管N9的源极与待读取数据信息的磁随机存储器存储单元的位线BL3相连接；晶体管N10的源极与待读取数据信息的磁随机存储器存储单元的位线BL4相连接；晶体管N11的源极与待读取数据信息的磁随机存储器存储单元的位线BL5相连接；晶体管N12的源极与待读取数据信息的磁随机存储器存储单元的位线BL6相连接。
所述的输出电路模块包括3个PMOS晶体管和3个NMOS晶体管；3个PMOS晶体管分别定义为P13至P15；3个NMOS晶体管分别定义为N13至N15；晶体管P13的源极连接供电电源VDD；晶体管P13的漏极与晶体管P14的源极相连接；晶体管P14的漏极与晶体管P15的源极相连接；晶体管P15的漏极与晶体管N13的漏极相连接，连接点为所述的输出电路模块的输出端OUT；晶体管N13的源极与晶体管N14的漏极相连接；晶体管N14的源极与晶体管N15的漏极相连接；晶体管N15的源极连接接地电压GND；晶体管P13的栅极和晶体管N15的栅极均与所述的锁存电路模块的内部节点Q1相连接；晶体管P14的栅极和晶体管N14的栅极均与所述的锁存电路模块的内部节点Q3相连接；晶体管P15的栅极和晶体管N13的栅极均与所述的锁存电路模块的内部节点Q5相连接。
本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路的工作分为两个阶段：一个是预充电阶段；一个是数据信息读取阶段。在这两个阶段中，所述的待读取数据信息的磁随机存储器存储单元的字线WL的逻辑电平为“1”、源极线SL的逻辑电平为“0”。
当本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路工作在预充电阶段时，预充电信号PRE和读使能信号RE的逻辑电平均为“0”，所述的预充电电路模块中的晶体管P1、晶体管P2、晶体管P3、晶体管P4、晶体管P5和晶体管P6均处于导通状态，所述的读电路分离模块中的晶体管N7、晶体管N8、晶体管N9、晶体管N10、晶体管N11和晶体管N12均处于关断状态，所述的锁存电路模块的内部节点Q1、内部节点Q2、内部节点Q3、内部节点Q4、内部节点Q5和内部节点Q6的电压均被预充电到供电电压VDD。
当本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路工作在数据信息读取阶段时，预充电信号PRE和读使能信号RE的逻辑电平均为“1”，所述的预充电电路模块中的晶体管P1、晶体管P2、晶体管P3、晶体管P4、晶体管P5和晶体管P6均处于关断状态，所述的读电路分离模块中的晶体管N7、晶体管N8、晶体管N9、晶体管N10、晶体管N11和晶体管N12均处于导通状态，所述的锁存电路模块的内部节点Q1、内部节点Q2、内部节点Q3、内部节点Q4、内部节点Q5和内部节点Q6的电压取决于与所述的锁存电路模块的输出端A、输出端B、输出端C、输出端D、输出端E和输出端F分别相连接的所述的待读取数据信息的磁随机存储器存储单元中的MTJ1和MTJ2之间、MTJ3和MTJ4之间及MTJ5和MTJ6之间的电阻差；若与所述的锁存电路模块的输出端A、输出端C和输出端E分别相连接的所述的待读取数据信息的磁随机存储器存储单元中的MTJ1、MTJ3和MTJ5的电阻值分别大于与所述的锁存电路模块的输出端B、输出端D和输出端F分别相连接的所述的待读取数据信息的磁随机存储器存储单元中的MTJ2、MTJ4和MTJ6的电阻值，则所述的锁存电路模块的内部节点Q2、内部节点Q4和内部节点Q6的逻辑电平均为“0”，所述的锁存电路模块的内部节点Q1、内部节点Q3和内部节点Q5的逻辑电平均为“1”，所述的输出电路模块的输出端OUT的逻辑电平为“0”，即本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路读出的数据信息为“0”；若与所述的锁存电路模块的输出端A、输出端C和输出端E分别相连接的所述的待读取数据信息的磁随机存储器存储单元中的MTJ1、MTJ3和MTJ5的电阻值分别小于与所述的锁存电路模块的输出端B、输出端D和输出端F分别相连接的所述的待读取数据信息的磁随机存储器存储单元中的MTJ2、MTJ4和MTJ6的电阻值，则所述的锁存电路模块的内部节点Q2、内部节点Q4和内部节点Q6的逻辑电平均为“1”，所述的锁存电路模块的内部节点Q1、内部节点Q3和内部节点Q5的逻辑电平均为“0”，所述的输出电路模块的输出端OUT的逻辑电平为“1”，即本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路读出的数据信息为“1”。
具体的说：
当本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路工作在数据信息读取阶段时，若所述锁存电路模块的内部节点Q1、内部节点Q3和内部节点Q5的逻辑电平为“1”，所述的锁存电路模块的内部节点Q2、内部节点Q4和内部节点Q6的逻辑电平为“0”，所述的输出电路模块的输出端OUT的逻辑电平为“0”，则所述的锁存电路模块中的晶体管P8的漏极、晶体管P10的漏极、晶体管P12的漏极、晶体管N1的漏极、晶体管N3的漏极、晶体管N5的漏极和所述的输出电路模块中的晶体管P15的漏极均处于反偏状态，所述的锁存电路模块的内部节点Q1、内部节点Q2、内部节点Q3、内部节点Q4、内部节点Q5、内部节点Q6和所述的输出电路模块的输出端OUT均为辐射敏感节点；由于本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路具有对称性，因此接下来将分析这种情况下所述的锁存电路模块的内部节点Q1和内部节点Q3同时受离子辐射翻转后的恢复过程、内部节点Q2和内部节点Q4同时受离子辐射翻转后的恢复过程、内部节点Q1和内部节点Q2同时受离子辐射翻转后的恢复过程、内部节点Q1和所述的输出电路模块的输出端OUT同时受离子辐射翻转后的恢复过程、内部节点Q2和所述的输出电路模块的输出端OUT同时受离子辐射翻转后的恢复过程来说明本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路的抗单粒子双节点翻转的能力，具体如下：
(1)当所述的锁存电路模块中的晶体管N1的漏极和晶体管N3的漏极同时受到高能粒子撞击时，所述的锁存电路模块的内部节点Q1和内部节点Q3的逻辑电平均被拉低，发生翻转，逻辑电平均变为“0”，从而导致所述的锁存电路模块中的晶体管N6和晶体管N2关断、晶体管P8和晶体管P10导通；所述的锁存电路模块中的晶体管P8导通、晶体管N2关断后，所述的锁存电路模块的内部节点Q2的逻辑电平被拉高，逻辑电平变为“1”；所述的锁存电路模块中的晶体管P10导通后，所述的锁存电路模块的内部节点Q4的逻辑电平被拉高，逻辑电平变为“1”；所述的锁存电路模块中的晶体管N6关断后，所述的锁存电路模块的内部节点Q6处于高阻状态，保持逻辑电平为“0”不变，从而导致所述的锁存电路模块中的晶体管N5保持关断状态不变，所述的锁存电路模块的内部节点Q5保持逻辑电平为“1”不变；由于所述的锁存电路模块的内部节点Q6保持逻辑电平为“0”不变，使得所述的锁存电路模块中的晶体管P7导通，从而逐渐对所述的锁存电路模块的内部节点Q1充电，并最终恢复到原有的逻辑电平“1”；整个过程中所述的锁存电路模块的内部节点Q5保持逻辑电平为“1”不变，从而导致所述的输出电路模块中的晶体管P15保持关断状态不变，使得所述的输出电路模块的输出端OUT保持逻辑电平为“0”不变。
(2)当所述的锁存电路模块中的晶体管P8的漏极和晶体管P10的漏极同时受到高能粒子撞击时，所述的锁存电路模块的内部节点Q2和内部节点Q4的逻辑电平均被拉高，发生翻转，逻辑电平均变为“1”，从而导致所述的锁存电路模块中的晶体管P9和晶体管P11关断、晶体管N1和晶体管N3导通；所述的锁存电路模块中的晶体管N3导通、晶体管P9关断后，所述的锁存电路模块的内部节点Q3的逻辑电平被拉低，逻辑电平变为“0”；所述的锁存电路模块中的晶体管P11关断后，所述的锁存电路模块的内部节点Q5处于高阻状态，保持逻辑电平为“1”不变，从而导致所述的锁存电路模块的内部节点Q6和内部节点Q1保持逻辑电平不变；整个过程中所述的锁存电路模块的内部节点Q5保持逻辑电平为“1”不变，从而导致所述的输出电路模块中的晶体管P15保持关断状态不变，使得所述的输出电路模块的输出端OUT保持逻辑电平为“0”不变。
(3)当所述的锁存电路模块中的晶体管N1的漏极和晶体管P8的漏极受到高能粒子撞击时，所述的锁存电路模块的内部节点Q1和内部节点Q2的逻辑电平分别被拉低和拉高，发生翻转，逻辑电平分别变为“0”和“1”，从而导致所述的锁存电路模块中的晶体管N6和晶体管P9关断、晶体管P8和晶体管N1导通；所述的锁存电路模块中的晶体管P9关断后，所述的锁存电路模块的内部节点Q3处于高阻状态，保持逻辑电平为“1”不变，从而导致所述的锁存电路模块中的晶体管P10保持关断状态不变，所述的锁存电路模块的内部节点Q4保持逻辑电平为“0”不变；所述的锁存电路模块中的晶体管N6关断后，所述的锁存电路模块的内部节点Q6处于高阻状态，保持逻辑电平为“0”不变，从而导致所述的锁存电路模块中的晶体管N5保持关断状态不变，所述的锁存电路模块的内部节点Q5保持逻辑电平为“1”不变；由于所述的锁存电路模块的内部节点Q3和内部节点Q6分别保持逻辑电平为“1”和“0”不变，使得所述的锁存电路模块中的晶体管N2和晶体管P7导通，从而逐渐对所述的锁存电路模块的内部节点Q2放电和内部节点Q1充电，最终所述的锁存电路模块的内部节点Q2和内部节点Q1分别恢复到原有的逻辑电平“0”和“1”；整个过程中所述的锁存电路模块的内部节点Q5保持逻辑电平为“1”不变，从而导致所述的输出电路模块中的晶体管P15保持关断状态不变，使得所述的输出电路模块的输出端OUT保持逻辑电平为“0”不变。
(4)当所述的锁存电路模块中的晶体管N1的漏极和所述的输出电路模块中的晶体管P15的漏极受到高能粒子撞击时，所述的锁存电路模块的内部节点Q1和所述的输出电路模块的输出端OUT的逻辑电平分别被拉低和拉高，发生翻转，逻辑电平分别变为“0”和“1”，从而导致所述的锁存电路模块中的晶体管N6关断、晶体管P8导通，所述的输出电路模块中的晶体管N15关断；所述的锁存电路模块中的晶体管P8导通后，所述的锁存电路模块的内部节点Q2的逻辑电平被拉高，逻辑电平变为“1”；所述的锁存电路模块中的晶体管N6关断后，所述的锁存电路模块的内部节点Q6处于高阻状态，保持逻辑电平为“0”不变，从而导致所述的锁存电路模块的内部节点Q5、内部节点Q4和内部节点Q3保持逻辑电平不变；由于所述的锁存电路模块的内部节点Q3和内部节点Q6分别保持逻辑电平为“1”和“0”不变，使得所述的锁存电路模块中的晶体管N2和晶体管P7导通，从而逐渐对所述的锁存电路模块的内部节点Q2放电和内部节点Q1充电，最终所述的锁存电路模块的内部节点Q2和内部节点Q1分别恢复到原有的逻辑电平“0”和“1”；随后，由于所述的锁存电路模块的内部节点Q1恢复到原有的逻辑电平“1”，使得所述的输出电路模块中的晶体管N15导通，逐渐对所述的输出电路模块的输出端OUT放电，并最终恢复到原有的逻辑电平“0”。
(5)当所述的锁存电路模块中的晶体管P8的漏极和所述的输出电路模块中的晶体管P15的漏极受到高能粒子撞击时，所述的锁存电路模块的内部节点Q2和所述的输出电路模块的输出端OUT的逻辑电平均被拉高，发生翻转，逻辑电平均变为“1”，从而导致所述的锁存电路模块中的晶体管P9关断、晶体管N1导通；所述的锁存电路模块中的晶体管P9关断后，所述的锁存电路模块的内部节点Q3处于高阻状态，保持逻辑电平为“1”不变，从而导致所述的锁存电路模块的内部节点Q4、内部节点Q5、内部节点Q6和内部节点Q1保持逻辑电平不变；由于所述的锁存电路模块的内部节点Q3和内部节点Q1均保持逻辑电平为“1”不变，使得所述的锁存电路模块中的晶体管N2导通、晶体管P8关断，从而逐渐对所述的锁存电路模块的内部节点Q2放电，并最终恢复到原有的逻辑电平“0”；整个过程中所述的锁存电路模块的内部节点Q1、内部节点Q3和内部节点Q5保持逻辑电平为“1”不变，使得所述的输出电路模块中的晶体管P13、晶体管P14和晶体管P15关断，晶体管N13、晶体管N14和晶体管N15导通，从而逐渐对所述的输出电路模块的输出端OUT放电，并最终恢复到原有的逻辑电平“0”。
当本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路工作在数据信息读取阶段时，若所述锁存电路模块的内部节点Q1、内部节点Q3和内部节点Q5的逻辑电平为“0”，所述的锁存电路模块的内部节点Q2、内部节点Q4和内部节点Q6的逻辑电平为“1”，所述的输出电路模块的输出端OUT的逻辑电平为“1”，则所述的锁存电路模块中的晶体管N2的漏极、晶体管N4的漏极、晶体管N6的漏极、晶体管P7的漏极、晶体管P9的漏极、晶体管P11的漏极和所述的输出电路模块中的晶体管N13的漏极均处于反偏状态，所述的锁存电路模块的内部节点Q1、内部节点Q2、内部节点Q3、内部节点Q4、内部节点Q5、内部节点Q6和所述的输出电路模块的输出端OUT均为辐射敏感节点；由于本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路具有对称性，因此接下来将分析这种情况下所述的锁存电路模块的内部节点Q1和内部节点Q3同时受离子辐射翻转后的恢复过程、内部节点Q2和内部节点Q4同时受离子辐射翻转后的恢复过程、内部节点Q1和内部节点Q2同时受离子辐射翻转后的恢复过程、内部节点Q1和所述的输出电路模块的输出端OUT同时受离子辐射翻转后的恢复过程、内部节点Q2和所述的输出电路模块的输出端OUT同时受离子辐射翻转后的恢复过程来说明本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路的抗单粒子双节点翻转的能力，具体如下：
(1)当所述的锁存电路模块中的晶体管P7的漏极和晶体管P9的漏极同时受到高能粒子撞击时，所述的锁存电路模块的内部节点Q1和内部节点Q3的逻辑电平均被拉高，发生翻转，逻辑电平均变为“1”，从而导致所述的锁存电路模块中的晶体管P8和晶体管P10关断、晶体管N6和晶体管N2导通；所述的锁存电路模块中的晶体管N2导通、晶体管P8关断后，所述的锁存电路模块的内部节点Q2的逻辑电平被拉低，逻辑电平变为“0”；所述的锁存电路模块中的晶体管P10关断后，所述的锁存电路模块的内部节点Q4处于高阻状态，保持逻辑电平为“1”不变，从而导致所述的锁存电路模块的内部节点Q5和内部节点Q6保持逻辑电平不变；整个过程中所述的锁存电路模块的内部节点Q5保持逻辑电平为“0”不变，从而导致所述的输出电路模块中的晶体管N13保持关断状态不变，使得所述的输出电路模块的输出端OUT保持逻辑电平为“1”不变。
(2)当所述的锁存电路模块中的晶体管N2的漏极和晶体管N4的漏极同时受到高能粒子撞击时，所述的锁存电路模块的内部节点Q2和内部节点Q4的逻辑电平均被拉低，发生翻转，逻辑电平均变为“0”，从而导致所述的锁存电路模块中的晶体管N1和晶体管N3关断、晶体管P9和晶体管P11导通；所述的锁存电路模块中的晶体管P9导通、晶体管N3关断后，所述的锁存电路模块的内部节点Q3的逻辑电平被拉高，逻辑电平变为“1”；所述的锁存电路模块中的晶体管P11导通后，所述的锁存电路模块的内部节点Q5的逻辑电平被拉高，逻辑电平变为“1”；所述的锁存电路模块中的晶体管N1关断后，所述的锁存电路模块的内部节点Q1处于高阻状态，保持逻辑电平为“0”不变，从而导致所述的锁存电路模块中的晶体管N6保持关断状态不变，所述的锁存电路模块的内部节点Q6保持逻辑电平为“1”不变；由于所述的锁存电路模块的内部节点Q1保持逻辑电平为“0”不变，使得所述的锁存电路模块中的晶体管P8导通，从而逐渐对所述的锁存电路模块的内部节点Q2充电，并最终恢复到原有的逻辑电平“1”；整个过程中所述的锁存电路模块的内部节点Q1保持逻辑电平为“0”不变，从而导致所述的输出电路模块中的晶体管N14保持关断状态不变，使得所述的输出电路模块的输出端OUT保持逻辑电平为“1”不变。
(3)当所述的锁存电路模块中的晶体管P7的漏极和晶体管N2的漏极受到高能粒子撞击时，所述的锁存电路模块的内部节点Q1和内部节点Q2的逻辑电平分别被拉高和拉低，发生翻转，逻辑电平分别变为“1”和“0”，从而导致所述的锁存电路模块中的晶体管P8和晶体管N1关断、晶体管N6和晶体管P9导通；所述的锁存电路模块中的晶体管P9导通后，所述的锁存电路模块的内部节点Q3的逻辑电平被拉高，逻辑电平变为“1”；由于所述的锁存电路模块的内部节点Q3的逻辑电平变为“1”，使得所述的锁存电路模块中的晶体管P10关断，因此所述的锁存电路模块的内部节点Q4处于高阻状态，保持逻辑电平为“1”不变，从而导致所述的锁存电路模块的内部节点Q5和内部节点Q6保持逻辑电平不变；整个过程中所述的锁存电路模块的内部节点Q5保持逻辑电平为“0”不变，从而导致所述的输出电路模块中的晶体管N13保持关断状态不变，使得所述的输出电路模块的输出端OUT保持逻辑电平为“1”不变。
(4)当所述的锁存电路模块中的晶体管P7的漏极和所述的输出电路模块中的晶体管N13的漏极受到高能粒子撞击时，所述的锁存电路模块的内部节点Q1和所述的输出电路模块的输出端OUT的逻辑电平分别被拉高和拉低，发生翻转，逻辑电平分别变为“1”和“0”，从而导致所述的锁存电路模块中的晶体管P8关断、晶体管N6导通，所述的输出电路模块中的晶体管P13关断；所述的锁存电路模块中的晶体管P8关断后，所述的锁存电路模块的内部节点Q2处于高阻状态，保持逻辑电平为“1”不变，从而导致所述的锁存电路模块的内部节点Q3、内部节点Q4、内部节点Q5和内部节点Q6保持逻辑电平不变；由于所述的锁存电路模块的内部节点Q2和内部节点Q6均保持逻辑电平为“1”不变，使得所述的锁存电路模块中的晶体管N11导通、晶体管P7关断，从而逐渐对所述的锁存电路模块的内部节点Q1放电，并最终恢复到原有的逻辑电平“0”；随后，由于所述的锁存电路模块的内部节点Q1恢复到原有的逻辑电平“0”，使得所述的输出电路模块中的晶体管P13导通，逐渐对所述的输出电路模块的输出端OUT充电，并最终恢复到原有的逻辑电平“1”。
(5)当所述的锁存电路模块中的晶体管N2的漏极和晶体管N13的漏极受到高能粒子撞击时，所述的锁存电路模块的内部节点Q2和所述的输出电路模块的输出端OUT的逻辑电平均被拉低，发生翻转，逻辑电平均变为“0”，从而导致所述的锁存电路模块中的晶体管N1关断、晶体管P9导通；所述的锁存电路模块中的晶体管P9导通后，所述的锁存电路模块的内部节点Q3的逻辑电平被拉高，逻辑电平变为“1”，从而导致所述的输出电路模块中的晶体管P14关断；所述的锁存电路模块中的晶体管N1关断后，所述的锁存电路模块的内部节点Q1处于高阻状态，保持逻辑电平为“0”不变，从而导致所述的锁存电路模块的内部节点Q6、内部节点Q5和内部节点Q4保持逻辑电平不变；由于所述的锁存电路模块的内部节点Q4和内部节点Q1分别保持逻辑电平为“1”和“0”不变，使得所述的锁存电路模块中的晶体管N3和晶体管P8导通，从而逐渐对所述的锁存电路模块的内部节点Q3放电和内部节点Q2充电，最终所述的锁存电路模块的内部节点Q3和内部节点Q2分别恢复到原有的逻辑电平“0”和“1”；随后，由于所述的锁存电路模块的内部节点Q3恢复到原有的逻辑电平“0”，使得所述的输出电路模块中的晶体管P14导通，逐渐对所述的输出电路模块的输出端OUT充电，最终恢复到原有的逻辑电平“1”。
由上可知，本发明实施例具备以下特点：
1.由于采用了所述的锁存电路模块和输出电路模块，当所述的锁存电路模块中的任意两个敏感节点同时受离子辐射翻转后，所述的输出电路模块中的输出端皆可保持逻辑电平不变，从而可实现抗单粒子双节点翻转功能；
2.由于采用了所述的锁存电路模块和输出电路模块，当所述的锁存电路模块中的任意一个敏感节点和所述的输出电路模块中的输出端同时受离子辐射翻转后，所述的锁存电路模块中的敏感节点和所述的输出电路模块中的输出端皆可恢复到原来的逻辑电平，从而可实现抗单粒子双节点翻转功能；
3.本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路，不仅可实现速度快、功耗低的数据信息读取功能，而且在数据信息读取过程中具有抗单粒子双节点翻转的能力；
4.本发明一种基于DICE抗单粒子双节点翻转的磁存储器读电路可用成本低、设计周期短的商用CMOS工艺实现，而不需要成本高、设计周期长的复杂专用抗辐射工艺。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (5)

1.一种基于DICE抗单粒子双节点翻转的磁存储器读电路，其特征在于：
包括预充电电路模块、锁存电路模块、读电路分离模块和输出电路模块；
所述预充电电路模块的输入端连接预充电信号PRE；所述的预充电电路模块的输出端与所述锁存电路模块的内部节点Q1、内部节点Q2、内部节点Q3、内部节点Q4、内部节点Q5和内部节点Q6相连接；
所述锁存电路模块的输出端与所述读电路分离模块的输入端相连接；
所述读电路分离模块的输出端与待读取数据信息的磁随机存储器存储单元的位线BL1、位线BL2、位线BL3、位线BL4、位线BL5和位线BL6相连接；
所述输出电路模块的输入端与所述锁存电路模块的内部节点Q1、内部节点Q3和内部节点Q5相连接；
所述输出电路模块的输出端OUT为基于DICE抗单粒子双节点翻转的磁存储器读电路的输出端；
其中，
所述锁存电路模块包括6个PMOS晶体管和6个NMOS晶体管；6个PMOS晶体管分别定义为P7至P12；6个NMOS晶体管分别定义为N1至N6；晶体管P7的源极、晶体管P8的源极、晶体管P9的源极、晶体管P10的源极、晶体管P11的源极和晶体管P12的源极均连接供电电源VDD；晶体管P7的漏极与晶体管P8的栅极、晶体管N6的栅极和晶体管N1的漏极相连接，连接点为所述的锁存电路模块的内部节点Q1；晶体管P8的漏极与晶体管P9的栅极、晶体管N1的栅极和晶体管N2的漏极相连接，连接点为所述的锁存电路模块的内部节点Q2；晶体管P9的漏极与晶体管P10的栅极、晶体管N2的栅极和晶体管N3的漏极相连接，连接点为所述的锁存电路模块的内部节点Q3；晶体管P10的漏极与晶体管P11的栅极、晶体管N3的栅极和晶体管N4的漏极相连接，连接点为所述的锁存电路模块的内部节点Q4；晶体管P11的漏极与晶体管P12的栅极、晶体管N4的栅极和晶体管N5的漏极相连接，连接点为所述的锁存电路模块的内部节点Q5；晶体管P12的漏极与晶体管P7的栅极、晶体管N5的栅极和晶体管N6的漏极相连接，连接点为所述的锁存电路模块的内部节点Q6；晶体管N1的源极与所述的锁存电路模块的输出端A相连接；晶体管N2的源极与所述的锁存电路模块的输出端B相连接；晶体管N3的源极与所述的锁存电路模块的输出端C相连接；晶体管N4的源极与所述的锁存电路模块的输出端D相连接；晶体管N5的源极与所述的锁存电路模块的输出端E相连接；晶体管N6的源极与所述的锁存电路模块的输出端F相连接。
2.根据权利要求1所述的基于DICE抗单粒子双节点翻转的磁存储器读电路，其特征在于：
所述预充电电路模块包括6个PMOS晶体管；6个PMOS晶体管分别定义为P1至P6；晶体管P1的源极、晶体管P2的源极、晶体管P3的源极、晶体管P4的源极、晶体管P5的源极和晶体管P6的源极均连接供电电源VDD；晶体管P1的栅极、晶体管P2的栅极、晶体管P3的栅极、晶体管P4的栅极、晶体管P5的栅极和晶体管P6的栅极均连接预充电信号PRE；晶体管P1的漏极与所述锁存电路模块的内部节点Q1相连接；晶体管P2的漏极与所述锁存电路模块的内部节点Q2相连接；晶体管P3的漏极与所述锁存电路模块的内部节点Q3相连接；晶体管P4的漏极与所述锁存电路模块的内部节点Q4相连接；晶体管P5的漏极与所述锁存电路模块的内部节点Q5相连接；晶体管P6的漏极与所述锁存电路模块的内部节点Q6相连接。
3.根据权利要求2所述的基于DICE抗单粒子双节点翻转的磁存储器读电路，其特征在于：
所述读电路分离模块包括6个NMOS晶体管；6个NMOS晶体管分别定义为N7至N12；晶体管N7的漏极与所述的锁存电路模块的输出端A相连接；晶体管N8的漏极与所述的锁存电路模块的输出端B相连接；晶体管N9的漏极与所述的锁存电路模块的输出端C相连接；晶体管N10的漏极与所述的锁存电路模块的输出端D相连接；晶体管N11的漏极与所述的锁存电路模块的输出端E相连接；晶体管N12的漏极与所述的锁存电路模块的输出端F相连接；晶体管N7的栅极、晶体管N8的栅极、晶体管N9的栅极、晶体管N10的栅极、晶体管N11的栅极和晶体管N12的栅极均连接读使能信号RE；晶体管N7的源极与待读取数据信息的磁随机存储器存储单元的位线BL1相连接；晶体管N8的源极与待读取数据信息的磁随机存储器存储单元的位线BL2相连接；晶体管N9的源极与待读取数据信息的磁随机存储器存储单元的位线BL3相连接；晶体管N10的源极与待读取数据信息的磁随机存储器存储单元的位线BL4相连接；晶体管N11的源极与待读取数据信息的磁随机存储器存储单元的位线BL5相连接；晶体管N12的源极与待读取数据信息的磁随机存储器存储单元的位线BL6相连接。
4.根据权利要求3所述的基于DICE抗单粒子双节点翻转的磁存储器读电路，其特征在于：
所述输出电路模块包括3个PMOS晶体管和3个NMOS晶体管；3个PMOS晶体管分别定义为P13至P15；3个NMOS晶体管分别定义为N13至N15；晶体管P13的源极连接供电电源VDD；晶体管P13的漏极与晶体管P14的源极相连接；晶体管P14的漏极与晶体管P15的源极相连接；晶体管P15的漏极与晶体管N13的漏极相连接，连接点为所述输出电路模块的输出端OUT；晶体管N13的源极与晶体管N14的漏极相连接；晶体管N14的源极与晶体管N15的漏极相连接；晶体管N15的源极连接接地电压GND；晶体管P13的栅极和晶体管N15的栅极均与所述的锁存电路模块的内部节点Q1相连接；晶体管P14的栅极和晶体管N14的栅极均与所述的锁存电路模块的内部节点Q3相连接；晶体管P15的栅极和晶体管N13的栅极均与所述的锁存电路模块的内部节点Q5相连接。
5.根据权利要求4所述的基于DICE抗单粒子双节点翻转的磁存储器读电路，其特征在于：
所述待读取数据信息的磁随机存储器存储单元包括6个磁隧道结和6个NMOS晶体管；6个MTJ分别定义为MTJ1和MTJ6；6个NMOS晶体管分别定义为N16和N21；MTJ1的自由层与所述待读取数据信息的磁随机存储器存储单元的位线BL1相连接；MTJ2的自由层与所述的待读取数据信息的磁随机存储器存储单元的位线BL2相连接；MTJ3的自由层与所述待读取数据信息的磁随机存储器存储单元的位线BL3相连接；MTJ4的自由层与所述待读取数据信息的磁随机存储器存储单元的位线BL4相连接；MTJ5的自由层与所述待读取数据信息的磁随机存储器存储单元的位线BL5相连接；MTJ6的自由层与所述待读取数据信息的磁随机存储器存储单元的位线BL6相连接；MTJ1的固定层与晶体管N16的漏极相连接；MTJ2的固定层与晶体管N17的漏极相连接；MTJ3的固定层与晶体管N18的漏极相连接；MTJ4的固定层与晶体管N19的漏极相连接；MTJ5的固定层与晶体管N20的漏极相连接；MTJ6的固定层与晶体管N21的漏极相连接；晶体管N16的栅极、晶体管N17的栅极、晶体管N18的栅极、晶体管N19的栅极、晶体管N20的栅极和晶体管N21的栅极均与字线WL相连接；晶体管N16的源极、晶体管N17的源极、晶体管N18的源极、晶体管N19的源极、晶体管N20的源极和晶体管N21的源极均与源极线SL相连接；
所述待读取数据信息的磁随机存储器存储单元利用3对处于互补阻态的MTJ来存储1比特数据信息：当MTJ1、MTJ3和MTJ5的阻态为RL且MTJ2、MTJ4和MTJ6的阻态为RH时，所述的待读取数据信息的磁随机存储器存储单元存储的数据信息为“1”；当MTJ1、MTJ3和MTJ5的阻态为RH且MTJ2、MTJ4和MTJ6的阻态为RL时，所述的待读取数据信息的磁随机存储器存储单元存储的数据信息为“0”。
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