CN107240414A - 抗辐射存储单元 - Google Patents
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Abstract
抗辐射存储单元，涉及集成电路领域，具体为集成电路抗辐射加固领域中的抗单粒子翻转效应的存储单元设计领域。解决了辐射粒子使得存储器存储的信息翻转，从而降低存储器可靠性的问题。本发明针对单粒子翻转效应，利用切断反馈回路的方法，提高了存储单元的抗辐射能力。在本发明中，主要是采用了16个晶体管设计了一个新型抗单粒子翻转的存储单元来进行抗辐射的加固。本发明所述的存储单元主要用于充满辐射粒子的宇宙环境中。
Description
技术领域
本发明涉及集成电路领域，具体为集成电路抗辐射加固领域中的抗单粒子翻转效应的存储单元设计领域。
背景技术
随着我国国防和航空航天事业的不断发展，对集成电路存储器可靠性的要求也越来越高，特别是在充满辐射粒子的宇宙环境中。然而辐射粒子将更容易使得存储器存储的信息翻转，降低了存储器的可靠性，因此，需要对存储器进行抗单粒子翻转的加固保护。
发明内容
本发明是为了解决辐射粒子使得存储器存储的信息翻转，从而降低存储器可靠性的问题，本发明提供了一种抗辐射存储单元。
抗辐射存储单元，包括4个PMOS晶体管和12个NMOS晶体管；4个PMOS晶体管分别定义为P1至P4；12个NMOS晶体管分别定义为N1至N12；
晶体管P1的源极、晶体管P2的源极、晶体管P3的源极和晶体管P4的源极均接供电电源Vdd；
晶体管P1的栅极与晶体管N12的漏极连接，
晶体管P1的漏极与晶体管N12的栅极、晶体管N9的源极、晶体管N1的漏极、晶体管N5的源极、晶体管N4的栅极和输出节点X1同时连接；
晶体管P2的栅极与晶体管N9的漏极连接，
晶体管P2的漏极与晶体管N9的栅极、晶体管N10的源极、晶体管N2的漏极、晶体管N1的栅极、晶体管N6的源极和输出节点X2同时连接；
晶体管P3的栅极与晶体管N10的漏极连接，
晶体管P3的漏极与晶体管N10的栅极、晶体管N11的源极、晶体管N2的栅极、晶体管N3的漏极、晶体管N7的源极和输出节点X3同时连接；
晶体管P4的栅极与晶体管N11的漏极连接，
晶体管P4的漏极与晶体管N11的栅极、晶体管N12的源极、晶体管N3的栅极、晶体管N4的漏极、晶体管N8的源极和输出节点X4同时连接；
晶体管N1的源极与晶体管N2的源极、晶体管N3的源极、晶体管N4的源极同时接地；
晶体管N5的漏极与晶体管N7的漏极同时接入位线BL；
晶体管N6的漏极与晶体管N8的漏极同时接入位线BLN；
晶体管N5的栅极与晶体管N6的栅极、晶体管N7的栅极和晶体管N8的栅极同时接字线WL。
当输出节点X1的电平为“1”、输出节点X2的电平为“0”、输出节点X3的电平为“1”、输出节点X4的电平为“0”时，所述存储单元处于存操作状态的具体过程为：
当字线WL为低电平“0”的时候，晶体管N10、N12、N4、N2、P3和P1处于导通状态，剩下的晶体管都处于关闭状态，该种情况下，完成存储单元的存操作。
当输出节点X1的电平为“1”、输出节点X2的电平为“0”、输出节点X3的电平为“1”、输出节点X4的电平为“0”时，所述存储单元处于读操作状态的具体过程为：
首先，两条位线BL和BLN被预充电到VDD，当字线WL为高电平“1”时，位线BL保持低电平的“1”状态，位线BLN通过晶体管N6、N2、N8和N4进行放电；
然后，外围电路中的放大器将根据这两条位线BL和BLN间的电压差，将存储单元的状态输出，从而完成存储单元的读操作。
当输出节点X1的电平为“1”、输出节点X2的电平为“0”、输出节点X3的电平为“1”、输出节点X4的电平为“0”时，所述存储单元处于写操作状态的具体过程为：
将位线BL下拉到低电平“0”，同时将位线BLN上拉到高电平“1”，当字线WL为高电平“1”的时，此时，晶体管N5、N6、N7、N8、N9、N11、N1、N3、P2和P4处于导通状态，晶体管N10、N12、N4、N2、P3和P1处于关闭状态，
当字线WL回到低电平“0”时，节点X1、X2、X3、X4处于稳定状态，从而完成存储单元的写操作。
本发明带来的有益效果是，本发明针对单粒子翻转效应，利用切断反馈回路的方法，提高了存储单元的抗辐射能力。在本发明中，主要是采用了16个晶体管设计了一个新型抗单粒子翻转的存储单元来进行抗辐射的加固。
本发明在在双联互锁存储单元的基础上，通过增加额外冗余晶体管N9、N10、N11和N12来切断反馈回路，将这些额外冗余晶体管的栅极连接至内部存储节点的方法，使得内部翻转的节点不会进行正反馈的传播和增加了内部节点的寄生电容，因此提高了存储单元的抗辐射能力。其中，晶体管N9切断X1节点和晶体管P2栅极之间的反馈回路，晶体管N10切断X2节点和晶体管P3栅极之间的反馈回路，晶体管N11切断X3节点和晶体管P4栅极之间的反馈回路，晶体管N12切断X4节点和晶体管P1栅极之间的反馈回路。
可抗翻转的临界电荷与电荷共享的节点有关系。本发明可抗翻转的临界电荷是国际上同类型设计的147.3％～500.4％。本发明中，X1-X2节点可抗翻转的临界电荷是国际上同类型设计的500.4％，X1-X4节点可抗翻转的临界电荷是国际上同类型设计的147.3％，其它多节点可抗翻转的临界电荷均处于这二者之间。
附图说明
图1为本发明所述的抗辐射存储单元的结构示意图。
具体实施方式
本发明所述的抗辐射存储单元在双联互锁存储单元的基础上，通过增加额外冗余晶体管N9、N10、N11和N12来切断反馈回路，将这些额外冗余晶体管的栅极连接至内部存储节点的方法，使得内部翻转的节点不会进行正反馈的传播和增加了内部节点的寄生电容，因此提高了存储单元的抗辐射能力。其中，晶体管N9切断X1节点和晶体管P2栅极之间的反馈回路，晶体管N10切断X2节点和晶体管P3栅极之间的反馈回路，晶体管N11切断X3节点和晶体管P4栅极之间的反馈回路，晶体管N12切断X4节点和晶体管P1栅极之间的反馈回路。
参见图1说明本实施方式，本实施方式所述的抗辐射存储单元，包括4个PMOS晶体管和12个NMOS晶体管；4个PMOS晶体管分别定义为P1至P4；12个NMOS晶体管分别定义为N1至N12；
晶体管P1的源极、晶体管P2的源极、晶体管P3的源极和晶体管P4的源极均接供电电源Vdd；
晶体管P1的栅极与晶体管N12的漏极连接，
晶体管P1的漏极与晶体管N12的栅极、晶体管N9的源极、晶体管N1的漏极、晶体管N5的源极、晶体管N4的栅极和输出节点X1同时连接；
晶体管P2的栅极与晶体管N9的漏极连接，
晶体管P2的漏极与晶体管N9的栅极、晶体管N10的源极、晶体管N2的漏极、晶体管N1的栅极、晶体管N6的源极和输出节点X2同时连接；
晶体管P3的栅极与晶体管N10的漏极连接，
晶体管P3的漏极与晶体管N10的栅极、晶体管N11的源极、晶体管N2的栅极、晶体管N3的漏极、晶体管N7的源极和输出节点X3同时连接；
晶体管P4的栅极与晶体管N11的漏极连接，
晶体管P4的漏极与晶体管N11的栅极、晶体管N12的源极、晶体管N3的栅极、晶体管N4的漏极、晶体管N8的源极和输出节点X4同时连接；
晶体管N1的源极与晶体管N2的源极、晶体管N3的源极、晶体管N4的源极同时接地；
晶体管N5的漏极与晶体管N7的漏极同时接入位线BL；
晶体管N6的漏极与晶体管N8的漏极同时接入位线BLN；
晶体管N5的栅极与晶体管N6的栅极、晶体管N7的栅极和晶体管N8的栅极同时接字线WL。
当输出节点X1的电平为“1”、输出节点X2的电平为“0”、输出节点X3的电平为“1”、输出节点X4的电平为“0”时，所述存储单元处于存操作状态的具体过程为：
当字线WL为低电平“0”的时候，晶体管N10、N12、N4、N2、P3和P1处于导通状态，剩下的晶体管都处于关闭状态，该种情况下，完成存储单元的存操作。
当输出节点X1的电平为“1”、输出节点X2的电平为“0”、输出节点X3的电平为“1”、输出节点X4的电平为“0”时，所述存储单元处于读操作状态的具体过程为：
首先，两条位线BL和BLN被预充电到VDD，当字线WL为高电平“1”时，位线BL保持低电平的“1”状态，位线BLN通过晶体管N6、N2、N8和N4进行放电；
然后，外围电路中的放大器将根据这两条位线BL和BLN间的电压差，将存储单元的状态输出，从而完成存储单元的读操作。
当输出节点X1的电平为“1”、输出节点X2的电平为“0”、输出节点X3的电平为“1”、输出节点X4的电平为“0”时，所述存储单元处于写操作状态的具体过程为：
将位线BL下拉到低电平“0”，同时将位线BLN上拉到高电平“1”，当字线WL为高电平“1”的时，此时，晶体管N5、N6、N7、N8、N9、N11、N1、N3、P2和P4处于导通状态，晶体管N10、N12、N4、N2、P3和P1处于关闭状态，
当字线WL回到低电平“0”时，节点X1、X2、X3、X4处于稳定状态，从而完成存储单元的写操作。
本实施方式中，NMOS晶体管N5、N6、N7和N8是存取晶体管，N5和N7连接位线BL，N6和N8连接位线BLN；同时晶体管N5、N6、N7和N8由字线WL来控制开关操作。由于晶体管N9～N12切断了反馈回路，提高了其抗辐射的能力。
具体应用过程中：当节点X1的电平为“1”、节点X2的电平为“0”、节点X3的电平为“1”、节点X4的电平为“0”时，本发明抗辐射存储单元抗翻转的具体过程如下：
(1)当X1节点翻转时，由于晶体管N9处于截止状态，因此晶体管P2将保持不变，且节点X2也保持不变，这就使得晶体管N1一直处于关闭状态；N12晶体管漏节点的电压保持不变，所以可以将节点X1恢复到原来的状态；
(2)当X2节点翻转后，将会打开晶体管N1，使得X1节点的电压发生翻转。但是由于X3节点电压保持不变，晶体管N2将一直处于导通状态，所以X2节点将会恢复；由于N12晶体管漏节点电压保持不变，因此，晶体管P1将一直打开，受到影响的X1节点也将恢复；
(3)节点X3翻转的分析跟节点X1发生翻转的分析是类似的，因此节点X3发生翻转后也可以恢复；
(4)节点X4翻转的分析跟节点X2发生翻转的分析是类似的，因此节点X4发生翻转后也可以恢复；
(5)节点X1-X2翻转的分析跟节点X2发生翻转的分析是类似的，因此节点X1-X2发生翻转后也可以恢复；
(6)节点X1-X3翻转的分析跟节点X1发生翻转的分析是类似的，因此节点X1-X3发生翻转后也可以恢复；
(7)节点X3-X4翻转的分析跟节点X2发生翻转的分析是类似的，因此节点X3-X4发生翻转后也可以恢复；
(8)节点X2-X4翻转后，晶体管N1和N3将打开，这时候节点X1和X3也发生翻转；但是，由于在X2点增加了寄生电容(即：晶体管N9的栅电容和晶体管N10的源电容)和在X4点增加了寄生电容(即：晶体管N11的栅电容和晶体管N12的源电容)，其可抗翻转的临界电荷将会增加，提高了其抗辐射的能力；
(9)节点X1-X4或者X2-X3翻转的分析跟节点X2-X4翻转的分析是类似的，虽然不能恢复到原来的状态，但是由于冗余晶体管而增加的寄生电容，其可抗翻转的临界电荷将会增加，提高了其抗辐射的能力。
Claims (4)
1.抗辐射存储单元，其特征在于，包括4个PMOS晶体管和12个NMOS晶体管；4个PMOS晶体管分别定义为P1至P4；12个NMOS晶体管分别定义为N1至N12；
晶体管P1的源极、晶体管P2的源极、晶体管P3的源极和晶体管P4的源极均接供电电源Vdd；
晶体管P1的栅极与晶体管N12的漏极连接，
晶体管P1的漏极与晶体管N12的栅极、晶体管N9的源极、晶体管N1的漏极、晶体管N5的源极、晶体管N4的栅极和输出节点X1同时连接；
晶体管P2的栅极与晶体管N9的漏极连接，
晶体管P2的漏极与晶体管N9的栅极、晶体管N10的源极、晶体管N2的漏极、晶体管N1的栅极、晶体管N6的源极和输出节点X2同时连接；
晶体管P3的栅极与晶体管N10的漏极连接，
晶体管P3的漏极与晶体管N10的栅极、晶体管N11的源极、晶体管N2的栅极、晶体管N3的漏极、晶体管N7的源极和输出节点X3同时连接；
晶体管P4的栅极与晶体管N11的漏极连接，
晶体管P4的漏极与晶体管N11的栅极、晶体管N12的源极、晶体管N3的栅极、晶体管N4的漏极、晶体管N8的源极和输出节点X4同时连接；
晶体管N1的源极与晶体管N2的源极、晶体管N3的源极、晶体管N4的源极同时接地；
晶体管N5的漏极与晶体管N7的漏极同时接入位线BL；
晶体管N6的漏极与晶体管N8的漏极同时接入位线BLN；
晶体管N5的栅极与晶体管N6的栅极、晶体管N7的栅极和晶体管N8的栅极同时接字线WL。
2.根据权利要求1所述的抗辐射存储单元，其特征在于，当输出节点X1的电平为“1”、输出节点X2的电平为“0”、输出节点X3的电平为“1”、输出节点X4的电平为“0”时，所述存储单元处于存操作状态的具体过程为：
当字线WL为低电平“0”的时候，晶体管N10、N12、N4、N2、P3和P1处于导通状态，剩下的晶体管都处于关闭状态，该种情况下，完成存储单元的存操作。
3.根据权利要求1所述的抗辐射存储单元，其特征在于，当输出节点X1的电平为“1”、输出节点X2的电平为“0”、输出节点X3的电平为“1”、输出节点X4的电平为“0”时，所述存储单元处于读操作状态的具体过程为：
首先，两条位线BL和BLN被预充电到VDD，当字线WL为高电平“1”时，位线BL保持低电平的“1”状态，位线BLN通过晶体管N6、N2、N8和N4进行放电；
然后，外围电路中的放大器将根据这两条位线BL和BLN间的电压差，将存储单元的状态输出，从而完成存储单元的读操作。
4.根据权利要求1所述的抗辐射存储单元，其特征在于，当输出节点X1的电平为“1”、输出节点X2的电平为“0”、输出节点X3的电平为“1”、输出节点X4的电平为“0”时，所述存储单元处于写操作状态的具体过程为：
将位线BL下拉到低电平“0”，同时将位线BLN上拉到高电平“1”，当字线WL为高电平“1”的时，此时，晶体管N5、N6、N7、N8、N9、N11、N1、N3、P2和P4处于导通状态，晶体管N10、N12、N4、N2、P3和P1处于关闭状态，
当字线WL回到低电平“0”时，节点X1、X2、X3、X4处于稳定状态，从而完成存储单元的写操作。
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