CN109586705A - 基于双互锁单元的抗辐照d锁存器 - Google Patents

Abstract

基于双互锁单元的抗辐照D锁存器，属于集成电路可靠性中的抗核加固领域。解决了传统的抗辐照D锁存器所需硬件多、功耗高、延迟时间长以及虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法实现对双节点翻转的容错的问题。包括NMOS晶体管N1至N18、PMOS晶体管P1至P18和一个反向器I1，所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。锁存器输入端的信号只通过一个传输门就可以传输到输出端口，数据传输时间短，还能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。本发明可以为高辐射环境(如航天航空以及地面核电站等)中集成电路芯片的应用提供保护。

Description

基于双互锁单元的抗辐照D锁存器

技术领域

本发明属于集成电路可靠性中的抗辐射加固领域。

背景技术

传统的抗辐照D锁存器已经被用来进行抗辐射保护，但是随着集成电路工艺的进步，两个节点的翻转已经成为了可能，因此需要新的设计来对双节点进行加固保护。传统的抗辐照D锁存器虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法实现对双节点翻转的容错以及存在所需硬件多、功耗高、传输时间长的缺陷，因此，以上问题亟需解决。

发明内容

本发明是为了解决传统的抗辐照D锁存器所需硬件多、功耗高、延迟时间长以及虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法实现对双节点翻转的容错的问题，本发明提供了一种基于双互锁单元的抗辐照D锁存器。

基于双互锁单元的抗辐照D锁存器，包括NMOS晶体管N1至N18、PMOS晶体管P1至P18和一个反向器I1；

晶体管P15至P18的源极和晶体管N15至N18的漏极连接后，作为锁存器的数据输入端D；

晶体管N15至N18的栅极、反向器I1的输入端和晶体管P14的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P15至P18的栅极、反向器I1的输出端和晶体管N14的栅极同时连接；

晶体管P14的漏极、晶体管N14的漏极、晶体管P18的漏极和晶体管N18的源极连接后，作为锁存器的输出端Q；

晶体管P15的漏极、晶体管N15的源极、晶体管P1的栅极、晶体管N1的漏极、晶体管P3的漏极、晶体管N3的栅极、晶体管P5的栅极、晶体管N5的漏极、晶体管P9的漏极和晶体管N9的栅极连接后，作为节点n1；

晶体管P16的漏极、晶体管N16的源极、晶体管P2的漏极、晶体管N2的栅极、晶体管P4的栅极、晶体管N4的漏极、晶体管P8的漏极、晶体管N8的栅极、晶体管P12的栅极和晶体管N12的漏极连接后，作为节点n3；

晶体管P17的漏极、晶体管N17的源极、晶体管P6的漏极、晶体管N6的栅极、晶体管P7的栅极、晶体管N7的漏极、晶体管P10的栅极、晶体管N10的漏极、晶体管P11的漏极和晶体管N11的栅极连接后，作为节点n5；

晶体管P3的栅极、晶体管N3的漏极、晶体管P4的漏极、晶体管N4的栅极、晶体管P13的栅极和晶体管N13的栅极连接后，作为节点n2；

晶体管P7的漏极、晶体管N7的栅极、晶体管P8的栅极和晶体管N8的漏极连接后，作为节点n4；

晶体管P5的漏极、晶体管N5的栅极、晶体管P6的栅极和晶体管N6的漏极连接后，作为节点n6；

晶体管P1至P2的漏极和晶体管N1至N2的栅极连接后，作为节点n7；

晶体管P11的栅极、晶体管N11的漏极、晶体管P12的漏极和晶体管N12的栅极连接后，作为节点n8；

晶体管P9的栅极、晶体管N9的漏极、晶体管P10的漏极和晶体管N10的栅极连接后，作为节点n9；

晶体管P1至P13的源极均与供电电源连接，晶体管N1至N13的源极均与电源地连接；

晶体管P13的漏极与晶体管P14的源极连接，晶体管N14的源极与晶体管N13的漏极连接。

优选的是，时钟信号CLK为高电平“1”时，锁存器导通，时钟信号CLK为低电平“0”时，锁存器锁存。

优选的是，所述的基于双互锁单元的抗辐照D锁存器，包括正常工作状态和容错工作状态。

正常工作状态包括如下情况：

情况一：假设锁存器的数据输入端D＝1；

当CLK＝1时，NMOS晶体管N2、N3、N6、N8、N9、N11、N15至N18均打开，NMOS晶体管N1、N4、N5、N7、N10、N12、N13、N14均关闭，PMOS晶体管P2、P3、P6、P8、P9、P11、P13、P15至P18均打开，PMOS晶体管P1、P4、P5、P7、P10、P12、P14均关闭，此时，n1＝n3＝n5＝Q＝1，n2＝n4＝n6＝n7＝n8＝n9＝0；

当CLK＝0时，NMOS晶体管N15至N18和PMOS晶体管P18关闭，PMOS晶体管P14开启，因此，输出端Q将通过导通的PMOS晶体管P13、P14接通供电电源电压，由于锁存器内部互锁的原因，输出端Q将一直保存1状态，锁存器进入锁存状态；

情况二：假设锁存器的数据输入端D＝0；

当CLK＝1时，NMOS晶体管N1、N4、N5、N7、N10、N12、N13、N15至N18均打开，NMOS晶体管N2、N3、N6、N8、N9、N11、N14均关闭，PMOS晶体管P1、P4、P5、P7、P10、P12、P15至P18均打开，PMOS晶体管P2、P3、P6、P8、P9、P11、P13、P14均关闭，此时，n1＝n3＝n5＝Q＝0，n2＝n4＝n6＝n7＝n8＝n9＝1；

当CLK＝0时，NMOS晶体管N15至N18和PMOS晶体管P15至P18关闭，NMOS晶体管N14开启，因此，输出端Q将通过导通的NMOS晶体管N13、N14接通电源地，由于锁存器内部互锁的原因，输出端Q将一直保存0状态，锁存器进入锁存状态。

容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

锁存器的敏感节点为n1、n2、n3、n4、n5、n6、n7、n8和n9，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。

原理分析：

容错工作状态与锁存器的数据输入端D接收的数据信号无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，基于双互锁单元的抗辐照D锁存器容错工作状态分析如下：当时钟CLK＝0，n1＝n3＝n5＝Q＝1，n2＝n4＝n6＝n7＝n8＝n9＝0时候，上述9个敏感节点n1至n9中的一个或两个发生翻转时的具体情形如下：

1、当节点n1被翻转到0的时候，NMOS晶体管N3、N9将被关闭。剩余节点将保持各自的状态不变，因此，PMOS晶体管P3和P9将一直被打开，n1节点将被拉回到原来的1，然后，NMOS晶体管N3、N9将被重新打开。

2、当节点n7被翻转到1的时候，NMOS晶体管N1被打开，PMOS管P2被关闭，由于节点n3的电压一直是1，所以NMOS管N2一直打开，节点n7将被恢复至0。

3、当节点n3被翻转到0的时候，NMOS晶体管N2、N8被关闭，PMOS管P12暂时被打开，但是由于节点n7和n4的状态一直是0，所以PMOS晶体管P2和P8将会一直被打开，节点n3将会被拉回到原来的1状态。

4、当节点n2翻转到1的时候，NMOS管N4将被打开，PMOS管P3被关闭，由于节点n1一直是1，所以NMOS晶体管N3将会被一直打开，n2节点将被拉回到0状态。

5、当n4翻转到1的时候，NMOS管N7将被打开，PMOS管P8被关闭，由于节点n3一直是1，所以NMOS晶体管N8将会被一直打开，n4节点将被拉回到0状态。

6、当n5被翻转到0的时候，NMOS晶体管N6、N11被关闭，PMOS管P7、P10暂时被打开，但是由于节点n6和n8的状态一直是0，所以PMOS晶体管P6和P11将会一直被打开，节点n5将会被拉回到原来的1状态。

7、当n6翻转到1的时候，NMOS管N5将被打开，PMOS管P6被关闭，由于节点n5一直是1，所以NMOS晶体管N6将会被一直打开，n6节点将被拉回到0状态。

8、当n8翻转到1的时候，NMOS管N12将被打开，PMOS管P11被关闭，由于节点n5一直是1，所以NMOS晶体管N11将会被一直打开，n8节点将被拉回到0状态。

9、当n9翻转到1的时候，NMOS管N10将被打开，PMOS管P9被关闭，由于节点n1一直是1，所以NMOS晶体管N9将会被一直打开，n9节点将被拉回到0状态。

10、当节点n1和n2发生翻转时，NMOS晶体管N3、N9将被关闭，NMOS管N4将被打开，PMOS管P3被关闭，剩余节点将保持各自的状态不变，PMOS管P9将会一直导通，所以节点n1将会被拉回到原来的1状态，NMOS晶体管N3将会被导通，节点n2将会恢复至原来的0。

11、当节点n1和n3发生翻转时，NMOS晶体管N3、N9将被关闭，NMOS晶体管N2、N8被关闭，PMOS管P12暂时被打开，剩余节点将保持各自的状态不变，但是由于节点n7和n4的状态一直是0，所以PMOS晶体管P2和P8将会一直被打开，节点n3将会被拉回到原来的1状态。NMOS管N2将会打开，n7将会恢复至0；PMOS晶体管P3和P9将一直被打开，n1节点将被拉回到原来的1。

12、当节点n1和n4发生翻转的时候，NMOS晶体管N3、N9将被关闭，NMOS管N7将被打开，PMOS管P8被关闭。由于剩余节点的状态保持不变，所以节点n3一直是1，NMOS晶体管N8将会被一直打开，n4节点将被拉回到0状态。节点n2一直是0，所以晶体管P3将一直打开，节点n1将恢复至原来的1。

13、当节点n1和n5发生翻转的时候，NMOS晶体管N3、N9将被关闭。NMOS晶体管N6、N11被关闭，PMOS管P7、P10暂时被打开。但是由于节点n6和n8的状态一直是0，所以PMOS晶体管P6和P11将会一直被打开，节点n5将会被拉回到原来的1状态。同时，节点n2和n9也保持不变，所以PMOS晶体管P3和P9将一直被打开，n1节点将被拉回到原来的1，然后，NMOS晶体管N3、N9将被重新打开。

14、当节点n1和n6发生翻转的时候，NMOS晶体管N3、N9将被关闭。NMOS管N5将被打开，PMOS管P6被关闭。剩余节点将保持各自的状态不变，PMOS晶体管P3和P9将一直被打开，n1节点将被拉回到原来的1，然后，NMOS晶体管N3、N9将被重新打开。NMOS晶体管N11将会被一直打开，n8节点将被拉回到0状态。

15、当节点n1和n7发生翻转时，NMOS晶体管N3、N9将被关闭，NMOS晶体管N1被打开，PMOS管P2被关闭，剩余节点将保持各自的状态不变，PMOS管P3和P9将会一直打开，节点n1将会恢复到1状态，同时，NMOS管N2也会一直打开，所以节点n7可以被恢复至0。

16、当节点n1和n8发生翻转时，NMOS晶体管N3、N9将被关闭，NMOS管N12将被打开，PMOS管P11被关闭，剩余节点将保持各自的状态不变，所以NMOS晶体管N11将会被一直打开，n8节点将被拉回到0状态。PMOS管P3和P9将会一直打开，节点n1将会恢复到1状态。

17、当节点n1和n9发生翻转时，NMOS晶体管N3、N9将被关闭，NMOS管N10将被打开，PMOS管P9被关闭，剩余节点将保持各自的状态不变，PMOS管P3将会一直打开，节点n1将会恢复到1状态。然后，晶体管N9将被重新打开，节点n9将恢复至原来的0。

18、当节点n2和n3发生翻转时，NMOS晶体管N1被打开，PMOS管P2被关闭，NMOS晶体管N2、N8被关闭，PMOS管P12暂时被打开，但是由于节点n7和n4的状态一直是0，所以PMOS晶体管P2和P8将会一直被打开，节点n3将会被拉回到原来的1状态。同时，节点n1的状态一直是1，所以晶体管N3将会一直开启，这将恢复节点n2。

19、当节点n2和n4发生翻转时，NMOS晶体管N1被打开，PMOS管P2被关闭，NMOS管N7将被打开，PMOS管P8被关闭，由于节点n1的状态一直是1，所以晶体管N3将会一直开启，这将恢复节点n2。由于节点n3一直是1，所以NMOS晶体管N8将会被一直打开，n4节点将被拉回到0状态。

20、当节点n2和n5发生翻转时，NMOS管N4将被打开，PMOS管P3被关闭，NMOS晶体管N6、N11被关闭，PMOS管P7、P10暂时被打开，由于节点n6和n8的状态一直是0，所以PMOS晶体管P6和P11将会一直被打开，节点n5将会被拉回到原来的1状态。由于节点n1一直是1，所以NMOS晶体管N3将会被一直打开，n2节点将被拉回到0状态。

21、当节点n2和n6发生翻转时，NMOS管N4将被打开，PMOS管P3被关闭，NMOS管N5将被打开，PMOS管P6被关闭，由于节点n5一直是1，所以NMOS晶体管N6将会被一直打开，n6节点将被拉回到0状态。由于节点n1一直是1，所以NMOS晶体管N3将会被一直打开，n2节点将被拉回到0状态。

22、当节点n2和n7发生翻转时，NMOS管N4将被打开，PMOS管P3被关闭，NMOS晶体管N1被打开，PMOS管P2被关闭，由于节点n3的电压一直是1，所以NMOS管N2一直打开，节点n7将被恢复至0。由于节点n1一直是1，所以NMOS晶体管N3将会被一直打开，n2节点将被拉回到0状态。

23、当节点n2和n8发生翻转时，NMOS管N4将被打开，PMOS管P3被关闭，NMOS管N12将被打开，PMOS管P11被关闭，由于节点n5一直是1，所以NMOS晶体管N11将会被一直打开，n8节点将被拉回到0状态。由于节点n1一直是1，所以NMOS晶体管N3将会被一直打开，n2节点将被拉回到0状态。

24、当节点n2和n9发生翻转时，NMOS管N4将被打开，PMOS管P3被关闭，NMOS管N10将被打开，PMOS管P9被关闭，由于节点n1一直是1，所以NMOS晶体管N9和N3将会被一直打开，n9和n2节点将被拉回到0状态。

25、当节点n3和n4发生翻转时，NMOS晶体管N2、N8被关闭，PMOS管P12暂时被打开，NMOS管N7将被打开，PMOS管P8被关闭，但是由于节点n7的状态一直是0，所以PMOS晶体管P2将会一直被打开，节点n3将会被拉回到原来的1状态。然后，晶体管N8将会打开，节点n4将恢复至0。

26、当节点n3和n5发生翻转时，NMOS晶体管N2、N8被关闭，PMOS管P12暂时被打开，NMOS晶体管N6、N11被关闭，PMOS管P7、P10暂时被打开，但是由于节点n6的状态一直是0，所以PMOS晶体管P6将会一直被打开，节点n5将会被拉回到原来的1状态。由于节点n7的状态一直是0，所以PMOS晶体管P2将会一直被打开，节点n3将会被拉回到原来的1状态。

27、当节点n3和n6发生翻转时，NMOS晶体管N2、N8被关闭，PMOS管P12暂时被打开，NMOS管N5将被打开，PMOS管P6被关闭，由于节点n5一直是1，所以NMOS晶体管N6将会被一直打开，n6节点将被拉回到0状态。由于节点n7的状态一直是0，所以PMOS晶体管P2将会一直被打开，节点n3将会被拉回到原来的1状态。

28、当节点n3和n7发生翻转时，NMOS晶体管N2、N8被关闭，PMOS管P12暂时被打开，NMOS晶体管N1被打开，PMOS管P2被关闭，由于节点n4一直是0，所以晶体管P8将一直打开，节点n3将恢复至1，然后晶体管N2将打开，节点n7将恢复至原来的0状态。

29、当节点n3和n8发生翻转时，NMOS晶体管N2、N8被关闭，PMOS管P12暂时被打开，NMOS管N12将被打开，PMOS管P11被关闭，由于节点n5一直是1，所以NMOS晶体管N11将会被一直打开，n8节点将被拉回到0状态。由于节点n7的状态一直是0，所以PMOS晶体管P2将会一直被打开，节点n3将会被拉回到原来的1状态。

30、当节点n3和n9发生翻转时，NMOS晶体管N2、N8被关闭，PMOS管P12暂时被打开，NMOS管N10将被打开，PMOS管P9被关闭，由于节点n1一直是1，所以NMOS晶体管N9将会被一直打开，n9节点将被拉回到0状态。由于节点n7的状态一直是0，所以PMOS晶体管P2将会一直被打开，节点n3将会被拉回到原来的1状态。

31、当节点n4和n5发生翻转时，NMOS管N7将被打开，PMOS管P8被关闭，NMOS晶体管N6、N11被关闭，PMOS管P7、P10暂时被打开，但是由于节点n6和n8的状态一直是0，所以PMOS晶体管P6和P11将会一直被打开，节点n5将会被拉回到原来的1状态。由于节点n3一直是1，所以NMOS晶体管N8将会被一直打开，n4节点将被拉回到0状态。

32、当节点n4和n6发生翻转时，NMOS管N7将被打开，PMOS管P8被关闭，NMOS管N5将被打开，PMOS管P6被关闭，由于节点n3一直是1，所以NMOS晶体管N8将会被一直打开，n4节点将被拉回到0状态。节点n8一直是0，这将使得晶体管P11一直打开，保证节点n5为1，因此，晶体管N6将会持续打开，节点n6将会恢复至0。

33、当节点n4和n7发生翻转时，NMOS管N7将被打开，PMOS管P8被关闭，NMOS晶体管N1被打开，PMOS管P2被关闭，由于节点n3的电压一直是1，所以NMOS管N2和N8一直打开，节点n7和n4将被恢复至0。

34、当节点n4和n8发生翻转时，NMOS管N7将被打开，PMOS管P8被关闭，NMOS管N12将被打开，PMOS管P11被关闭，由于节点n3的电压一直是1，所以NMOS管N8一直打开，节点n4将被恢复至0。节点n6一直是0，这将使得晶体管P6一直打开，保证节点n5为1，因此，晶体管N11将会持续打开，节点n8将会恢复至0。

35、当节点n4和n9发生翻转时，NMOS管N7将被打开，PMOS管P8被关闭，NMOS管N10将被打开，PMOS管P9被关闭，由于节点n1一直是1，所以NMOS晶体管N9将会被一直打开，n9节点将被拉回到0状态。由于节点n3的电压一直是1，所以NMOS管N8一直打开，节点n4将被恢复至0。

36、当节点n5和n6发生翻转时，NMOS晶体管N6、N11被关闭，PMOS管P7、P10暂时被打开，NMOS管N5将被打开，PMOS管P6被关闭，但是由于节点n8的状态一直是0，所以PMOS晶体管P11将会一直被打开，节点n5将会被拉回到原来的1状态。然后，晶体管N6打开，节点n6恢复至原来的状态。

37、当节点n5和n7发生翻转时，NMOS晶体管N6、N11被关闭，PMOS管P7、P10暂时被打开，NMOS晶体管N1被打开，PMOS管P2被关闭，由于节点n3的电压一直是1，所以NMOS管N2一直打开，节点n7将被恢复至0。由于节点n8的状态一直是0，所以PMOS晶体管P11将会一直被打开，节点n5将会被拉回到原来的1状态。

38、当节点n5和n8发生翻转时，NMOS晶体管N6、N11被关闭，PMOS管P7、P10暂时被打开，NMOS管N12将被打开，PMOS管P11被关闭，由于节点n6的状态一直是0，所以PMOS晶体管P6将会一直被打开，节点n5将会被拉回到原来的1状态。然后，晶体管N11打开，节点n8恢复至原来的状态。

39、当节点n5和n9发生翻转时，NMOS晶体管N6、N11被关闭，PMOS管P7、P10暂时被打开，NMOS管N10将被打开，PMOS管P9被关闭，由于节点n6和n8的状态一直是0，所以PMOS晶体管P6和P11将会一直被打开，节点n5将会被拉回到原来的1状态。由于节点n1一直是1，所以NMOS晶体管N9将会被一直打开，n9节点将被拉回到0状态。

40、当节点n6和n7发生翻转时，NMOS管N5将被打开，PMOS管P6被关闭，NMOS晶体管N1被打开，PMOS管P2被关闭，由于节点n3的电压一直是1，所以NMOS管N2一直打开，节点n7将被恢复至0。由于节点n5一直是1，所以NMOS晶体管N6将会被一直打开，n6节点将被拉回到0状态。

41、当节点n6和n8发生翻转时，NMOS管N5将被打开，PMOS管P6被关闭，NMOS管N12将被打开，PMOS管P11被关闭，由于节点n5一直是1，所以NMOS晶体管N11、N6将会被一直打开，n8和n6节点将被拉回到0状态。

42、当节点n6和n9发生翻转时，NMOS管N5将被打开，PMOS管P6被关闭，NMOS管N10将被打开，PMOS管P9被关闭，由于节点n1一直是1，所以NMOS晶体管N9将会被一直打开，n9节点将被拉回到0状态。由于节点n5一直是1，所以NMOS晶体管N6将会被一直打开，n6节点将被拉回到0状态。

43、当节点n7和n8发生翻转时，NMOS晶体管N1被打开，PMOS管P2被关闭，NMOS管N12将被打开，PMOS管P11被关闭，由于节点n5一直是1，所以NMOS晶体管N11将会被一直打开，n8节点将被拉回到0状态。由于节点n3的电压一直是1，所以NMOS管N2一直打开，节点n7将被恢复至0。

44、当节点n7和n9发生翻转时，NMOS晶体管N1被打开，PMOS管P2被关闭，NMOS管N10将被打开，PMOS管P9被关闭，由于节点n1一直是1，所以NMOS晶体管N9将会被一直打开，n9节点将被拉回到0状态。由于节点n3的电压一直是1，所以NMOS管N2一直打开，节点n7将被恢复至0。

45、当节点n8和n9发生翻转时，NMOS管N12将被打开，PMOS管P11被关闭，NMOS管N10将被打开，PMOS管P9被关闭，由于节点n5一直是1，所以NMOS晶体管N11将会被一直打开，n8节点将被拉回到0状态。由于节点n1一直是1，所以NMOS晶体管N9将会被一直打开，n9节点将被拉回到0状态。

综上，当9个敏感节点中的一个或两个发生翻转时，通过上述的分析，可以发现，总有两个或两个以上的节点没有发生改变，通过其保存的值，这些翻转的状态都可以恢复。

本发明的发明构思为根据双互锁结构，使得每个双互锁单元里面的两个敏感节点与其它两个双互锁单元共用，从而实现了对双节点翻转的加固设计。因此，本发明可以将翻转节点的状态恢复至原来正确的状态，且大部分晶体管都可以使用最小尺寸来设计，使得漏区敏感面积降低，导致受到辐射粒子轰击的概率也降低，相比于现有的抗辐照D锁存器，其面积、功耗、延迟将会极大的降低。

本发明带来的有益效果是，

(1)本发明共有36个晶体管和一个反向器I1，所用器件少，体积小，结构简单，由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。

(2)在本发明中，数据输入端D只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，数据输入端D仅通过由晶体管P18和晶体管N18构成的传输门就可以直接传输到锁存器的输出端Q)，因此，其延迟也将减少。

(3)现有的抗辐照D锁存器一般都需要结合版图布局才能达到好的抗翻转的能力，而本发明并不需要配合版图优化，因为其内部任意单节点或双节点发生翻转后，都可以恢复，因此，其抗单节点和双节点翻转的能力得到了提升，本发明所述的低冗余抗双节点翻转的D锁存器，能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。

本发明构造的基于双互锁单元的抗辐照D锁存器，可靠性高，可以为高辐射环境(如航天航空以及地面核电站等)中集成电路芯片的应用提供保护。

附图说明

图1为本发明所述的基于双互锁单元的抗辐照D锁存器的原理示意图；其中，晶体管N14的栅极接收到的信号为CLKN；

图2为本发明所述的基于双互锁单元的抗辐照D锁存器的仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图1说明本实施方式，本实施方式所述的基于双互锁单元的抗辐照D锁存器，包括NMOS晶体管N1至N18、PMOS晶体管P1至P18和一个反向器I1；

晶体管P15至P18的源极和晶体管N15至N18的漏极连接后，作为锁存器的数据输入端D；

晶体管N15至N18的栅极、反向器I1的输入端和晶体管P14的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P15至P18的栅极、反向器I1的输出端和晶体管N14的栅极同时连接；

晶体管P14的漏极、晶体管N14的漏极、晶体管P18的漏极和晶体管N18的源极连接后，作为锁存器的输出端Q；

晶体管P15的漏极、晶体管N15的源极、晶体管P1的栅极、晶体管N1的漏极、晶体管P3的漏极、晶体管N3的栅极、晶体管P5的栅极、晶体管N5的漏极、晶体管P9的漏极和晶体管N9的栅极连接后，作为节点n1；

晶体管P16的漏极、晶体管N16的源极、晶体管P2的漏极、晶体管N2的栅极、晶体管P4的栅极、晶体管N4的漏极、晶体管P8的漏极、晶体管N8的栅极、晶体管P12的栅极和晶体管N12的漏极连接后，作为节点n3；

晶体管P17的漏极、晶体管N17的源极、晶体管P6的漏极、晶体管N6的栅极、晶体管P7的栅极、晶体管N7的漏极、晶体管P10的栅极、晶体管N10的漏极、晶体管P11的漏极和晶体管N11的栅极连接后，作为节点n5；

晶体管P3的栅极、晶体管N3的漏极、晶体管P4的漏极、晶体管N4的栅极、晶体管P13的栅极和晶体管N13的栅极连接后，作为节点n2；

晶体管P7的漏极、晶体管N7的栅极、晶体管P8的栅极和晶体管N8的漏极连接后，作为节点n4；

晶体管P5的漏极、晶体管N5的栅极、晶体管P6的栅极和晶体管N6的漏极连接后，作为节点n6；

晶体管P1至P2的漏极和晶体管N1至N2的栅极连接后，作为节点n7；

晶体管P11的栅极、晶体管N11的漏极、晶体管P12的漏极和晶体管N12的栅极连接后，作为节点n8；

晶体管P9的栅极、晶体管N9的漏极、晶体管P10的漏极和晶体管N10的栅极连接后，作为节点n9；

晶体管P1至P13的源极均与供电电源连接，晶体管N1至N13的源极均与电源地连接；

晶体管P13的漏极与晶体管P14的源极连接，晶体管N14的源极与晶体管N13的漏极连接。

本实施方式所述的基于双互锁单元的抗辐照D锁存器具有一个数据输入端D、一个时钟信号输入端CLK和一个输出端Q；晶体管N1和晶体管P1、晶体管N2和晶体管P2、晶体管N3和晶体管P3、晶体管N4和晶体管P4、及上述8者之间的节点n1、n2、n3、n7构成第一个双互锁单元；晶体管N5和晶体管P5、晶体管N6和晶体管P6、晶体管N9和晶体管P9、晶体管N10和晶体管P10及上述8者之间的节点构成第二个双互锁单元；晶体管N7和晶体管P7、晶体管N8和晶体管P8、晶体管N11和晶体管P11、晶体管N12和晶体管P12、及上述8者之间的节点构成第三个双互锁单元，每个双互锁单元里面的两个敏感节点与其它两个双互锁单元共用，从而实现了对双节点翻转的加固。

本实施方式的发明构思为根据双互锁结构，使得每个双互锁单元里面的两个敏感节点与其它两个双互锁单元共用，从而实现了对双节点翻转的加固设计。因此，本发明可以将翻转节点的状态恢复至原来正确的状态，且大部分晶体管都可以使用最小尺寸来设计，使得漏区敏感面积降低，导致受到辐射粒子轰击的概率也降低，相比于现有的抗辐照D锁存器，其面积、功耗、延迟将会极大的降低。

本实施方式的有益效果是，

(1)本发明共有36个晶体管和一个反向器I1，所用器件少，体积小，结构简单，由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。

(2)在本发明中，数据输入端D只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，数据输入端D仅通过由晶体管P18和晶体管N18构成的传输门就可以直接传输到锁存器的输出端Q)，因此，其延迟也将减少。

(3)现有的抗辐照D锁存器一般都需要结合版图布局才能达到好的抗翻转的能力，而本发明并不需要配合版图优化，因为其内部任意单节点或双节点发生翻转后，都可以恢复，因此，其抗单节点和双节点翻转的能力得到了提升，本发明所述的低冗余抗双节点翻转的D锁存器，能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。

参见图1说明本优选实施方式，优选实施方式为，时钟信号CLK为高电平“1”时，锁存器导通，即：数据输入端D仅通过由晶体管P18和晶体管N18构成的传输门就可以直接传输到锁存器输出端Q；时钟信号CLK为低电平“0”时，锁存器锁存。

参见图1说明本优选实施方式，优选实施方式为，基于双互锁单元的抗辐照D锁存器包括正常工作状态和容错工作状态。

(一)正常工作状态包括如下情况：

情况一：假设锁存器的数据输入端D＝1；

当CLK＝1时，NMOS晶体管N2、N3、N6、N8、N9、N11、N15至N18均打开，NMOS晶体管N1、N4、N5、N7、N10、N12、N13、N14均关闭，PMOS晶体管P2、P3、P6、P8、P9、P11、P13、P15至P18均打开，PMOS晶体管P1、P4、P5、P7、P10、P12、P14均关闭，此时，n1＝n3＝n5＝Q＝1，n2＝n4＝n6＝n7＝n8＝n9＝0；

当CLK＝0时，NMOS晶体管N15至N18和PMOS晶体管P18关闭，PMOS晶体管P14开启，因此，输出端Q将通过导通的PMOS晶体管P13、P14接通供电电源电压，由于锁存器内部互锁的原因，输出端Q将一直保存1状态，锁存器进入锁存状态；此时，数据输入端D的任何变化将不会影响输出Q；

情况二：假设锁存器的数据输入端D＝0；

当CLK＝1时，NMOS晶体管N1、N4、N5、N7、N10、N12、N13、N15至N18均打开，NMOS晶体管N2、N3、N6、N8、N9、N11、N14均关闭，PMOS晶体管P1、P4、P5、P7、P10、P12、P15至P18均打开，PMOS晶体管P2、P3、P6、P8、P9、P11、P13、P14均关闭，此时，n1＝n3＝n5＝Q＝0，n2＝n4＝n6＝n7＝n8＝n9＝1；

当CLK＝0时，NMOS晶体管N15至N18和PMOS晶体管P15至P18关闭，NMOS晶体管N14开启，因此，输出端Q将通过导通的NMOS晶体管N13、N14接通电源地，由于锁存器内部互锁的原因，输出端Q将一直保存0状态，锁存器进入锁存状态，此时，数据输入端D的任何变化将不会影响输出Q；

(二)容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

锁存器的敏感节点为n1、n2、n3、n4、n5、n6、n7、n8和n9；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。

验证试验：具体参见图2，图2中显示了本发明所述基于双互锁单元的抗辐照D锁存器的仿真图，通过该仿真图，可以看出本发明构造的新型基于双互锁单元的抗辐照D锁存器的时序功能和容错功能是正确的。例如：在时间30ns～60ns之间，节点n1、n2、n3、n4、n5、n6、n7分别发生了翻转，但是均能恢复到各自正确的状态；在时间150ns～180之间，节点n1-n2、节点n1-n7发生了翻转，但是也能被恢复到原来各自正确的状态。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。

Claims (5)

1.基于双互锁单元的抗辐照D锁存器，其特征在于，包括NMOS晶体管N1至N18、PMOS晶体管P1至P18和一个反向器I1；

晶体管P15至P18的源极和晶体管N15至N18的漏极连接后，作为锁存器的数据输入端D；

晶体管N15至N18的栅极、反向器I1的输入端和晶体管P14的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P15至P18的栅极、反向器I1的输出端和晶体管N14的栅极同时连接；

晶体管P14的漏极、晶体管N14的漏极、晶体管P18的漏极和晶体管N18的源极连接后，作为锁存器的输出端Q；

晶体管P15的漏极、晶体管N15的源极、晶体管P1的栅极、晶体管N1的漏极、晶体管P3的漏极、晶体管N3的栅极、晶体管P5的栅极、晶体管N5的漏极、晶体管P9的漏极和晶体管N9的栅极连接后，作为节点n1；

晶体管P16的漏极、晶体管N16的源极、晶体管P2的漏极、晶体管N2的栅极、晶体管P4的栅极、晶体管N4的漏极、晶体管P8的漏极、晶体管N8的栅极、晶体管P12的栅极和晶体管N12的漏极连接后，作为节点n3；

晶体管P17的漏极、晶体管N17的源极、晶体管P6的漏极、晶体管N6的栅极、晶体管P7的栅极、晶体管N7的漏极、晶体管P10的栅极、晶体管N10的漏极、晶体管P11的漏极和晶体管N11的栅极连接后，作为节点n5；

晶体管P3的栅极、晶体管N3的漏极、晶体管P4的漏极、晶体管N4的栅极、晶体管P13的栅极和晶体管N13的栅极连接后，作为节点n2；

晶体管P7的漏极、晶体管N7的栅极、晶体管P8的栅极和晶体管N8的漏极连接后，作为节点n4；

晶体管P5的漏极、晶体管N5的栅极、晶体管P6的栅极和晶体管N6的漏极连接后，作为节点n6；

晶体管P1至P2的漏极和晶体管N1至N2的栅极连接后，作为节点n7；

晶体管P11的栅极、晶体管N11的漏极、晶体管P12的漏极和晶体管N12的栅极连接后，作为节点n8；

晶体管P9的栅极、晶体管N9的漏极、晶体管P10的漏极和晶体管N10的栅极连接后，作为节点n9；

晶体管P1至P13的源极均与供电电源连接，晶体管N1至N13的源极均与电源地连接；

晶体管P13的漏极与晶体管P14的源极连接，晶体管N14的源极与晶体管N13的漏极连接。

2.根据权利要求1所述的基于双互锁单元的抗辐照D锁存器，其特征在于，时钟信号CLK为高电平“1”时，锁存器导通，时钟信号CLK为低电平“0”时，锁存器锁存。

3.根据权利要求1所述的基于双互锁单元的抗辐照D锁存器，其特征在于，包括正常工作状态和容错工作状态。

4.根据权利要求3所述的基于双互锁单元的抗辐照D锁存器，其特征在于，正常工作状态包括如下情况：

情况一：假设锁存器的数据输入端D＝1；

当CLK＝1时，NMOS晶体管N2、N3、N6、N8、N9、N11、N15至N18均打开，NMOS晶体管N1、N4、N5、N7、N10、N12、N13、N14均关闭，PMOS晶体管P2、P3、P6、P8、P9、P11、P13、P15至P18均打开，PMOS晶体管P1、P4、P5、P7、P10、P12、P14均关闭，此时，n1＝n3＝n5＝Q＝1，n2＝n4＝n6＝n7＝n8＝n9＝0；

当CLK＝0时，NMOS晶体管N15至N18和PMOS晶体管P18关闭，PMOS晶体管P14开启，因此，输出端Q将通过导通的PMOS晶体管P13、P14接通供电电源电压，由于锁存器内部互锁的原因，输出端Q将一直保存1状态，锁存器进入锁存状态；

情况二：假设锁存器的数据输入端D＝0；

当CLK＝1时，NMOS晶体管N1、N4、N5、N7、N10、N12、N13、N15至N18均打开，NMOS晶体管N2、N3、N6、N8、N9、N11、N14均关闭，PMOS晶体管P1、P4、P5、P7、P10、P12、P15至P18均打开，PMOS晶体管P2、P3、P6、P8、P9、P11、P13、P14均关闭，此时，n1＝n3＝n5＝Q＝0，n2＝n4＝n6＝n7＝n8＝n9＝1；

当CLK＝0时，NMOS晶体管N15至N18和PMOS晶体管P15至P18关闭，NMOS晶体管N14开启，因此，输出端Q将通过导通的NMOS晶体管N13、N14接通电源地，由于锁存器内部互锁的原因，输出端Q将一直保存0状态，锁存器进入锁存状态。

5.根据权利要求3所述的基于双互锁单元的抗辐照D锁存器，其特征在于，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

锁存器的敏感节点为n1、n2、n3、n4、n5、n6、n7、n8和n9，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。