CN109302174A - 低冗余抗辐照d锁存器 - Google Patents

Abstract

低冗余抗辐照D锁存器，属于集成电路可靠性中的抗核加固领域。解决了传统的抗辐照D锁存器所需硬件多、功耗高、延迟时间长以及虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法实现对双节点翻转的容错问题。本发明包括NMOS晶体管N1至N20和PMO晶体管P1至P20，所用器件少，体积小，结构简单，由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。锁存器输入端的信号只通过一个传输门就可以传输到输出端口，数据传输时间短，还能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。本发明可以为高辐射环境(如航天航空以及地面核电站等)中集成电路芯片的应用提供保护。

Description

低冗余抗辐照D锁存器

技术领域

本发明属于集成电路可靠性中的抗辐射加固领域。

背景技术

在航天航空以及地面高辐射应用中，D锁存器需要进行抗辐照的加固保护，主要是为了防止所保存的数据被外界辐射粒子所改变。传统的抗辐照D锁存器一般是采用三模冗余来进行加固，缺点是所需硬件多(高达102个晶体管)、功耗高、延迟时间长，以及虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法实现对双节点翻转的容错。因此，以上存在的问题亟需解决。

发明内容

本发明是为了解决传统的抗辐照D锁存器所需硬件多、功耗高、延迟时间长以及虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法实现对双节点翻转的容错的问题，本发明提供了一种低冗余抗辐照D锁存器。

低冗余抗辐照D锁存器，包括NMOS晶体管N1至N20和PMOS晶体管P1至P20；

晶体管N16的漏极和晶体管N17的漏极连接后，作为锁存器的一个数据输入端，该数据输入端用于接收信号D；

晶体管N18的漏极和晶体管N19的漏极连接后，作为锁存器的另一个数据输入端，该数据输入端用于接收信号DN；锁存器的两个数据输入端接收的信号相反；

晶体管N16至N20的栅极与晶体管P19的栅极同时连接后，作为锁存器的一个时钟信号输入端，该时钟信号输入端用于接收时钟信号CLK；

晶体管P20的栅极与晶体管N15的栅极连接后，作为锁存器的另一个时钟信号输入端，该时钟信号输入端用于接收时钟信号CLKN；锁存器的两个时钟信号输入端接收的信号相反；

晶体管P20的漏极、晶体管N20的源极、晶体管P19的漏极和晶体管N15的漏极连接后，作为锁存器的输出端，该输出端用于输出信号Q；

晶体管N18的源极、晶体管N2的源极、晶体管N6的漏极、晶体管N5的栅极、晶体管P16的栅极、晶体管N10的栅极、晶体管P18的栅极和晶体管N13的栅极连接后，作为节点B；

晶体管N19的源极、晶体管P8的栅极、晶体管N4的栅极、晶体管N8的源极、晶体管N12的漏极、晶体管N11的栅极、晶体管P17的栅极和晶体管N14的栅极连接后，作为节点BB；

晶体管N16的源极、晶体管N1的源极、晶体管N5的漏极、晶体管N6的栅极、晶体管P13的栅极和晶体管N9的栅极连接后，作为节点A；

晶体管N17的源极、晶体管P5的栅极、晶体管N3的栅极、晶体管N7的源极、晶体管N11的漏极和晶体管N12的栅极连接后，作为节点AA；

晶体管P8的漏极、晶体管N4的漏极、晶体管P2的栅极、晶体管P3的栅极、晶体管P12的栅极和晶体管N7的栅极连接后，作为节点E；

晶体管P4的栅极、晶体管N1的栅极、晶体管P16的漏极、晶体管N10的漏极、晶体管P10的栅极和晶体管P11的栅极连接后，作为节点EE；

晶体管P5的漏极、晶体管N3的漏极、晶体管P1的栅极、晶体管P6的栅极、晶体管N8的栅极和晶体管P15的栅极连接后，作为节点F；

晶体管N2的栅极、晶体管P7的栅极、晶体管P13的漏极、晶体管N9的漏极、晶体管P9的栅极和晶体管P14的栅极连接后，作为节点FF；

晶体管P1至P3的源极、晶体管P6的源极、晶体管P9至P11的源极、晶体管P14的源极和晶体管P17均与供电电源连接；

晶体管N3至N6的源极和晶体管N9至N13的源极均与电源地连接；

晶体管P3的漏极与晶体管P4的源极连接，晶体管P4的漏极与晶体管P5的源极连接；

晶体管P1的漏极与晶体管N1的漏极连接，晶体管P2的漏极与晶体管N2的漏极连接；晶体管P6的漏极与晶体管P7的源极连接，晶体管P7的漏极与晶体管P8的源极连接；

晶体管P11的漏极与晶体管P12的源极连接，晶体管P12的漏极与晶体管P13的源极连接，

晶体管P9的漏极与晶体管N7的漏极连接，晶体管P10的漏极与晶体管N8的漏极连接，晶体管P14的漏极与晶体管P15的源极连接，晶体管P15的漏极与晶体管P16的源极连接；

晶体管P17的漏极与晶体管P18的源极连接；晶体管P18的漏极与晶体管P19的源极连接；晶体管N15的源极与晶体管N14的漏极连接；晶体管N14的源极与晶体管N13的漏极连接。

优选的是，时钟信号CLK为高电平“1”时，锁存器导通；时钟信号CLK为低电平“0”时，锁存器锁存。

优选的是，锁存器锁存低电平“0”时，锁存器敏感节点为B、E、F、BB、EE和FF；

锁存器锁存高电平“1”时，锁存器敏感节点为A、E、F、AA、EE和FF。

优选的是，所述的低冗余抗辐照D锁存器，包括正常工作状态和容错工作状态。

正常工作状态包括如下情况：

情况一：锁存器的一个数据输入端接收的信号D＝1，则DN＝0；

(1)当CLK＝1时，CLKN＝0，此时，NMOS晶体管N1、N3、N6、N7、N9、N12、N16至N20均打开，NMOS晶体管N2、N4、N5、N8、N10、N11、N13至N15均关闭，PMOS晶体管P1、P6至P9、P14至P18、P20均打开，PMOS晶体管P2至P5、P10至P13、P19均关闭，此时，A＝E＝AA＝EE＝Q＝1，B＝F＝BB＝FF＝0；

(2)当CLK＝0时，CLKN＝1，NMOS晶体管N16至N20和PMOS晶体管P20关闭，PMOS晶体管P19开启，因此，锁存器输出信号Q的输出端将通过导通的PMOS晶体管P17至P19接通供电电源电压，由于锁存器内部互锁的原因，信号Q将一直保存1状态，锁存器进入锁存状态；

情况二：锁存器的一个数据输入端接收的信号D＝0，则DN＝1；

(1)当CLK＝1时，CLKN＝0，此时，NMOS晶体管N2、N4、N5、N8、N10、N11、N13、N14、N16至N20均打开，NMOS晶体管N1、N3、N6、N7、N9、N12、N15均关闭，PMOS晶体管P2至P5、P10至P13、P20均打开，PMOS晶体管P1、P6至P9、P14至P19均关闭，此时，A＝E＝AA＝EE＝Q＝0，B＝F＝BB＝FF＝1；

(2)当CLK＝0时，CLKN＝1，NMOS晶体管N16至N20和PMOS晶体管P20关闭，NMOS晶体管N15开启，因此，锁存器输出信号Q的输出端将通过导通的NMOS晶体管N13至N15接通电源地，由于锁存器输内部互锁的原因，信号Q将一直保存0状态，锁存器进入锁存状态。

容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：

当锁存器锁存低电平“0”时，其敏感节点为B、E、F、BB、EE、FF，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点A、AA中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态；

情况二：

当锁存器锁存高电平“1”时，其敏感节点为A、E、F、AA、EE、FF，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点B、BB中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。

原理分析：

容错工作状态与锁存器的数据输入端接收的数据信号D无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，低冗余抗辐照D锁存器容错工作状态分析如下：当时钟信号CLK＝0，CLKN＝1，8个内部节点A＝E＝AA＝EE＝1，B＝F＝BB＝FF＝0，输出信号Q＝1时，此时该锁存器的内部敏感节点有6个，分别为A，E，F，AA，EE，FF，所述上述6个敏感节点中的一个或两个发生翻转时的具体情形如下：

1、当节点A被翻转到0的时候，NMOS晶体管N6、N9将被关闭。剩余节点将保持各自的状态不变，因此，PMOS晶体管P1和NMOS晶体管N1将一直被打开，A节点将被拉回到原来的1，然后，NMOS晶体管N6、N9将被重新打开。

2、当节点E被翻转到0的时候，NMOS晶体管N7将被关闭，PMOS晶体管P3、P2将被打开。剩余节点将保持各自的状态不变，因此，PMOS晶体管P6、P7、P8将一直处于开启状态，这将恢复节点E到原来正确的1状态。

3、当节点F被翻转到1的时候，NMOS晶体管N8将被打开，PMOS晶体管P1、P6将被关闭。剩余节点将保持各自的状态不变，因此，NMOS晶体管N3将一直处于开启状态，这将恢复节点F到原来正确的0状态。

4、当节点AA被翻转到0的时候，NMOS晶体管N12、N3将被关闭，剩余节点将保持各自的状态不变，因此，PMOS晶体管P9和NMOS晶体管N7将一直被打开，AA节点将被拉回到原来的1，然后，NMOS晶体管N12、N3将被重新打开。

5、当节点EE被翻转到0的时候，NMOS晶体管N1将被关闭，PMOS晶体管P11、P10将被打开，剩余节点将保持各自的状态不变，因此，PMOS晶体管P14、P15、P16将一直处于开启状态，这将恢复节点EE到原来正确的1状态。

6、当节点FF被翻转到1的时候，NMOS晶体管N2将被打开，PMOS晶体管P9、P14将被关闭，剩余节点将保持各自的状态不变，因此，NMOS晶体管N9将一直处于开启状态，这将恢复节点FF到原来正确的0状态。

7、当节点A和E发生翻转的时候，PMOS晶体管P3、P2将被开启，NMOS晶体管N7、N9、N6将被关闭。但是由于剩余节点的状态没有发生改变，因此PMOS晶体管P6、P7、P8都一直开启，节点E将恢复1状态；PMOS晶体管P1和NMOS晶体管N1将一直被打开，A节点将被拉回到原来的1。

8、当节点A和F发生翻转的时候，NMOS晶体管N9、N6和PMOS晶体管P1、P6将被关闭，NMOS晶体管N8将被打开。但是由于剩余节点的状态没有发生改变，因此NMOS晶体管N3将一直处于开启状态，这将恢复节点F到原来正确的0状态。PMOS晶体管P1将会被重新打开，通过导通的PMOS晶体管P1和NMOS晶体管N1，节点A将会被恢复。

9、当节点E和F发生翻转的时候，NMOS晶体管N7将被关闭，PMOS晶体管P3、P2将被打开，NMOS晶体管N8将被打开，PMOS晶体管P1、P6将被关闭。由于剩余节点的状态没有发生改变，因此NMOS晶体管N3将会一直打开，节点F将会恢复到原来的0状态。此时，PMOS晶体管P6将会被重新打开。通过导通的PMOS晶体管P6～P8，节点E将恢复到原来的1状态。

10、当节点AA和EE发生翻转的时候，PMOS晶体管P11、P10将被开启，NMOS晶体管N1、N3、N12将被关闭，但是由于剩余节点的状态没有发生改变，因此PMOS晶体管P14、P15、P16都一直开启，节点EE将恢复1状态；PMOS晶体管P9和NMOS晶体管N7将一直被打开，AA节点将被拉回到原来的1。

11、当节点AA和FF发生翻转的时候，NMOS晶体管N12、N3和PMOS晶体管P9、P14将被关闭，NMOS晶体管N2将被打开，但是由于剩余节点的状态没有发生改变，因此NMOS晶体管N9将一直处于开启状态，这将恢复节点FF到原来正确的0状态。PMOS晶体管P9将会被重新打开，通过导通的PMOS晶体管P9和NMOS晶体管N7，节点AA将会被恢复。

12、当节点EE和FF发生翻转的时候，NMOS晶体管N1将被关闭，PMOS晶体管P11、P10将被打开，NMOS晶体管N2将被打开，PMOS晶体管P9、P14将被关闭。由于剩余节点的状态没有发生改变，因此NMOS晶体管N9将会一直打开，节点FF将会恢复到原来的0状态。此时，PMOS晶体管P14将会被重新打开。通过导通的PMOS晶体管P14～P16，节点EE将恢复到原来的1状态。

13、当节点A和AA发生翻转的时候，NMOS晶体管N6、N9、N12、N3将被关闭。剩余节点将保持各自的状态不变，因此，PMOS晶体管P1和NMOS晶体管N1将一直被打开，A节点将被拉回到原来的1，然后，NMOS晶体管N6、N9将被重新打开。PMOS晶体管P9和NMOS晶体管N7将一直被打开，AA节点将被拉回到原来的1，然后，NMOS晶体管N12、N3将被重新打开。

14、当节点A和EE发生翻转的时候，NMOS晶体管N6、N9、N1将被关闭，PMOS晶体管P11、P10将被打开。剩余节点将保持各自的状态不变，因此，PMOS晶体管P1和NMOS晶体管N1将一直被打开，A节点将被拉回到原来的1，然后，NMOS晶体管N6、N9将被重新打开。PMOS晶体管P14、P15、P16将一直处于开启状态，这将恢复节点EE到原来正确的1状态。

15、当节点A和FF发生翻转的时候，NMOS晶体管N6、N9将被关闭，NMOS晶体管N2将被打开，PMOS晶体管P9、P14将被关闭。剩余节点将保持各自的状态不变，因此，PMOS晶体管P1和NMOS晶体管N1将一直被打开，A节点将被拉回到原来的1，然后，NMOS晶体管N6、N9将被重新打开，这将恢复节点FF到原来正确的0状态。

16、当节点E和AA发生翻转的时候，NMOS晶体管N7、N12、N3将被关闭，PMOS晶体管P3、P2将被打开。剩余节点将保持各自的状态不变，因此，PMOS晶体管P6、P7、P8将一直处于开启状态，这将恢复节点E到原来正确的1状态，晶体管NMOS晶体管N7将被重新打开。因此，PMOS晶体管P9和NMOS晶体管N7将使得AA节点被拉回到原来的1。

17、当节点E和EE发生翻转的时候，NMOS晶体管N7将被关闭，PMOS晶体管P3、P2将被打开。NMOS晶体管N1将被关闭，PMOS晶体管P11、P10将被打开，剩余节点将保持各自的状态不变，因此，PMOS晶体管P6、P7、P8将一直处于开启状态，这将恢复节点E到原来正确的1状态；PMOS晶体管P14、P15、P16将一直处于开启状态，这将恢复节点EE到原来正确的1状态。

18、当节点E和FF发生翻转的时候，NMOS晶体管N7将被关闭，PMOS晶体管P3、P2将被打开。NMOS晶体管N2将被打开，PMOS晶体管P9、P14将被关闭，剩余节点将保持各自的状态不变，因此，PMOS晶体管P6、P7、P8将一直处于开启状态，这将恢复节点E到原来正确的1状态；NMOS晶体管N9也将一直处于开启状态，因此节点FF也能恢复到原来的0状态。

19、当节点F和AA发生翻转的时候，NMOS晶体管N8将被打开，PMOS晶体管P1、P6将被关闭，NMOS晶体管N12、N3将被关闭，剩余节点将保持各自的状态不变，因此，PMOS晶体管P9和NMOS晶体管N7将一直被打开，AA节点将被拉回到原来的1，然后，NMOS晶体管N12、N3将被重新打开，NMOS晶体管N12、N3也将被重新打开，节点F也能被恢复至原来的状态0。

20、当节点F和EE发生翻转的时候，NMOS晶体管N8将被打开，PMOS晶体管P1、P6将被关闭。NMOS晶体管N1将被关闭，PMOS晶体管P11、P10将被打开，剩余节点将保持各自的状态不变，因此，PMOS晶体管P14、P15、P16将一直处于开启状态，这将恢复节点EE到原来正确的1状态；NMOS晶体管N3也将一直处于开启状态，因此节点F也能恢复到原来的0状态。

21、当节点F和FF发生翻转的时候，NMOS晶体管N8将被打开，PMOS晶体管P1、P6将被关闭，NMOS晶体管N2将被打开，PMOS晶体管P9、P14将被关闭，剩余节点将保持各自的状态不变，因此，NMOS晶体管N3和N9也将一直处于开启状态，因此节点F和FF也能恢复到原来的0状态。

综上，当6个敏感节点中的一个或两个发生翻转时，通过上述的分析，可以发现，总有两个或两个以上的节点没有发生改变，通过其保存的值，这些翻转的状态都可以恢复。

本发明的发明构思为根据辐射粒子轰击半导体器件产生的物理特性来进行加固设计，因此，本发明将锁存器内部敏感节点降为6个，敏感面积降低，导致受到辐射粒子轰击的概率也降低，相比于现有的抗辐照D锁存器，其面积、功耗、延迟将会极大的降低。

本发明带来的有益效果是，

(1)本发明共有40个晶体管构成，所用器件少，体积小，结构简单，由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。

(2)在本发明中，数据输入端的信号D只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，信号D仅通过由晶体管P20和晶体管N20构成的传输门就可以直接传输到锁存器输出端，输出信号Q)，因此，其延迟也将减少。

(3)现有的抗辐照D锁存器一般都需要结合版图布局才能达到好的抗翻转的能力，而本发明并不需要配合版图优化，因为其内部任意单节点或双节点发生翻转后，都可以恢复，因此，其抗单节点和双节点翻转的能力得到了提升，本发明所述的抗核加固D锁存器，能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。

本发明构造的低冗余抗辐照D锁存器，可以为高辐射环境(如航天航空以及地面核电站等)中集成电路芯片的应用提供保护。

附图说明

图1为本发明所述的低冗余抗辐照D锁存器的原理示意图；

图2为本发明所述的低冗余抗辐照D锁存器的仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图1说明本实施方式，本实施方式所述的低冗余抗辐照D锁存器，包括NMOS晶体管N1至N20和PMOS晶体管P1至P20；

晶体管N16的漏极和晶体管N17的漏极连接后，作为锁存器的一个数据输入端，该数据输入端用于接收信号D；

晶体管N18的漏极和晶体管N19的漏极连接后，作为锁存器的另一个数据输入端，该数据输入端用于接收信号DN；锁存器的两个数据输入端接收的信号相反；

晶体管N16至N20的栅极与晶体管P19的栅极同时连接后，作为锁存器的一个时钟信号输入端，该时钟信号输入端用于接收时钟信号CLK；

晶体管P20的栅极与晶体管N15的栅极连接后，作为锁存器的另一个时钟信号输入端，该时钟信号输入端用于接收时钟信号CLKN；锁存器的两个时钟信号输入端接收的信号相反；

晶体管P20的漏极、晶体管N20的源极、晶体管P19的漏极和晶体管N15的漏极连接后，作为锁存器的输出端，该输出端用于输出信号Q；

晶体管N18的源极、晶体管N2的源极、晶体管N6的漏极、晶体管N5的栅极、晶体管P16的栅极、晶体管N10的栅极、晶体管P18的栅极和晶体管N13的栅极连接后，作为节点B；

晶体管N19的源极、晶体管P8的栅极、晶体管N4的栅极、晶体管N8的源极、晶体管N12的漏极、晶体管N11的栅极、晶体管P17的栅极和晶体管N14的栅极连接后，作为节点BB；

晶体管N16的源极、晶体管N1的源极、晶体管N5的漏极、晶体管N6的栅极、晶体管P13的栅极和晶体管N9的栅极连接后，作为节点A；

晶体管N17的源极、晶体管P5的栅极、晶体管N3的栅极、晶体管N7的源极、晶体管N11的漏极和晶体管N12的栅极连接后，作为节点AA；

晶体管P8的漏极、晶体管N4的漏极、晶体管P2的栅极、晶体管P3的栅极、晶体管P12的栅极和晶体管N7的栅极连接后，作为节点E；

晶体管P4的栅极、晶体管N1的栅极、晶体管P16的漏极、晶体管N10的漏极、晶体管P10的栅极和晶体管P11的栅极连接后，作为节点EE；

晶体管P5的漏极、晶体管N3的漏极、晶体管P1的栅极、晶体管P6的栅极、晶体管N8的栅极和晶体管P15的栅极连接后，作为节点F；

晶体管N2的栅极、晶体管P7的栅极、晶体管P13的漏极、晶体管N9的漏极、晶体管P9的栅极和晶体管P14的栅极连接后，作为节点FF；

晶体管P1至P3的源极、晶体管P6的源极、晶体管P9至P11的源极、晶体管P14的源极和晶体管P17均与供电电源连接；

晶体管N3至N6的源极和晶体管N9至N13的源极均与电源地连接；

晶体管P3的漏极与晶体管P4的源极连接，晶体管P4的漏极与晶体管P5的源极连接；

晶体管P1的漏极与晶体管N1的漏极连接，晶体管P2的漏极与晶体管N2的漏极连接；晶体管P6的漏极与晶体管P7的源极连接，晶体管P7的漏极与晶体管P8的源极连接；

晶体管P11的漏极与晶体管P12的源极连接，晶体管P12的漏极与晶体管P13的源极连接，

晶体管P9的漏极与晶体管N7的漏极连接，晶体管P10的漏极与晶体管N8的漏极连接，晶体管P14的漏极与晶体管P15的源极连接，晶体管P15的漏极与晶体管P16的源极连接；

晶体管P17的漏极与晶体管P18的源极连接；晶体管P18的漏极与晶体管P19的源极连接；晶体管N15的源极与晶体管N14的漏极连接；晶体管N14的源极与晶体管N13的漏极连接。

本实施方式所述的低冗余抗辐照D锁存器具有两个数据输入端、一个输出端和两个时钟信号的输入端。

本发明的发明构思为根据辐射粒子轰击半导体器件产生的物理特性来进行加固设计，因此，本发明将锁存器内部敏感节点降为6个，敏感面积降低，导致受到辐射粒子轰击的概率也降低，相比于现有的抗辐照D锁存器，其面积、功耗、延迟将会极大的降低。

(1)本发明共有40个晶体管构成，所用器件少，体积小，结构简单，由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。

(2)在本发明中，数据输入端的信号D只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，信号D仅通过由晶体管P20和晶体管N20构成的传输门就可以直接传输到锁存器输出端，输出信号Q)，因此，其延迟也将减少。

(3)现有的抗辐照D锁存器一般都需要结合版图布局才能达到好的抗翻转的能力，而本发明并不需要配合版图优化，因为其内部任意单节点或双节点发生翻转后，都可以恢复，因此，其抗单节点和双节点翻转的能力得到了提升，本发明所述的抗核加固D锁存器，能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。

参见图1说明本优选实施方式，优选实施方式为，时钟信号CLK为高电平“1”时，锁存器导通，即：锁存器导通状态，信号D仅通过由晶体管P20和晶体管N20构成的传输门就可以直接传输到锁存器输出端，输出信号Q；时钟信号CLK为低电平“0”时，锁存器锁存。

本发明所述锁存器虽然节点共有8个，分别为A，B，E，F，AA，BB，EE，FF，但是根据锁存的值，其敏感节点降为6个：

锁存器锁存低电平“0”时，锁存器敏感节点为B、E、F、BB、EE和FF；

锁存器锁存高电平“1”时，锁存器敏感节点为A、E、F、AA、EE和FF。

参见图1说明本优选实施方式，优选实施方式为，低冗余抗辐照D锁存器包括正常工作状态和容错工作状态。

(一)正常工作状态包括如下情况：

情况一：锁存器的一个数据输入端接收的信号D＝1，则DN＝0；

(1)当CLK＝1时，CLKN＝0，此时，NMOS晶体管N1、N3、N6、N7、N9、N12、N16至N20均打开，NMOS晶体管N2、N4、N5、N8、N10、N11、N13至N15均关闭，PMOS晶体管P1、P6至P9、P14至P18、P20均打开，PMOS晶体管P2至P5、P10至P13、P19均关闭，此时，A＝E＝AA＝EE＝Q＝1，B＝F＝BB＝FF＝0；

(2)当CLK＝0时，CLKN＝1，NMOS晶体管N16至N20和PMOS晶体管P20关闭，PMOS晶体管P19开启，因此，锁存器输出信号Q的输出端将通过导通的PMOS晶体管P17至P19接通供电电源电压，由于锁存器内部互锁的原因，信号Q将一直保存1状态，锁存器进入锁存状态；此时，信号D的任何变化将不会影响信号Q；

情况二：锁存器的一个数据输入端接收的信号D＝0，则DN＝1；

(1)当CLK＝1时，CLKN＝0，此时，NMOS晶体管N2、N4、N5、N8、N10、N11、N13、N14、N16至N20均打开，NMOS晶体管N1、N3、N6、N7、N9、N12、N15均关闭，PMOS晶体管P2至P5、P10至P13、P20均打开，PMOS晶体管P1、P6至P9、P14至P19均关闭，此时，A＝E＝AA＝EE＝Q＝0，B＝F＝BB＝FF＝1；

(2)当CLK＝0时，CLKN＝1，NMOS晶体管N16至N20和PMOS晶体管P20关闭，NMOS晶体管N15开启，因此，锁存器输出信号Q的输出端将通过导通的NMOS晶体管N13至N15接通电源地，由于锁存器输内部互锁的原因，信号Q将一直保存0状态，锁存器进入锁存状态；此时，信号D的任何变化将不会影响信号Q；

(二)容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：

当锁存器锁存低电平“0”时，其敏感节点为B、E、F、BB、EE、FF，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点A、AA、中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态；

情况二：

当锁存器锁存高电平“1”时，其敏感节点为A、E、F、AA、EE、FF，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点B、BB中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。

验证试验：具体参见图2，图2中显示了本发明所述低冗余抗辐照D锁存器的仿真图，通过该仿真图，可以看出本发明构造的新型低冗余抗辐照D锁存器的时序功能和容错功能是正确的。例如：在CLK为25ns～55ns之间，节点A、E、F、AA、EE、FF各发生了一次翻转，但是均能恢复到原来的状态；在CLK为150ns～180ns之间，节点A-F、A-AA、A-EE、A-FF分别发生了双节点的翻转，也均能恢复到原来的状态。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。

Claims (6)

1.低冗余抗辐照D锁存器，其特征在于，包括NMOS晶体管N1至N20和PMOS晶体管P1至P20；

晶体管N16的漏极和晶体管N17的漏极连接后，作为锁存器的一个数据输入端，该数据输入端用于接收信号D；

晶体管N18的漏极和晶体管N19的漏极连接后，作为锁存器的另一个数据输入端，该数据输入端用于接收信号DN；锁存器的两个数据输入端接收的信号相反；

晶体管N16至N20的栅极与晶体管P19的栅极同时连接后，作为锁存器的一个时钟信号输入端，该时钟信号输入端用于接收时钟信号CLK；

晶体管P20的栅极与晶体管N15的栅极连接后，作为锁存器的另一个时钟信号输入端，该时钟信号输入端用于接收时钟信号CLKN；锁存器的两个时钟信号输入端接收的信号相反；

晶体管P20的漏极、晶体管N20的源极、晶体管P19的漏极和晶体管N15的漏极连接后，作为锁存器的输出端，该输出端用于输出信号Q；

晶体管N18的源极、晶体管N2的源极、晶体管N6的漏极、晶体管N5的栅极、晶体管P16的栅极、晶体管N10的栅极、晶体管P18的栅极和晶体管N13的栅极连接后，作为节点B；

晶体管N19的源极、晶体管P8的栅极、晶体管N4的栅极、晶体管N8的源极、晶体管N12的漏极、晶体管N11的栅极、晶体管P17的栅极和晶体管N14的栅极连接后，作为节点BB；

晶体管N16的源极、晶体管N1的源极、晶体管N5的漏极、晶体管N6的栅极、晶体管P13的栅极和晶体管N9的栅极连接后，作为节点A；

晶体管N17的源极、晶体管P5的栅极、晶体管N3的栅极、晶体管N7的源极、晶体管N11的漏极和晶体管N12的栅极连接后，作为节点AA；

晶体管P8的漏极、晶体管N4的漏极、晶体管P2的栅极、晶体管P3的栅极、晶体管P12的栅极和晶体管N7的栅极连接后，作为节点E；

晶体管P4的栅极、晶体管N1的栅极、晶体管P16的漏极、晶体管N10的漏极、晶体管P10的栅极和晶体管P11的栅极连接后，作为节点EE；

晶体管P5的漏极、晶体管N3的漏极、晶体管P1的栅极、晶体管P6的栅极、晶体管N8的栅极和晶体管P15的栅极连接后，作为节点F；

晶体管N2的栅极、晶体管P7的栅极、晶体管P13的漏极、晶体管N9的漏极、晶体管P9的栅极和晶体管P14的栅极连接后，作为节点FF；

晶体管P1至P3的源极、晶体管P6的源极、晶体管P9至P11的源极、晶体管P14的源极和晶体管P17均与供电电源连接；

晶体管N3至N6的源极和晶体管N9至N13的源极均与电源地连接；

晶体管P3的漏极与晶体管P4的源极连接，晶体管P4的漏极与晶体管P5的源极连接；

晶体管P1的漏极与晶体管N1的漏极连接，晶体管P2的漏极与晶体管N2的漏极连接；

晶体管P6的漏极与晶体管P7的源极连接，晶体管P7的漏极与晶体管P8的源极连接；

晶体管P11的漏极与晶体管P12的源极连接，晶体管P12的漏极与晶体管P13的源极连接，

晶体管P9的漏极与晶体管N7的漏极连接，晶体管P10的漏极与晶体管N8的漏极连接，晶体管P14的漏极与晶体管P15的源极连接，晶体管P15的漏极与晶体管P16的源极连接；

晶体管P17的漏极与晶体管P18的源极连接；晶体管P18的漏极与晶体管P19的源极连接；晶体管N15的源极与晶体管N14的漏极连接；晶体管N14的源极与晶体管N13的漏极连接。

2.根据权利要求1所述的低冗余抗辐照D锁存器，其特征在于，时钟信号CLK为高电平“1”时，锁存器导通；时钟信号CLK为低电平“0”时，锁存器锁存。

3.根据权利要求1或2所述的低冗余抗辐照D锁存器，其特征在于，

锁存器锁存低电平“0”时，锁存器敏感节点为B、E、F、BB、EE和FF；

锁存器锁存高电平“1”时，锁存器敏感节点为A、E、F、AA、EE和FF。

4.根据权利要求1所述的低冗余抗辐照D锁存器，其特征在于，包括正常工作状态和容错工作状态。

5.根据权利要求4所述的低冗余抗辐照D锁存器，其特征在于，正常工作状态包括如下情况：

情况一：锁存器的一个数据输入端接收的信号D＝1，则DN＝0；

(1)当CLK＝1时，CLKN＝0，此时，NMOS晶体管N1、N3、N6、N7、N9、N12、N16至N20均打开，NMOS晶体管N2、N4、N5、N8、N10、N11、N13至N15均关闭，PMOS晶体管P1、P6至P9、P14至P18、P20均打开，PMOS晶体管P2至P5、P10至P13、P19均关闭，此时，A＝E＝AA＝EE＝Q＝1，B＝F＝BB＝FF＝0；

(2)当CLK＝0时，CLKN＝1，NMOS晶体管N16至N20和PMOS晶体管P20关闭，PMOS晶体管P19开启，因此，锁存器输出信号Q的输出端将通过导通的PMOS晶体管P17至P19接通供电电源电压，由于锁存器内部互锁的原因，信号Q将一直保存1状态，锁存器进入锁存状态；

情况二：锁存器的一个数据输入端接收的信号D＝0，则DN＝1；

(1)当CLK＝1时，CLKN＝0，此时，NMOS晶体管N2、N4、N5、N8、N10、N11、N13、N14、N16至N20均打开，NMOS晶体管N1、N3、N6、N7、N9、N12、N15均关闭，PMOS晶体管P2至P5、P10至P13、P20均打开，PMOS晶体管P1、P6至P9、P14至P19均关闭，此时，A＝E＝AA＝EE＝Q＝0，B＝F＝BB＝FF＝1；

(2)当CLK＝0时，CLKN＝1，NMOS晶体管N16至N20和PMOS晶体管P20关闭，NMOS晶体管N15开启，因此，锁存器输出信号Q的输出端将通过导通的NMOS晶体管N13至N15接通电源地，由于锁存器输内部互锁的原因，信号Q将一直保存0状态，锁存器进入锁存状态。

6.根据权利要求4所述的低冗余抗辐照D锁存器，其特征在于，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：

当锁存器锁存低电平“0”时，其敏感节点为B、E、F、BB、EE、FF，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点A、AA中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态；

情况二：

当锁存器锁存高电平“1”时，其敏感节点为A、E、F、AA、EE、FF，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点B、BB中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。