CN111030668B - 在中低频电路系统中应用的抗电荷共享d锁存器 - Google Patents

Abstract

在中低频电路系统中应用的抗电荷共享D锁存器，属于集成电路可靠性中的抗辐射加固领域。解决了传统的抗电荷共享D锁存器存在硬件开销大、器件面积大、功耗高、传输时间长的问题。本发明将晶体管TP1的栅极、晶体管TN3的栅极和节点S5相连接，将晶体管TP2的栅极、晶体管TN4的栅极和节点S6相连接，将晶体管TP9的栅极、晶体管TN9的栅极和节点S1相连接，将晶体管TP10的栅极、晶体管TN10的栅极和节点S2相连接，这种连接方式可以将面积最小化，因为在版图上一般采取就近连接的方式来降低版图面积；同时，这种连接方式还可以同时提高对节点S3、S4、S7、S8的抗翻转的能力。本发明主要应用于中低频电路系统中。

Description

在中低频电路系统中应用的抗电荷共享D锁存器

技术领域

本发明属于集成电路可靠性中的抗辐射加固领域。

背景技术

集成电路工艺发展到了纳米时代，电源电压和器件的尺寸随之不断减小，电路节点电容也不断减少，导致节点存储的电荷急剧下降，因此，CMOS电路愈发容易受到辐射效应引起的软错误影响.当高能粒子轰击电路的敏感节点时，所带电荷被敏感节点收集，如果节点的逻辑状态发生了改变，称为单粒子翻转，集成电路工艺不断缩减，晶体管尺寸不断下降，芯片的集成度迅速上升，导致晶体管间的距离随之减小，高能粒子轰击电路产生的电荷可能被2个节点收集，导致2个节点逻辑状态同时发生改变，称为单粒子双点翻转；相关研究表明，当集成电路的特征尺寸进入90nm以后，电荷共享导致的双点翻转已经成为严重问题。

电荷共享是指高能粒子轰击硅材料，所带电荷被多个敏感节点收集，使得多个节点的逻辑状态同时发生翻转的现象，一般来说，2个以上节点翻转的概率很小。

国内外研究学者提出的相关加固的方法有：(1)版图设计中增加节点距离、保护环和阱隔离等，只能在一定程度上缓解翻转对电路的影响，并不能完全消除这种影响；(2)在锁存器的输入端构造脉冲过滤单元，以过滤输入端的双点翻转；(3)构造冗余反馈的互锁电路；(4)多模冗余；(5)插入阻塞单元来阻塞瞬态故障的传播路径。而传统的抗电荷共享D锁存器一般硬件开销很大、器件面积大、功耗高、传输时间长，因此，以上问题亟需解决。

发明内容

本发明是为了解决传统的抗电荷共享D锁存器存在硬件开销大、器件面积大、功耗高、传输时间长的问题，本发明提供了一种在中低频电路系统中应用的抗电荷共享D锁存器。

在中低频电路系统中应用的抗电荷共享D锁存器，包括20个NMOS晶体管TN1至TN20和20个PMOS晶体管TP1至TP20；

晶体管TN16至TN20的漏极和晶体管TP20的源极连接后，作为锁存器的输入端D；

晶体管TP20的漏极、晶体管TN20的源极、晶体管TP19的漏极和晶体管TN13的漏极连接后，作为锁存器的输出端Q，还作为节点Q；

晶体管TN16至TN20的栅极和晶体管TP19的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管TP20的栅极和晶体管TN13的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLKN的输入端输入的信号与时钟信号CLK的输入端输入的信号相反；

晶体管TP1至TP4的源极、晶体管TP9至TP12的源极和晶体管TP17的源极均与电源正极连接；

晶体管TP3的栅极、晶体管TP5的漏极、晶体管TN3的漏极、晶体管TP6的栅极和晶体管TN6的栅极连接后，作为节点S3；

晶体管TP3的漏极与晶体管TP7的源极连接，晶体管TP7的栅极、晶体管TN1的栅极、晶体管TN2的漏极、晶体管TN6的源极、晶体管TN10的栅极和晶体管TP10的栅极连接后，作为节点S2；

晶体管TP7的漏极与晶体管TN5的漏极连接，晶体管TN5的栅极、晶体管TP5的栅极、晶体管TP6的漏极、晶体管TN4的漏极、晶体管TP4的栅极和晶体管TN16的源极连接后，作为节点S4；

晶体管TN5的源极、晶体管TN1的漏极、晶体管TN2的栅极、晶体管TP8的栅极、晶体管TN9的栅极、晶体管TP9的栅极和晶体管TN17的源极连接后，作为节点S1；

晶体管TN1的源极接电源地；

晶体管TP1的栅极、晶体管TN3的栅极、晶体管TN11的源极、晶体管TN7的漏极、晶体管TN8的栅极、晶体管TP16的栅极和晶体管TN19的源极连接后，作为节点S5；

晶体管TP1的漏极与晶体管TP5的源极连接，

晶体管TN3的源极接电源地；

晶体管TP2的栅极、晶体管TN4的栅极、晶体管TP15的栅极、晶体管TN7的栅极、晶体管TN8的漏极和晶体管TN12的源极连接后，作为节点S6；

晶体管TP2的漏极与晶体管TP6的源极连接，晶体管TN4的源极接电源地；

晶体管TP4的漏极与晶体管TP8的源极连接，晶体管TP8的漏极与晶体管TN6的漏极连接，晶体管TN2的源极接电源地；

晶体管TP11的栅极、晶体管TP13的漏极、晶体管TN9的漏极、晶体管TP14的栅极和晶体管TN12的栅极连接后，作为节点S7；

晶体管TP11的漏极与晶体管TP15的源极连接，晶体管TP15的漏极与晶体管TN11的漏极连接，晶体管TN11的栅极、晶体管TP13的栅极、晶体管TP14的漏极、晶体管TN10的漏极、晶体管TP12的栅极和晶体管TN18的源极连接后，作为节点S8；

晶体管TN7的源极接电源地；

晶体管TP9的漏极与晶体管TP13的源极连接，晶体管TN9的源极接电源地；

晶体管TP10的漏极与晶体管TP14的源极连接，晶体管TN10的源极接电源地；

晶体管TP12的漏极与晶体管TP16的源极连接，晶体管TP16的漏极与晶体管TN12的漏极连接，晶体管TN8的源极接电源地；

晶体管TP17的栅极和晶体管TN15的栅极均作为节点S3；

晶体管TP18的栅极和晶体管TN14的栅极均作为节点S7；

晶体管TP17的漏极与晶体管TP18的源极连接，晶体管TP18的漏极与晶体管TP19的源极连接；

晶体管TN13的源极与晶体管TN14的漏极连接，晶体管TN14的源极与晶体管TN15的漏极连接，晶体管TN15的源极接电源地。

优选的是，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。

优选的是，当时钟信号CLK为低电平“0”，且锁存器锁存高电平“1”时，根据辐射翻转机制，节点S2和S6只能收集负电荷并产生负脉冲电压，该负脉冲电压并不能使节点S2和S6翻转，故锁存器的敏感节点为S1、S3、S4、S5、S7、S8和Q；

当时钟信号CLK为低电平“0”，且锁存器锁存低电平“0”时，根据辐射翻转机制，节点S1和S5只能收集负电荷并产生负脉冲电压，该负脉冲电压并不能使节点S1和S5翻转，故锁存器的敏感节点为S2、S3、S4、S6、S7、S8及Q。

优选的是，所述的在中低频电路系统中应用的抗电荷共享D锁存器，包括正常工作状态和容错工作状态。

优选的是，正常工作状态包括如下情况：

情况一：当CLK＝1时，CLKN＝0，锁存器处于传输模式，由于晶体管TP20和晶体管TN20均是打开的，故，当D＝1时，Q＝1；当D＝0时，Q＝0；

情况二：当CLK＝0时，CLKN＝1，锁存器处于保存模式，由于晶体管TP20和晶体管TN20均是关闭的，故，Q的输出被锁存，与D的值无关；

其中，

当S3＝S7＝0，晶体管TP17至TP119均是打开的，Q将被连接到电源正极，此时Q＝1；

当S3＝S7＝1，晶体管TN13至TN15均是打开的，Q将被连接到电源地，此时Q＝0。

优选的是，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当锁存器锁存低电平“0”时，其敏感节点为S2、S3、S4、S6、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S1、S5以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当锁存器锁存高电平“1”时，其敏感节点为S1、S3、S4、S5、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S2和S6以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

原理分析：

容错工作状态与锁存器的数据输入端D接收的数据信号无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，本发明所述在中低频电路系统中应用的抗电荷共享D锁存器容错工作状态分析如下：当时钟信号CLK＝0，S1＝S4＝S5＝S8＝1，S2＝S3＝S6＝S7＝0，且Q＝1，此时该锁存器的内部敏感节点有7个，为S1、S3、S4、S5、S7、S8以及Q，上述7个敏感节点中的一个或两个发生翻转时的具体情形如下：

1、当节点S1被翻转的时候，TN2和TN9被关闭，并且打开TP8、TP9；节点S2、S3、S4节点保持原来的值，所以TP3、TP7、TN5是打开的，这可以快速的恢复节点S1；

2、当节点S3被翻转的时候，TN6被打开，且TP3、TP6被关闭；但是节点S4和S5将保持它们原来的值，这将打开TN3和关闭TP5；然后，节点S3将被快速的恢复；

3、当节点S4被翻转的时候，TN5被关闭，且TP5、TP4被打开。但是由于TP2、TP6是打开的、所以该节点S4也可以被快速的恢复；

4、当节点S5被翻转的时候，TN8和TN3被关闭，并且打开TP16、TP1；S6、S7、S8节点保持原来的值，所以TP11、TP13、TN11是打开的，这可以快速的恢复节点S5；

5、当节点S7被翻转的时候，TN12被打开，且TP11、TP14被关闭；但是节点S8和S1将保持它们原来的值，这将打开TN9和关闭TP13；然后，S7将被快速的恢复；

6、当节点S8被翻转的时候，TN11被关闭，且TP13、TP12被打开。但是由于TP10、TP14是打开的、所以该节点也可以被快速的恢复；

7、当节点Q被翻转的时候，由于内部的S1～S8节点都没有发生翻转，所以TP17～TP19是打开的，此时，该节点Q也可以被快速的恢复。

8、当电荷共享翻转(S1、S3)的时候，TN2和TN9被关闭，并且TP8、TP9、TN6被打开，且TP3、TP6被关闭；但是节点S4和S5将保持它们原来的值，这将打开TN3和关闭TP5；然后，S3将被快速的恢复、并打开TP3，节点S1将通过导通的TP3、TP7、TN5来恢复；

9、当电荷共享翻转(S1、S4)的时候，TN2和TN9被关闭，并且打开TP8、TP9；TN5被关闭，且TP5、TP4被打开。但是由于TP2、TP6是打开的、所以节点S4可以被快速的恢复，然后打开TN5，节点S1就可以通过导通的TP3、TP7、TN5来恢复；

10、当电荷共享翻转(S3、S4)的时候，TN6被打开，且TP3、TP6被关闭；TN5被关闭，且TP5、TP4被打开。但是，S5将保持它原来的值，这将打开TN3，并恢复节点S3，然后打开TP6；由于TP2、TP6是打开的、所以节点S4节点也可以被快速的恢复；

11、当电荷共享翻转(S5、S7)的时候，TN8和TN3被关闭，并且TP16、TP1、TN12被打开，且TP11、TP14被关闭；但是节点S1和S8将保持它们原来的值，这将打开TN9和关闭TP13；然后，节点S7将被快速的恢复、并打开TP11，S5将通过导通的TP11、TP15、TN11来恢复；

12、当电荷共享翻转(S5、S8)的时候，TN8和TN3被关闭，并且打开TP16、TP1；TN11被关闭，且TP13、TP12被打开。但是由于TP10、TP14是打开的、所以节点S8可以被快速的恢复，然后打开TN11，节点S5就可以通过导通的TP11、TP15、TN11来恢复；

13、当电荷共享翻转(S7、S8)的时候，TN12被打开，且TP11、TP14被关闭；TN11被关闭，且TP13、TP12被打开。但是，S1将保持它原来的值，这将打开TN9，并恢复节点S7，然后打开TP14；由于TP10、TP14是打开的、所以节点S8也可以被快速的恢复；

14、当电荷共享翻转(S1、S5)的时候，TN2和TN9被关闭，并且打开TP8、TP9；节点S2、S3、S4节点保持原来的值，所以TP3、TP7、TN5是打开的，这可以快速的恢复节点S1；TN8和TN3被关闭，并且打开TP16、TP1；节点S6、S7、S8保持原来的值，所以TP11、TP13、TN11是打开的，这可以快速的恢复节点S5；

15、当电荷共享翻转(S1、S7)的时候，TN2和TN9被关闭，并且打开TP8、TP9；S2、S3、S4节点保持原来的值，所以TP3、TP7、TN5是打开的，这可以快速的恢复节点S1；TN12被打开且TP11、TP14被关闭；但是节点S8和S1保持原来的值，这将打开TN9和关闭TP13；然后，S7将被快速的恢复；

16、当电荷共享翻转(S1、S8)的时候，TN2和TN9被关闭，并且打开TP8、TP9；S2、S3、S4节点保持原来的值，所以TP3、TP7、TN5是打开的，这可以快速的恢复节点S1；TN11被关闭，且TP13、TP12被打开。但是由于TP10、TP14是打开的、所以节点S8也可以被快速的恢复；

17、当电荷共享翻转(S3、S5)的时候，TN6被打开，且TP3、TP6被关闭，TN8和TN3被关闭，并且打开TP16、TP1；节点S6、S7、S8节点保持原来的值，所以TP11、TP13、TN11是打开的，这可以快速的恢复节点S5，然后打开TN3，将快速恢复节点S3；

18、当电荷共享翻转(S3、S7)的时候，TN6被打开且TP3、TP6被关闭；但是节点S4和S5将保持它们原来的值，这将打开TN3和关闭TP5；然后，节点S3将被快速的恢复；TN12被打开，且TP11、TP14被关闭；但是节点S8和S1将保持它们原来的值，这将打开TN9和关闭TP13；然后，节点S7将被快速的恢复；

19、当电荷共享翻转(S3、S8)的时候，TN6被打开，且TP3、TP6被关闭；但是节点S4和S5将保持它们原来的值，这将打开TN3和关闭TP5；然后，节点S3将被快速的恢复；TN11被关闭，且TP13、TP12被打开。但是由于TP10、TP14是打开的、所以节点S8也可以被快速的恢复；

20、当电荷共享翻转(S4、S5)的时候，TN5被关闭，且TP5、TP4被打开。但是由于TP2、TP6是打开的、所以节点S4也可以被快速的恢复；TN8和TN3被关闭，并且打开TP16、TP1；S6、S7、S8节点保持原来的值，所以TP11、TP13、TN11是打开的，这可以快速的恢复节点S5；

21、当电荷共享翻转(S4、S7)的时候，TN12被打开，且TP11、TP14被关闭；但是节点S8和S1将保持它们原来的值，这将打开TN9和关闭TP13；然后，S7将被快速的恢复；TN5被关闭且TP5、TP4被打开。但是由于TP2、TP6是打开的，所以S4节点也可以被快速的恢复；

22、当电荷共享翻转(S4、S8)的时候，TN5被关闭，且TP5、TP4被打开。但是由于TP2、TP6是打开的、所以S4节点也可以被快速的恢复。TN11被关闭，且TP13、TP12被打开。但是由于TP10、TP14是打开的，所以S8节点也可以被快速的恢复；

23、当电荷共享翻转(S1、Q)的时候，TN2和TN9被关闭，并且打开TP8、TP9；S2、S3、S4节点保持原来的值，所以TP3、TP7、TN5是打开的，这可以快速的恢复节点S1；节点Q的翻转将由导通的TP17～TP19所恢复；

24、当电荷共享翻转(S3、Q)的时候，TN6被打开，且TP3、TP6被关闭；但是节点S4和S5将保持它们原来的值，这将打开TN3和关闭TP5；然后，S3将被快速的恢复；节点Q的翻转将由导通的TP17～TP19所恢复；

25、当电荷共享翻转(S4、Q)的时候，TN5被关闭，且TP5、TP4被打开。但是由于TP2、TP6是打开的，所以S4节点也可以被快速的恢复；节点Q的翻转将由导通的TP17～TP19所恢复；

26、当电荷共享翻转(S5、Q)的时候，TN8和TN3被关闭，并且打开TP16、TP1；S6、S7、S8节点保持原来的值，所以TP11、TP13、TN11是打开的，这可以快速的恢复节点S5；节点Q的翻转将由导通的TP17～TP19所恢复；

27、当电荷共享翻转(S7、Q)的时候，TN12被打开，且TP11、TP14被关闭；但是节点S8和S1将保持它们原来的值，这将打开TN9和关闭TP13；然后，S7将被快速的恢复；节点Q的翻转将由导通的TP17～TP19所恢复；

28、当电荷共享翻转(S8、Q)的时候，TN11被关闭且TP13、TP12被打开。但是由于TP10、TP14是打开的，所以S8节点也可以被快速的恢复；节点Q的翻转将由导通的TP17～TP19所恢复。本发明带来的有益效果是，本发明要研究的是由单个高能粒子入射引起的单点翻转和双点翻转。本发明构造了一种新的抗电荷共享的D锁存器，能够实现对双节点翻转的容错，相比于现存的锁存器，本发明共有40个晶体管，结构简单、由于，所用器件少、器件面积和体积更小、实现器件的低冗余，还能降低整个锁存器的功耗及拥有较低的硬件开销。

在本发明中，输入端的信号只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，锁存器的输入端D与输出端Q通过晶体管TP20和晶体管TN20构成的传输门直接连接)，因此，其延迟也将减少，传输时间更短。

本发明可以为一些高辐射环境，例如航天航空以及医疗等中的微芯片提供容错保护。

说明书附图

图1为本发明所述的在中低频电路系统中应用的抗电荷共享D锁存器的原理示意图

图2为本发明所述的在中低频电路系统中应用的抗电荷共享D锁存器的仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图1说明本实施方式，本实施方式所述的在中低频电路系统中应用的抗电荷共享D锁存器，包括20个NMOS晶体管TN1至TN20和20个PMOS晶体管TP1至TP20；

晶体管TN16至TN20的漏极和晶体管TP20的源极连接后，作为锁存器的输入端D；

晶体管TP20的漏极、晶体管TN20的源极、晶体管TP19的漏极和晶体管TN13的漏极连接后，作为锁存器的输出端Q，还作为节点Q；

晶体管TN16至TN20的栅极和晶体管TP19的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管TP20的栅极和晶体管TN13的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLKN的输入端输入的信号与时钟信号CLK的输入端输入的信号相反；

晶体管TP1至TP4的源极、晶体管TP9至TP12的源极和晶体管TP17的源极均与电源正极连接；

晶体管TP3的栅极、晶体管TP5的漏极、晶体管TN3的漏极、晶体管TP6的栅极和晶体管TN6的栅极连接后，作为节点S3；

晶体管TP3的漏极与晶体管TP7的源极连接，晶体管TP7的栅极、晶体管TN1的栅极、晶体管TN2的漏极、晶体管TN6的源极、晶体管TN10的栅极和晶体管TP10的栅极连接后，作为节点S2；

晶体管TP7的漏极与晶体管TN5的漏极连接，晶体管TN5的栅极、晶体管TP5的栅极、晶体管TP6的漏极、晶体管TN4的漏极、晶体管TP4的栅极和晶体管TN16的源极连接后，作为节点S4；

晶体管TN5的源极、晶体管TN1的漏极、晶体管TN2的栅极、晶体管TP8的栅极、晶体管TN9的栅极、晶体管TP9的栅极和晶体管TN17的源极连接后，作为节点S1；

晶体管TN1的源极接电源地；

晶体管TP1的栅极、晶体管TN3的栅极、晶体管TN11的源极、晶体管TN7的漏极、晶体管TN8的栅极、晶体管TP16的栅极和晶体管TN19的源极连接后，作为节点S5；

晶体管TP1的漏极与晶体管TP5的源极连接，

晶体管TN3的源极接电源地；

晶体管TP2的栅极、晶体管TN4的栅极、晶体管TP15的栅极、晶体管TN7的栅极、晶体管TN8的漏极和晶体管TN12的源极连接后，作为节点S6；

晶体管TP2的漏极与晶体管TP6的源极连接，晶体管TN4的源极接电源地；

晶体管TP4的漏极与晶体管TP8的源极连接，晶体管TP8的漏极与晶体管TN6的漏极连接，晶体管TN2的源极接电源地；

晶体管TP11的栅极、晶体管TP13的漏极、晶体管TN9的漏极、晶体管TP14的栅极和晶体管TN12的栅极连接后，作为节点S7；

晶体管TP11的漏极与晶体管TP15的源极连接，晶体管TP15的漏极与晶体管TN11的漏极连接，晶体管TN11的栅极、晶体管TP13的栅极、晶体管TP14的漏极、晶体管TN10的漏极、晶体管TP12的栅极和晶体管TN18的源极连接后，作为节点S8；

晶体管TN7的源极接电源地；

晶体管TP9的漏极与晶体管TP13的源极连接，晶体管TN9的源极接电源地；

晶体管TP10的漏极与晶体管TP14的源极连接，晶体管TN10的源极接电源地；

晶体管TP12的漏极与晶体管TP16的源极连接，晶体管TP16的漏极与晶体管TN12的漏极连接，晶体管TN8的源极接电源地；

晶体管TP17的栅极和晶体管TN15的栅极均作为节点S3；

晶体管TP18的栅极和晶体管TN14的栅极均作为节点S7；

晶体管TP17的漏极与晶体管TP18的源极连接，晶体管TP18的漏极与晶体管TP19的源极连接；

晶体管TN13的源极与晶体管TN14的漏极连接，晶体管TN14的源极与晶体管TN15的漏极连接，晶体管TN15的源极接电源地。

本实施方式将晶体管TP1的栅极、晶体管TN3的栅极和节点S5相连接，将晶体管TP2的栅极、晶体管TN4的栅极和节点S6相连接，将晶体管TP9的栅极、晶体管TN9的栅极和节点S1相连接，将晶体管TP10的栅极、晶体管TN10的栅极和节点S2相连接，这种连接方式可以将面积最小化，因为在版图上一般采取就近连接的方式来降低版图面积；同时，这种连接方式还可以同时提高对节点S3、S4、S7、S8的抗翻转的能力，如当节点S4和S5节点同时翻转后，这两个节点可以通过各自的子反馈环来恢复，因此，可以容错很高的翻转电荷；另外，这种连接方式还可以将MOS管TN3、TN4、TN9、TN10的尺寸最小化，使得容错能力与管的尺寸无关。但是，缺点是增加了翻转恢复时间，因为这种类似反相器的连接方式在一个节点翻转时，可以同时控制更多的晶体管开或者关，因此，增加了额外的时间来恢复这些管子，导致轰击节点的恢复时间将会增加，从而影响系统的工作频率，因此，本发明主要适用于中低频电路中。

本发明采用较多NMOS管来构造，又可以保证该电路具有较低的延迟和较高的工作频率，因此又可以实现在中低频电路中的高速操作。

本发明构造了一种新的抗电荷共享的D锁存器，能够实现对双节点翻转的容错，相比于现存的锁存器，本发明共有40个晶体管，结构简单、由于，所用器件少、器件面积和体积更小、实现器件的低冗余，还能降低整个锁存器的功耗及拥有较低的硬件开销。

本发明所述的在中低频电路系统中应用的抗电荷共享D锁存器的电路结构对称，可以使得版图对称，面积更小。

在本发明中，输入端的信号只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，锁存器的输入端D与输出端Q通过晶体管TP20和晶体管TN20构成的传输门直接连接)，因此，其延迟也将减少，传输时间更短。

进一步的，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。

更进一步的，虽然本发明节点共有9个，分别为S1、S2、S3、S4、S5、S6、S7、S8及Q，但是根据锁存的值，其敏感节点将是7个，具体为：

当时钟信号CLK为低电平“0”，且锁存器锁存高电平“1”时，根据辐射翻转机制，节点S2和S6只能收集负电荷并产生负脉冲电压，该负脉冲电压并不能使节点S2和S6翻转，故锁存器的敏感节点为S1、S3、S4、S5、S7、S8和Q；由于该电路的对称性，所有敏感节点对称；

当时钟信号CLK为低电平“0”，且锁存器锁存低电平“0”时，根据辐射翻转机制，节点S1和S5只能收集负电荷并产生负脉冲电压，该负脉冲电压并不能使节点S1和S5翻转，故锁存器的敏感节点为S2、S3、S4、S6、S7、S8及Q。由于该电路的对称性，所有敏感节点对称；

更进一步的，所述的在中低频电路系统中应用的抗电荷共享D锁存器，包括正常工作状态和容错工作状态。

更进一步的，正常工作状态包括如下情况：

情况一：当CLK＝1时，CLKN＝0，锁存器处于传输模式，由于晶体管TP20和晶体管TN20均是打开的，故，当D＝1时，Q＝1；当D＝0时，Q＝0；

锁存器处于传输模式，且当D＝1，Q＝1时，由于晶体管TP20和TN20是打开的，此时，TP19和TN13是关闭的，TN16～TN19是打开的，S1＝S4＝S5＝S8＝1；S2＝S3＝S6＝S7＝0，所以TP1、TP4、TP5、TP8、TP9、TP12、TP13、TP16、TN1、TN4、TN6、TN7、TN10、TN12、TN14和TN15是关闭的、剩余其它晶体管是打开的，此时，反馈锁存环将被成功地建立起来。

锁存器处于传输模式，且当D＝0，Q＝0时；此时，S1＝S4＝S5＝S8＝0；此时，TN16～TN19打开；由于，CLK＝1，同时S2＝S3＝S6＝S7＝1，所以TP2、TP3、TP6、TP7、TP10、TP11、TP14、TP15、TN2、TN3、TN5、TN8、TN9、TN11、TP17和TP18是关闭的，剩余的晶体管处于打开的状态。因此，当D＝0时候，反馈环也能正确的建立。

情况二：当CLK＝0时，CLKN＝1，锁存器处于保存模式，由于晶体管TP20和晶体管TN20均是关闭的，故，Q的输出被锁存，与D的值无关；

其中，

当S3＝S7＝0，晶体管TP17至TP119均是打开的，Q将被连接到电源正极，此时Q＝1；

当S3＝S7＝1，晶体管TN13至TN15均是打开的，Q将被连接到电源地，此时Q＝0。

更进一步的，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当锁存器锁存低电平“0”时，其敏感节点为S2、S3、S4、S6、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S1、S5以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当锁存器锁存高电平“1”时，其敏感节点为S1、S3、S4、S5、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S2和S6以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

图2中显示了本发明所述的在中低频电路系统中应用的抗电荷共享D锁存器的仿真图，通过该仿真图，可以看出构造的在中低频电路系统中应用的抗电荷共享D锁存器的时序功能和容错功能是正确的。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。

Claims (6)

1.在中低频电路系统中应用的抗电荷共享D锁存器，其特征在于，包括20个NMOS晶体管TN1至TN20和20个PMOS晶体管TP1至TP20；

晶体管TN16至TN20的漏极和晶体管TP20的源极连接后，作为锁存器的输入端D；

晶体管TP20的漏极、晶体管TN20的源极、晶体管TP19的漏极和晶体管TN13的漏极连接后，作为锁存器的输出端Q，还作为节点Q；

晶体管TN16至TN20的栅极和晶体管TP19的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管TP20的栅极和晶体管TN13的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLKN的输入端输入的信号与时钟信号CLK的输入端输入的信号相反；

晶体管TP1至TP4的源极、晶体管TP9至TP12的源极和晶体管TP17的源极均与电源正极连接；

晶体管TP3的栅极、晶体管TP5的漏极、晶体管TN3的漏极、晶体管TP6的栅极和晶体管TN6的栅极连接后，作为节点S3；

晶体管TP3的漏极与晶体管TP7的源极连接，晶体管TP7的栅极、晶体管TN1的栅极、晶体管TN2的漏极、晶体管TN6的源极、晶体管TN10的栅极和晶体管TP10的栅极连接后，作为节点S2；

晶体管TP7的漏极与晶体管TN5的漏极连接，晶体管TN5的栅极、晶体管TP5的栅极、晶体管TP6的漏极、晶体管TN4的漏极、晶体管TP4的栅极和晶体管TN16的源极连接后，作为节点S4；

晶体管TN5的源极、晶体管TN1的漏极、晶体管TN2的栅极、晶体管TP8的栅极、晶体管TN9的栅极、晶体管TP9的栅极和晶体管TN17的源极连接后，作为节点S1；

晶体管TN1的源极接电源地；

晶体管TP1的栅极、晶体管TN3的栅极、晶体管TN11的源极、晶体管TN7的漏极、晶体管TN8的栅极、晶体管TP16的栅极和晶体管TN19的源极连接后，作为节点S5；

晶体管TP1的漏极与晶体管TP5的源极连接，

晶体管TN3的源极接电源地；

晶体管TP2的栅极、晶体管TN4的栅极、晶体管TP15的栅极、晶体管TN7的栅极、晶体管TN8的漏极和晶体管TN12的源极连接后，作为节点S6；

晶体管TP2的漏极与晶体管TP6的源极连接，晶体管TN4的源极接电源地；

晶体管TP4的漏极与晶体管TP8的源极连接，晶体管TP8的漏极与晶体管TN6的漏极连接，晶体管TN2的源极接电源地；

晶体管TP11的栅极、晶体管TP13的漏极、晶体管TN9的漏极、晶体管TP14的栅极和晶体管TN12的栅极连接后，作为节点S7；

晶体管TP11的漏极与晶体管TP15的源极连接，晶体管TP15的漏极与晶体管TN11的漏极连接，晶体管TN11的栅极、晶体管TP13的栅极、晶体管TP14的漏极、晶体管TN10的漏极、晶体管TP12的栅极和晶体管TN18的源极连接后，作为节点S8；

晶体管TN7的源极接电源地；

晶体管TP9的漏极与晶体管TP13的源极连接，晶体管TN9的源极接电源地；

晶体管TP10的漏极与晶体管TP14的源极连接，晶体管TN10的源极接电源地；

晶体管TP12的漏极与晶体管TP16的源极连接，晶体管TP16的漏极与晶体管TN12的漏极连接，晶体管TN8的源极接电源地；

晶体管TP17的栅极和晶体管TN15的栅极均作为节点S3；

晶体管TP18的栅极和晶体管TN14的栅极均作为节点S7；

晶体管TP17的漏极与晶体管TP18的源极连接，晶体管TP18的漏极与晶体管TP19的源极连接；

晶体管TN13的源极与晶体管TN14的漏极连接，晶体管TN14的源极与晶体管TN15的漏极连接，晶体管TN15的源极接电源地。

2.根据权利要求1所述的在中低频电路系统中应用的抗电荷共享D锁存器，其特征在于，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。

3.根据权利要求1所述的在中低频电路系统中应用的抗电荷共享D锁存器，其特征在于，

当时钟信号CLK为低电平“0”，且锁存器锁存高电平“1”时，锁存器的敏感节点为S1、S3、S4、S5、S7、S8和Q；

当时钟信号CLK为低电平“0”，且锁存器锁存低电平“0”时，锁存器的敏感节点为S2、S3、S4、S6、S7、S8及Q。

4.根据权利要求1所述的在中低频电路系统中应用的抗电荷共享D锁存器，其特征在于，包括正常工作状态和容错工作状态。

5.根据权利要求4所述的在中低频电路系统中应用的抗电荷共享D锁存器，其特征在于，正常工作状态包括如下情况：

情况一：当CLK＝1时，CLKN＝0，锁存器处于传输模式，由于晶体管TP20和晶体管TN20均是打开的，故，当D＝1时，Q＝1；当D＝0时，Q＝0；

情况二：当CLK＝0时，CLKN＝1，锁存器处于保存模式，由于晶体管TP20和晶体管TN20均是关闭的，故，Q的输出被锁存，与D的值无关；

其中，

当S3＝S7＝0，晶体管TP17至TP119均是打开的，Q将被连接到电源正极，此时Q＝1；

当S3＝S7＝1，晶体管TN13至TN15均是打开的，Q将被连接到电源地，此时Q＝0。

6.根据权利要求4所述的在中低频电路系统中应用的抗电荷共享D锁存器，其特征在于，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当锁存器锁存低电平“0”时，其敏感节点为S2、S3、S4、S6、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S1、S5以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当锁存器锁存高电平“1”时，其敏感节点为S1、S3、S4、S5、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S2和S6以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

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