CN116545418A - 抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路 - Google Patents
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Abstract
本发明公开了一种抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，包括：反相器电路、时钟控制反相器电路、锁存单元、延迟电路和驱动反相器电路；第一反相器电路的输出端接第一时钟控制反相器电路的输入端和延迟电路的输入端；延迟电路的输出端接第二时钟控制反相器电路的输入端；第一时钟控制反相器电路的输出端接第一锁存单元和第三时钟控制反相器电路；第二时钟控制反相器电路的输出端接第一锁存单元和第四时钟控制反相器电路；第四时钟控制反相器电路的输出端接第二锁存单元；第三时钟控制反相器电路的输出端接第二锁存单元和驱动反相器电路。本发明可同时实现抗单粒子翻转加固和抗单粒子瞬态加固。
Description
技术领域
本发明属于电路设计技术领域，尤其涉及一种抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路。
背景技术
单粒子瞬态(SET)是指当高能粒子轰击到器件敏感区，会在器件中产生瞬态脉冲。瞬态脉冲沿着电路中的数据通路向下传播，可能被电路中的时序单元锁存，进而导致电路系统输出故障，发生软错误。单粒子翻转(SEU)是指集成电路器件敏感区，受到单个高能粒子的轰击，使器件的逻辑状态发生翻转的现象。单粒子翻转产生的错误数据可能导致错误的指令并引发系统功能紊乱，影响航天系统的正常运行，严重时会发生灾难性事故。单粒子翻转主要出现在时序电路中，当高能粒子轰击到时序电路的敏感节点中，带电粒子与半导体材料相互作用，产生电子空穴对，这些载流子在浓度梯度以及电场的作用下进行运动，在敏感节点处进行积累，当达到一定的程度，会改变敏感节点处的电平，时序电路的存储状态发生改变，即单粒子翻转。另外，当组合逻辑电路受到粒子轰击时，组合逻辑电路中有可能产生SET，尽管它不会直接造成存储单元翻转，但它可以传播到时序电路输入端从而间接造成时序电路翻转。
触发器电路是时序电路中的基本单元，其本身的抗辐射性能十分关键。目前，提升触发器抗单粒子翻转的电路结构多使用双模冗余设计，三模冗余设计，晶体管级联，晶体管堆叠等，这些结构有些对单粒子翻转有一定的抑制作用，但同时也增加了很大的面积和功耗开销，且随着工艺尺寸的减小，这些结构所能起到的加固效果越来越差。
发明内容
本发明的技术解决问题：克服现有技术的不足，提供一种抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，旨在同时实现抗单粒子翻转加固和抗单粒子瞬态加固。
为了解决上述技术问题，本发明公开了一种抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，包括：反相器电路、时钟控制反相器电路、锁存单元、延迟电路和驱动反相器电路；其中，反相器电路，包括：第一反相器电路、第二反相器电路和第三反相器电路；时钟控制反相器电路，包括：第一时钟控制反相器电路、第二时钟控制反相器电路、第三时钟控制反相器电路和第四时钟控制反相器电路；锁存单元，包括：第一锁存单元和第二锁存单元；
第一反相器电路的输出端分别接第一时钟控制反相器电路的输入端和延迟电路的输入端；
延迟电路的输出端接第二时钟控制反相器电路的输入端；
第一时钟控制反相器电路的输出端分别接第一锁存单元的输入端in11和第三时钟控制反相器电路的输入端；
第二时钟控制反相器电路的输出端分别接第一锁存单元的输入端in12和第四时钟控制反相器电路的输入端；
第四时钟控制反相器电路的输出端接第二锁存单元的输入端in22；
第三时钟控制反相器电路的输出端分别接第二锁存单元的输入端in21和驱动反相器电路的输入端。
在上述抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路中，还包括：第二反相器电路和第三反相器电路；
第二反相器电路和第三反相器电路串联，用于为第一时钟控制反相器电路、第二时钟控制反相器电路、第三时钟控制反相器电路、第四时钟控制反相器电路、第一锁存单元和第二锁存单元提供时钟信号CK1和时钟信号CK2。
在上述抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路中，
第二反相器电路的输入端接输入时钟信号CLK；
第二反相器电路输出时钟信号CK1，第三反相器电路输出时钟信号CK2；其中，时钟信号CK1和时钟信号CK2为互补时钟信号，即，时钟信号CK1为时钟信号CLK的反相信号，时钟信号CK2为时钟信号CK1的反相信号；时钟信号CK1和时钟信号CK2共同控制数据信号在触发器电路中的传播。
在上述抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路中，时钟控制反相器电路是：由一组互补时钟信号控制的反相器电路，包括：PMOS管P21、PMOS管P22、NMOS管N21和NMOS管N22；
PMOS管P21、PMOS管P22、NMOS管N21和NMOS管N22串联；
PMOS管P22的栅极接时钟信号CK1，NMOS管N21接时钟信号CK2；或，PMOS管P22的栅极接时钟信号CK2，NMOS管N21接时钟信号CK1；
PMOS管P21和NMOS管N22的栅极共同作为时钟控制反相器电路的输入端，用于接输入信号。
在上述抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路中，延迟电路由N个延迟单元串联构成，用于使第一时钟控制反相器电路的输入信号与第二时钟控制反相器电路的输入信号之间的时间延迟大于相应工艺的单粒子脉冲宽度。
在上述抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路中，延迟单元由若干个反相器构成；构成反相器的MOS管的宽长比以及级数根据工艺单粒子脉冲宽度的范围确定。
在上述抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路中，锁存单元，包括：反相器D1、反相器D2、反相器D3和反相器D4；其中，反相器D1，包括：依次串联的PMOS管P41、PMOS管P42、NMOS管N41和NMOS管N42；反相器D2，包括：依次串联的PMOS管P43、PMOS管P44、NMOS管N43和NMOS管N44；反相器D3，包括：依次串联的PMOS管P45、PMOS管P46、NMOS管N45和NMOS管N46；反相器D4，包括：依次串联的PMOS管P47、PMOS管P48、NMOS管N47和NMOS管N48；
输入信号in1分别接PMOS管P42的栅极、NMOS管N41的栅极、PMOS管P44的栅极、NMOS管N43的栅极和反相器D3的输出端；
输入信号in2分别接PMOS管P41的栅极、NMOS管N42的栅极、PMOS管P43的栅极、NMOS管N44的栅极和反相器D4的输出端；
PMOS管P46的栅极和PMOS管P48的栅极分别接时钟信号CK1，NMOS管N45的栅极和NMOS管N47的栅极分别接时钟信号CK2；或，PMOS管P46的栅极和PMOS管P48的栅极分别接时钟信号CK2，NMOS管N45的栅极和NMOS管N47的栅极分别接时钟信号CK1；
反相器D1的输出端n1分别接PMOS管P45的栅极和NMOS管N48的栅极；反相器D2的输出端n2分别接NMOS管N46的栅极和PMOS管P47的栅极。
在上述抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路中，对于锁存单元，当输入信号in1和输入信号in2的状态相同时，反相器D1和反相器D2导通，输入信号in1和输入信号in2向下传递，进而改变输出端n1和输出端n2的状态。
在上述抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路中，对于锁存单元，当时钟信号CK1为高电平“1”，时钟信号CK2为低电平“0”时，PMOS管P46、PMOS管P48、NMOS管N45和NMOS管N47处于关闭状态，输出端n1和输出端n2的状态无法通过反相器D3和反相器D4传递到锁存单元的数据输入端；当时钟信号CK1为低电平“0”，时钟信号CK2为高电平“1”时，PMOS管P46、PMOS管P48、NMOS管N45和NMOS管N47处于导通状态，输出端n1和输出端n2的状态通过反相器D3和反相器D4传递到锁存单元的数据输入端。
在上述抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路中，锁存单元采用电路加固技术和版图加固技术相结合的方式，实现内部节点的抗单粒子翻转加固。
本发明具有以下优点：
(1)本发明公开了一种抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，能够同时对单粒子翻转和单粒子瞬态进行加固。
(2)本发明设计的电路结构，能够降低电路动态功耗。
(3)本发明采用电路设计和版图设计相结合的形式，加固效果好。
附图说明
图1是本发明实施例中一种抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路的电路结构图；
图2是本发明实施例中一种时钟控制反相器电路的电路结构图；
图3是本发明实施例中一种延迟单元的电路结构图；
图4是本发明实施例中一种锁存单元的电路结构图；
图5是本发明实施例中一种锁存单元的功能示意图；
图6是本发明实施例中一种触发器电路滤除数据输入信号D中的单粒子瞬态脉冲的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明公开的实施方式作进一步详细描述。
本发明公开了一种抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，主要包括反相器电路、时钟控制反相器电路、延迟电路和锁存单元。反相器电路用于反相数据输入信号D、反相时钟输入信号CLK、以及输出数据输出信号Q。时钟控制反相器电路用于控制数据信号在触发器电路中的传播。延迟电路用于产生两个具有一定时间延迟的数据信号，延迟宽度大于相应工艺的单粒子脉冲宽度。锁存单元具有很强的抗单粒子翻转特性，结合延迟电路可以有效滤除数据输入信号D中的单粒子瞬态脉冲。本发明实现的抗辐射加固触发器电路结构具有很强的抗单粒子瞬态和抗单粒子翻转特性。
如图1，在本实施例中，该抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，包括：反相器电路、时钟控制反相器电路、锁存单元、延迟电路和驱动反相器电路109。其中，反相器电路具体可以包括：第一反相器电路101、第二反相器电路110和第三反相器电路111；时钟控制反相器电路具体可以包括：第一时钟控制反相器电路103、第二时钟控制反相器电路104、第三时钟控制反相器电路105和第四时钟控制反相器电路106；锁存单元具体可以包括：第一锁存单元107和第二锁存单元108。
第一反相器电路101的输出端分别接第一时钟控制反相器电路103的输入端和延迟电路的输入端；延迟电路的输出端接第二时钟控制反相器电路104的输入端；第一时钟控制反相器电路103的输出端分别接第一锁存单元107的输入端in11和第三时钟控制反相器电路105的输入端；第二时钟控制反相器电路104的输出端分别接第一锁存单元107的输入端in12和第四时钟控制反相器电路106的输入端；第四时钟控制反相器电路106的输出端接第二锁存单元108的输入端in22；第三时钟控制反相器电路105的输出端分别接第二锁存单元108的输入端in21和驱动反相器电路109的输入端。
在本实施例中，该抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，还可以包括：第二反相器电路110和第三反相器电路111。其中，第二反相器电路110和第三反相器电路111串联，用于为第一时钟控制反相器电路103、第二时钟控制反相器电路104、第三时钟控制反相器电路105、第四时钟控制反相器电路106、第一锁存单元107和第二锁存单元108提供时钟信号CK1和时钟信号CK2。
优选的，第二反相器电路110的输入端接输入时钟信号CLK；第二反相器电路110输出时钟信号CK1，第三反相器电路111输出时钟信号CK2。其中，时钟信号CK1和时钟信号CK2为互补时钟信号，即，时钟信号CK1为时钟信号CLK的反相信号，时钟信号CK2为时钟信号CK1的反相信号；时钟信号CK1和时钟信号CK2共同控制数据信号在触发器电路中的传播。
在本实施例中，时钟控制反相器电路是：由一组互补时钟信号控制的反相器电路。如图2，时钟控制反相器电路包括：PMOS管P21、PMOS管P22、NMOS管N21和NMOS管N22。其中，PMOS管P21、PMOS管P22、NMOS管N21和NMOS管N22串联。PMOS管P22的栅极接时钟信号CK1，NMOS管N21接时钟信号CK2；或，PMOS管P22的栅极接时钟信号CK2，NMOS管N21接时钟信号CK1；例如，对于第一时钟控制反相器电路103、第二时钟控制反相器电路104，PMOS管P22的栅极接时钟信号CK2，NMOS管N21接时钟信号CK1；对于第三时钟控制反相器电路105、第四时钟控制反相器电路106，PMOS管P22的栅极接时钟信号CK1，NMOS管N21接时钟信号CK2。PMOS管P21和NMOS管N22的栅极共同作为时钟控制反相器电路的输入端，用于接输入信号。
在本实施例中，延迟电路由N个延迟单元102串联构成，用于使第一时钟控制反相器电路103的输入信号与第二时钟控制反相器电路104的输入信号之间的时间延迟大于相应工艺的单粒子脉冲宽度。如图3所示，延迟单元102由若干个反相器构成；构成反相器的MOS管的宽长比以及级数根据工艺单粒子脉冲宽度的范围确定。
优选的，延迟电路要求整体延迟大于所选工艺的单粒子脉冲宽度。由于延迟电路不在数据路径D到Q上，故而不会增加触发器电路的Tdelay。延迟电路的输出信号被连接到第一锁存单元107的输入端in12。当单粒子入射到延迟电路内部，即使产生单粒子瞬态脉冲，由于后面时钟控制反相器和锁存单元的存在，该瞬态脉冲也不会被触发器电路捕获。
在本实施例中，锁存单元具有两个数据输入端和两个时钟信号输入端，主要用于实现根据时序信号存储数据的功能。锁存单元采用电路加固技术和版图加固技术相结合的方式，实现内部节点的抗单粒子翻转加固。如图4所示，锁存单元具体可以包括：反相器D1、反相器D2、反相器D3和反相器D4。其中，反相器D1包括：依次串联的PMOS管P41、PMOS管P42、NMOS管N41和NMOS管N42；反相器D2包括：依次串联的PMOS管P43、PMOS管P44、NMOS管N43和NMOS管N44；反相器D3包括：依次串联的PMOS管P45、PMOS管P46、NMOS管N45和NMOS管N46；反相器D4包括：依次串联的PMOS管P47、PMOS管P48、NMOS管N47和NMOS管N48。
优选的，输入信号in1分别接PMOS管P42的栅极、NMOS管N41的栅极、PMOS管P44的栅极、NMOS管N43的栅极和反相器D3的输出端。输入信号in2分别接PMOS管P41的栅极、NMOS管N42的栅极、PMOS管P43的栅极、NMOS管N44的栅极和反相器D4的输出端。PMOS管P46的栅极和PMOS管P48的栅极分别接时钟信号CK1，NMOS管N45的栅极和NMOS管N47的栅极分别接时钟信号CK2；或，PMOS管P46的栅极和PMOS管P48的栅极分别接时钟信号CK2，NMOS管N45的栅极和NMOS管N47的栅极分别接时钟信号CK1；例如，对于第一锁存单元107，PMOS管P46的栅极和PMOS管P48的栅极分别接时钟信号CK1，NMOS管N45的栅极和NMOS管N47的栅极分别接时钟信号CK2；对于第二锁存单元108，PMOS管P46的栅极和PMOS管P48的栅极分别接时钟信号CK2，NMOS管N45的栅极和NMOS管N47的栅极分别接时钟信号CK1。反相器D1的输出端n1分别接PMOS管P45的栅极和NMOS管N48的栅极；反相器D2的输出端n2分别接NMOS管N46的栅极和PMOS管P47的栅极。
优选的，对于锁存单元，当输入信号in1和输入信号in2的状态不同时(一个为低电平“0”，另一个为高电平“1”)，反相器D1和反相器D2分别有一个PMOS管和NMOS管处于关闭状态，反相器不导通。只有当输入信号in1和输入信号in2的状态相同时(同为低电平“0”或者同为高电平“1”)，反相器D1和反相器D2才能导通，输入数据信号in1和in2才能向下传递，进而改变输出端n1和输出端n2的状态。如图5所示，t1到t2时刻之间，in1是高电平“1”，in2是低电平“0”，n1和n2的状态没有改变。只有当in1和in2都从低电平“0”变成高电平“1”后(t2时刻)，n1和n2才开始改变原来的状态，由高电平“1”变成低电平“0”。其他情况同理分析。
优选的，对于锁存单元，当时钟信号CK1为高电平“1”，时钟信号CK2为低电平“0”时，PMOS管P46、PMOS管P48、NMOS管N45和NMOS管N47处于关闭状态，输出端n1和输出端n2的状态无法通过反相器D3和反相器D4传递到锁存单元的数据输入端；当时钟信号CK1为低电平“0”，时钟信号CK2为高电平“1”时，PMOS管P46、PMOS管P48、NMOS管N45和NMOS管N47处于导通状态，输出端n1和输出端n2的状态通过反相器D3和反相器D4传递到锁存单元的数据输入端。
优选的，锁存单元中的四个反相器D1～D4均是由四个晶体管串联而成，相对于普通的反相器具有更强的抗单粒子翻转特性。分析锁存单元内部节点n1，当in1和in2输入为高电平“1”时，反相器D1的输出信号n1为低电平“0”，此时PMOS管全部关闭，NMOS管全部开启，此种情况下，单粒子入射到NMOS管N41或NMOS管N42管，无论何种角度都不会导致n1发生翻转。当单粒子仅入射到PMOS管P41，此时PMOS管P42关闭，不会导致n1发生翻转，当单粒子入射到PMOS管P42，此时由于PMOS管P41关闭，n1发生的电压波动不会导致n1的翻转。只有当单粒子同时打到PMOS管P41和PMOS管P42时，才会可能造成n1发生翻转。相比于传统反相器结构，锁存单元具有更好的抗SEU特性。锁存单元内部节点n2同理分析。
优选的，在锁存单元结构中，输入信号in1接PMOS管P42的栅极、NMOS管N41的栅极、PMOS管P44的栅极和NMOS管N43的栅极；输入信号in2接PMOS管P41的栅极、NMOS管N42的栅极、PMOS管P43的栅极和NMOS管N44的栅极。由于反相器(D1或D2)内部四个晶体管之间类似C单元的电路连接结构，不论输入信号in1、in2处于何种状态，工作中都不存在四个晶体管(两个PMOS管和两个MOSN管)同时开启的情况，VDD到GND之间不会有大电流，故不会产生大的动态功耗。
在本实施例中，在锁存单元结构中，当时钟信号CK1为高电平“1”，时钟信号CK2为低电平“0”时，PMOS管P46、NMOS管N45、PMOS管P48、NMOS管N47处于关闭状态，由于没有形成交叉耦合反相器结构，单粒子轰击锁存单元内部所有单节点，都只会产生SET，不会产生SEU。当时钟信号CK1为低电平“0”，时钟信号CK2为高电平“1”时，四个反相器均处于导通状态。下面分析其内部节点抗单粒子特性。
当in1和in2输入为高电平“1”时，反相器D1和反相器D2的输出信号n1和n2为低电平“0”。NMOS管N41和NMOS管N42、NMOS管N43和NMOS管N44、PMOS管P45和PMOS管P46、PMOS管P47和PMOS管P48分别被单粒子轰击，均不会对电路产生影响。考虑PMOS管P41和PMOS管P42被单粒子同时打到，且n1状态变成高电平“1”的恶劣情况。此时，反相器D3中NMOS管N46和PMOS管P45关闭，不会改变in1的状态。数据路径D到Q上不受影响，不改变触发器电路数据输出端口的状态。考虑PMOS管P43和PMOS管P44被单粒子同时打到，且n2状态变成高电平“1”的恶劣情况。此时，反相器D4中PMOS管P47和NMOS管N48关闭，不会改变in2的状态。反相器D3中四个晶体管都处于开启状态，in1的电压从高电平“1”被拉低，电路设计时，通过增加PMOS管P45和PMOS管P46的驱动能力，此刻可以确保in1保持高电平“1”状态。单粒子轰击结束，电子空穴对复合或被收集光之后，n1节点电压被拉回低电平“0”，电路恢复正常。不改变触发器电路数据输出端口的状态。考虑NMOS管N45和NMOS管N46被单粒子同时打到，且in1状态变成低电平“0”的恶劣情况。由于in1和in2状态不同，不会影响到n1和n2节点。单粒子轰击结束，电子空穴对复合或被收集光之后，in1节点电压被拉回高电平“1”，电路恢复正常。考虑NMOS管N47和NMOS管N48被单粒子同时打到，且in2状态变成低电平“0”的恶劣情况。由于in1和in2状态不同，不会影响到n1和n2节点。也不会改变in1的状态。数据路径D到Q上不受影响。不改变触发器电路数据输出端口的状态。
当in1和in2输入为低电平“0”时，反相器D1和反相器D2的输出信号n1和n2为高电平“1”。PMOS管P41和PMOS管P42、PMOS管P43和PMOS管P44、NMOS管N45和NMOS管N46、NMOS管N47和NMOS管N48分别被单粒子轰击，均不会对电路产生影响。考虑NMOS管N41和NMOS管N42被单粒子同时打到，且n1状态变成低电平“0”的恶劣情况。反相器D4中PMOS管P47和NMOS管N48关闭，不会影响到in2节点。反相器D3中四个晶体管均处于开启状态，且由于PMOS管P45和PMOS管P46的驱动能力较强，in1节点电压被拉升，且大于阈值电压。此种情况下，单粒子轰击结束后，由于in1为高电平，in2为低电平，使得反相器D1处于关闭状态，无法将n1拉回高电平“1”，in1异常状态被锁住，所以NMOS管N41和NMOS管N42为敏感节点。本发明结合版图加固技术，对NMOS管N41和NMOS管N42进行敏感节点隔离。降低NMOS管N41和NMOS管N42被同时打翻的几率，以此达到抗单粒子翻转的目的。考虑NMOS管N43和NMOS管N44被单粒子同时打到，且n2状态变成低电平“0”的恶劣情况。因反相器D3中PMOS管P45和NMOS管N46处于关闭状态，不会改变in1状态。数据路径D到Q上不受影响。不改变触发器电路数据输出端口的状态。考虑PMOS管P45和PMOS管P46被单粒子同时打到，且in1状态变成高电平“1”的恶劣情况。由于in1和in2状态不同，不会影响到n1和n2节点。单粒子轰击结束，电子空穴对复合或被收集光之后，in1节点电压被拉回低电平“0”，电路恢复正常。考虑PMOS管P47和PMOS管P48被单粒子同时打到，且in2状态变成高电平“1”的恶劣情况。由于in1和in2状态不同，不会影响到n1和n2节点。in1的状态不会发生变化。数据路径D到Q上不受影响。不改变触发器电路数据输出端口的状态。
在本实施例中，数据输入信号D经过第一反相器电路101后的输出信号，分别接到第一时钟控制反相器电路103的输入端和延迟电路的输入端；延迟电路的输出信号接第二时钟控制反相器电路104的输入端；第一时钟控制反相器电路103的输出分别接第一锁存单元107的输入端in11和第三时钟控制反相器电路105的输入端；第二时钟控制反相器电路104的输出分别接第一锁存单元107的输入端in12和第四时钟控制反相器电路106的输入端；第四时钟控制反相器电路106的输出接第二锁存单元108的输入端in22；第三时钟控制反相器电路105的输出分别接第二锁存单元108的输入端in21和驱动反相器电路109的输入端，经过驱动反相器电路109后输出数据输出信号Q。当组合逻辑电路受到粒子轰击时，组合逻辑电路中有可能产生SET，尽管它不会直接造成存储单元翻转，但它可以传播到时序电路输入端从而间接造成数据翻转。本发明实施例所述的触发器电路利用第一时钟控制反相器电路103、第二时钟控制反相器电路104、延迟电路和锁存单元构建的电路结构，能够有效滤除数据输入信号D中的单粒子瞬态脉冲。如图6所示，t0～t4时刻，CK2为低电平“0”。数据输入信号D初始时刻为低电平“0”。t1时刻，受单粒子影响，数据输入信号D出现一向上的瞬态脉冲，数据输入信号D在一段时间内保持在高电平“1”状态。由于延迟电路的存在，锁存单元的两个输入信号in1和in2相互之间具有一定时间的延迟，由于输入信号in1和in2的高电平状态不在同一时刻，不会被锁存单元捕获。其他情况同理分析。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。
Claims (10)
1.一种抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，其特征在于，包括：反相器电路、时钟控制反相器电路、锁存单元、延迟电路和驱动反相器电路(109)；其中，反相器电路，包括：第一反相器电路(101)、第二反相器电路(110)和第三反相器电路(111)；时钟控制反相器电路，包括：第一时钟控制反相器电路(103)、第二时钟控制反相器电路(104)、第三时钟控制反相器电路(105)和第四时钟控制反相器电路(106)；锁存单元，包括：第一锁存单元(107)和第二锁存单元(108)；
第一反相器电路(101)的输出端分别接第一时钟控制反相器电路(103)的输入端和延迟电路的输入端；
延迟电路的输出端接第二时钟控制反相器电路(104)的输入端；
第一时钟控制反相器电路(103)的输出端分别接第一锁存单元(107)的输入端in11和第三时钟控制反相器电路(105)的输入端；
第二时钟控制反相器电路(104)的输出端分别接第一锁存单元(107)的输入端in12和第四时钟控制反相器电路(106)的输入端；
第四时钟控制反相器电路(106)的输出端接第二锁存单元(108)的输入端in22；
第三时钟控制反相器电路(105)的输出端分别接第二锁存单元(108)的输入端in21和驱动反相器电路(109)的输入端。
2.根据权利要求1所述的抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，其特征在于，还包括：第二反相器电路(110)和第三反相器电路(111)；
第二反相器电路(110)和第三反相器电路(111)串联，用于为第一时钟控制反相器电路(103)、第二时钟控制反相器电路(104)、第三时钟控制反相器电路(105)、第四时钟控制反相器电路(106)、第一锁存单元(107)和第二锁存单元(108)提供时钟信号CK1和时钟信号CK2。
3.根据权利要求2所述的抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，其特征在于，
第二反相器电路(110)的输入端接输入时钟信号CLK；
第二反相器电路(110)输出时钟信号CK1，第三反相器电路(111)输出时钟信号CK2；其中，时钟信号CK1和时钟信号CK2为互补时钟信号，即，时钟信号CK1为时钟信号CLK的反相信号，时钟信号CK2为时钟信号CK1的反相信号；时钟信号CK1和时钟信号CK2共同控制数据信号在触发器电路中的传播。
4.根据权利要求1所述的抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，其特征在于，时钟控制反相器电路是：由一组互补时钟信号控制的反相器电路，包括：PMOS管P21、PMOS管P22、NMOS管N21和NMOS管N22；
PMOS管P21、PMOS管P22、NMOS管N21和NMOS管N22串联；
PMOS管P22的栅极接时钟信号CK1，NMOS管N21接时钟信号CK2；或，PMOS管P22的栅极接时钟信号CK2，NMOS管N21接时钟信号CK1；
PMOS管P21和NMOS管N22的栅极共同作为时钟控制反相器电路的输入端，用于接输入信号。
5.根据权利要求1所述的抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，其特征在于，延迟电路由N个延迟单元(102)串联构成，用于使第一时钟控制反相器电路(103)的输入信号与第二时钟控制反相器电路(104)的输入信号之间的时间延迟大于相应工艺的单粒子脉冲宽度。
6.根据权利要求5所述的抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，其特征在于，延迟单元(102)由若干个反相器构成；构成反相器的MOS管的宽长比以及级数根据工艺单粒子脉冲宽度的范围确定。
7.根据权利要求1所述的抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，其特征在于，锁存单元，包括：反相器D1、反相器D2、反相器D3和反相器D4；其中，反相器D1，包括：依次串联的PMOS管P41、PMOS管P42、NMOS管N41和NMOS管N42；反相器D2，包括：依次串联的PMOS管P43、PMOS管P44、NMOS管N43和NMOS管N44；反相器D3，包括：依次串联的PMOS管P45、PMOS管P46、NMOS管N45和NMOS管N46；反相器D4，包括：依次串联的PMOS管P47、PMOS管P48、NMOS管N47和NMOS管N48；
输入信号in1分别接PMOS管P42的栅极、NMOS管N41的栅极、PMOS管P44的栅极、NMOS管N43的栅极和反相器D3的输出端；
输入信号in2分别接PMOS管P41的栅极、NMOS管N42的栅极、PMOS管P43的栅极、NMOS管N44的栅极和反相器D4的输出端；
PMOS管P46的栅极和PMOS管P48的栅极分别接时钟信号CK1，NMOS管N45的栅极和NMOS管N47的栅极分别接时钟信号CK2；或，PMOS管P46的栅极和PMOS管P48的栅极分别接时钟信号CK2，NMOS管N45的栅极和NMOS管N47的栅极分别接时钟信号CK1；
反相器D1的输出端n1分别接PMOS管P45的栅极和NMOS管N48的栅极；反相器D2的输出端n2分别接NMOS管N46的栅极和PMOS管P47的栅极。
8.根据权利要求7所述的抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，其特征在于，对于锁存单元，当输入信号in1和输入信号in2的状态相同时，反相器D1和反相器D2导通，输入信号in1和输入信号in2向下传递，进而改变输出端n1和输出端n2的状态。
9.根据权利要求7所述的抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，其特征在于，对于锁存单元，当时钟信号CK1为高电平“1”，时钟信号CK2为低电平“0”时，PMOS管P46、PMOS管P48、NMOS管N45和NMOS管N47处于关闭状态，输出端n1和输出端n2的状态无法通过反相器D3和反相器D4传递到锁存单元的数据输入端；当时钟信号CK1为低电平“0”，时钟信号CK2为高电平“1”时，PMOS管P46、PMOS管P48、NMOS管N45和NMOS管N47处于导通状态，输出端n1和输出端n2的状态通过反相器D3和反相器D4传递到锁存单元的数据输入端。
10.根据权利要求1所述的抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，其特征在于，锁存单元采用电路加固技术和版图加固技术相结合的方式，实现内部节点的抗单粒子翻转加固。
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