CN111490774B - 一种抗单粒子瞬态与翻转寄存器及串并转换芯片 - Google Patents

Abstract

本发明涉及一种抗单粒子瞬态与翻转寄存器及串并转换芯片，该寄存器包括：三抽头寄存器模块、三模冗余投票单元、第一延时滤波单元、第二延时滤波单元，第二延时滤波单元延迟时间至少为第一延时滤波单元延迟时间的两倍；寄存器的输入端与三抽头寄存器模块的第一至第三输入信号端均连接，一路直接连接，一路通过第一延时滤波单元连接，一路通过第二延时滤波单元连接；三抽头寄存器模块的第一至第三输出信号端分别与三模冗余投票单元第一至第三投票输入信号端连接，一路直接连接，一路通过第一延时滤波单元连接，一路通过第二延时滤波单元连接。本发明采用了基于三节点互锁存储的三抽头寄存器模块，可有效提高寄存器抗单粒子瞬态和翻转的能力。

Description

一种抗单粒子瞬态与翻转寄存器及串并转换芯片

技术领域

本发明涉及寄存器技术领域，尤其涉及一种抗单粒子瞬态与翻转寄存器及串并转换芯片。

背景技术

宇航用集成电路广泛应用于各类卫星、航天飞船等飞行器中，集成电路的可靠性和容错能力是决定航天活动成功与否的关键。不同于地表环境，太空环境中存在大量的宇宙射线和粒子轰击，对带有数字逻辑门的集成电路器件会产生单粒子瞬态(SET)和单粒子翻转(SEU)等误触发动作，导致逻辑运算失败，最终使系统运行故障。在数字集成电路中，最重要的逻辑门单元为寄存器，因其需要长时间存储数字比特状态，极易受到单粒子瞬态与翻转的影响，导致寄存器数字逻辑状态产生瞬间毛刺或跳变。

目前，为了减轻或消除单粒子瞬态与翻转给寄存器电路带来的影响，可通过单粒子加固技术在系统级和芯片级两个层次进行处理。系统级处理主要是采用系统冗余和容错机制实现的软硬件组合进行单粒子加固。芯片级处理则是针对单个集成电路本身的单粒子加固处理，主要是针对整体芯片电路和逻辑门电路单元中的敏感路径和锁存结构进行特殊处理。整体芯片电路处理，如在串并转换芯片的时钟和复位等路径中加入多路冗余，可防止单一支路引入的毛刺导致寄存器误触发或误锁存。而针对单个寄存器逻辑门电路单元处理，也研制出了三模冗余和双节点互锁存储单元(DICE)等结构，以对抗单粒子翻转导致的逻辑输出错误。然而，这两种结构虽能在一定程度上抵抗单粒子事件的发生，但仍然存在一定的弱点：三模冗余结构需要时钟刷新，否则当重粒子轰击累积至三个锁存单元中的两个锁存单元电路发生翻转，则会发生逻辑输出异常，而DICE结构虽然原理上能抵御单粒子翻转，但实际环境中，当遭遇多个位错时，仍有概率会发生单粒子翻转，且传统的单粒子结构也无法抵御单粒子瞬态效应输出的毛刺。因此，在极端可靠性要求情形下，仍需要加入芯片电路结构或系统上的冗余措施，如采用时钟刷新带三模冗余的三个DICE寄存器结构等，但这种方式大量浪费了数字逻辑单元的芯片面积，且动态功耗也会增大。

发明内容

本发明的目的是针对上述至少一部分不足之处，提供一种抗单粒子瞬态与单粒子翻转的寄存器结构。

为了实现上述目的，本发明提供了一种抗单粒子瞬态与翻转寄存器，包括：三抽头寄存器模块、三模冗余投票单元和延时滤波单元；其中，延时滤波单元包括第一延时滤波单元、第二延时滤波单元，所述第二延时滤波单元的延迟时间至少为所述第一延时滤波单元的延迟时间的两倍；

所述三抽头寄存器模块具有第一至第三输入信号端、第一至第三时钟信号端、第一至第三复位信号端和第一至第三输出信号端，基于三节点互锁存储实现传输相同的逻辑电平；

所述抗单粒子瞬态与翻转寄存器的输入端与所述三抽头寄存器模块的第一至第三输入信号端均连接，其中，所述抗单粒子瞬态与翻转寄存器的输入端与三抽头寄存器模块的第一输入信号端直接连接，与三抽头寄存器模块的第二输入信号端通过一个所述第一延时滤波单元连接，与三抽头寄存器模块的第三输入信号端通过一个所述第二延时滤波单元连接；

所述三抽头寄存器模块的第一至第三输出信号端分别与所述三模冗余投票单元的第一至第三投票输入信号端连接，其中，所述三抽头寄存器模块的第一输出信号端与第一投票输入信号端直接连接，所述三抽头寄存器模块的第二输出信号端与第二投票输入信号端通过一个所述第一延时滤波单元连接，所述三抽头寄存器模块的第三输出信号端与第三投票输入信号端通过一个第二延时滤波单元连接；

所述三模冗余投票单元的投票输出信号端连接所述抗单粒子瞬态与翻转寄存器的输出端；所述三抽头寄存器模块的第一至第三时钟信号端分别引出为所述抗单粒子瞬态与翻转寄存器的第一至第三时钟信号端；所述三抽头寄存器模块的第一至第三复位信号端分别引出为所述抗单粒子瞬态与翻转寄存器的第一至第三复位信号端。

优选地，所述三抽头寄存器模块包括锁存主单元、锁存从单元、第一至第三反相器；

所述锁存主单元的第一至第三输出信号端分别对应连接所述锁存从单元的第一至第三输入信号端；

所述锁存主单元的第一至第三复位信号端分别与所述锁存从单元的第一至第三复位信号端对应并联后，引出为所述三抽头寄存器模块的第一至第三复位信号端，用于输入对应的复位信号；

所述锁存主单元的第一至第三时钟信号端分别与所述锁存从单元的、分别经过第一至第三反相器反相的第一至第三时钟信号端对应并联后，引出为所述三抽头寄存器模块的第一至第三时钟信号端，用于输入对应的时钟信号。

优选地，所述锁存主单元包括第一至第二十一PMOS管、第一至第十八NMOS管、第四至第六反相器；

第一、第三PMOS管的源极连接工作电压，第一PMOS管的漏极连接第二PMOS管的源极，第二、第三PMOS管的漏极并联至节点MQ1；节点MQ1连接第一、第三NMOS管的漏极，第一NMOS管的源极连接第二NMOS管的漏极，第二、第三NMOS管的源极连接公共地；

第一PMOS管、第三NMOS管的栅极通过第四反相器连接所述锁存主单元的第一复位信号端，第二PMOS管、第二NMOS管的栅极连接所述锁存主单元的第一时钟信号端；

第四、第六、第七PMOS管的源极连接工作电压，第四PMOS管的漏极连接第五PMOS管的源极，第五、第六、第七PMOS管的漏极并联至所述锁存主单元的第一输出信号端；所述锁存主单元的第一输出信号端连接第四NMOS管的漏极，第四NMOS管的源极连接第五、第六NMOS管的漏极，第五、第六NMOS管的源极连接公共地；

第四PMOS管、第六NMOS管的栅极连接所述锁存主单元的第一时钟信号端，第六PMOS管的栅极连接所述锁存主单元的第一复位信号端，第五PMOS管、第五NMOS管的栅极连接所述锁存主单元的第一输入信号端；

第八、第十PMOS管的源极连接工作电压，第八PMOS管的漏极连接第九PMOS管的源极，第九、第十PMOS管的漏极并联至节点MQ2；节点MQ2连接第七、第九NMOS管的漏极，第七NMOS管的源极连接第八NMOS管的漏极，第八、第九NMOS管的源极连接公共地；

第八PMOS管、第九NMOS管的栅极通过第五反相器连接所述锁存主单元的第二复位信号端，第九PMOS管、第八NMOS管的栅极连接所述锁存主单元的第二时钟信号端；

第十一、第十三、第十四PMOS管的源极连接工作电压，第十一PMOS管的漏极连接第十二PMOS管的源极，第十二、第十三、第十四PMOS管的漏极并联至所述锁存主单元的第二输出信号端；所述锁存主单元的第二输出信号端连接第十NMOS管的漏极，第十NMOS管的源极连接第十一、第十二NMOS管的漏极，第十一、第十二NMOS管的源极连接公共地；

第十一PMOS管、第十二NMOS管的栅极连接所述锁存主单元的第二时钟信号端，第十三PMOS管的栅极连接所述锁存主单元的第二复位信号端，第十二PMOS管、第十一NMOS管的栅极连接所述锁存主单元的第二输入信号端；

第十五、第十七PMOS管的源极连接工作电压，第十五PMOS管的漏极连接第十六PMOS管的源极，第十六、第十七PMOS管的漏极并联至节点MQ3；节点MQ3连接第十三、第十五NMOS管的漏极，第十三NMOS管的源极连接第十四NMOS管的漏极，第十四、第十五NMOS管的源极连接公共地；

第十五PMOS管、第十五NMOS管的栅极通过第六反相器连接所述锁存主单元的第三复位信号端，第十六PMOS管的栅极、第十四NMOS管的栅极连接所述锁存主单元的第三时钟信号端；

第十八、第二十、第二十一PMOS管的源极连接工作电压，第十八PMOS管的漏极连接第十九PMOS管的源极，第十九、第二十、第二十一PMOS管的漏极并联至所述锁存主单元的第三输出信号端；所述锁存主单元的第三输出信号端连接第十六NMOS管的漏极，第十六NMOS管的源极连接第十七、第十八NMOS管的漏极，第十七、第十八NMOS管的源极连接公共地；

第十八PMOS管、第十八NMOS管的栅极连接所述锁存主单元的第三时钟信号端，第二十PMOS管的栅极连接所述锁存主单元的第三复位信号端，第十九PMOS管、第十七NMOS管的栅极连接所述锁存主单元的第三输入信号端；

第三PMOS管、第七NMOS管的栅极连接所述锁存主单元的第一输出信号端，第七PMOS管、第十NMOS管的栅极连接节点MQ2，第十PMOS管、第十三NMOS管的栅极连接所述锁存主单元的第二输出信号端，第十四PMOS管、第十六NMOS管的栅极连接节点MQ3，第十七PMOS管、第一NMOS管的栅极连接所述锁存主单元的第三输出信号端，第二十一PMOS管、第四NMOS管的栅极连接节点MQ1。

优选地，所述锁存从单元包括第二十二至第四十二PMOS管、第十九至第三十六NMOS管、第七至第九反相器；

第二十二、第二十三、第二十四PMOS管的源极连接工作电压，第二十二、第二十三、第二十四PMOS管的漏极连接节点SQn1；节点SQn1连接第十九NMOS管的漏极，第十九NMOS管的源极连接第二十NMOS管的漏极，第二十NMOS管的源极连接公共地；

第二十二PMOS管、第二十NMOS管的栅极连接所述锁存从单元的第一时钟信号端，第二十三PMOS管的栅极连接所述锁存从单元的第一复位信号端；

第二十五、第二十八PMOS管的源极连接工作电压，第二十五PMOS管的漏极连接第二十六PMOS管的源极，第二十六PMOS管的漏极连接第二十七PMOS管的源极，第二十七、第二十八PMOS管的漏极连接所述锁存从单元的第一输出信号端；所述锁存从单元的第一输出信号端连接第二十一、第二十四NMOS管的漏极，第二十一NMOS管的源极连接第二十二、第二十三NMOS管的漏极，第二十二、第二十三、第二十四NMOS管的源极连接公共地；

第二十五PMOS管、第二十三NMOS管的栅极连接所述锁存从单元的第一时钟信号端，第二十六PMOS管、第二十四NMOS管的栅极通过第七反相器连接所述锁存从单元的第一复位信号端，第二十七PMOS管、第二十二NMOS管的栅极连接所述锁存从单元的第一输入信号端；

第二十九、第三十、第三十一PMOS管的源极连接工作电压，第二十九、第三十、第三十一PMOS管的漏极连接节点SQn2；节点SQn2连接第二十五NMOS管的漏极，第二十五NMOS管的源极连接第二十六NMOS管的漏极，第二十六NMOS管的源极连接公共地；

第二十九PMOS管、第二十六NMOS管的栅极连接所述锁存从单元的第二时钟信号端，第三十PMOS管的栅极连接所述锁存从单元的第二复位信号端；

第三十二、第三十五PMOS管的源极连接工作电压，第三十二PMOS管的漏极连接第三十三PMOS管的源极，第三十三PMOS管的漏极连接第三十四PMOS管的源极，第三十四、第三十五PMOS管的漏极连接所述锁存从单元的第二输出信号端；所述锁存从单元的第二输出信号端连接第二十七、第三十NMOS管的漏极，第二十七NMOS管的源极连接第二十八、第二十九NMOS管的漏极，第二十八、第二十九、第三十NMOS管的源极连接公共地；

第三十二PMOS管、第二十九NMOS管的栅极连接所述锁存从单元的第二时钟信号端，第三十三PMOS管、第三十NMOS管的栅极通过第八反相器连接所述锁存从单元的第二复位信号端，第三十四PMOS管、第二十八NMOS管的栅极连接所述锁存从单元的第二输入信号端；

第三十六、第三十七、第三十八PMOS管的源极连接工作电压，第三十六、第三十七、第三十八PMOS管的漏极连接节点SQn3；节点SQn3连接第三十一NMOS管的漏极，第三十一NMOS管的源极连接第三十二NMOS管的漏极，第三十二NMOS管的源极连接公共地；

第三十六PMOS管、第三十二NMOS管的栅极连接所述锁存从单元的第三时钟信号端，第三十七PMOS管的栅极连接所述锁存从单元的第三复位信号端；

第三十九、第四十二PMOS管的源极连接工作电压，第三十九PMOS管的漏极连接第四十PMOS管的源极，第四十PMOS管的漏极连接第四十一PMOS管的源极，第四十一、第四十二PMOS管的漏极连接所述锁存从单元的第三输出信号端；所述锁存从单元的第三输出信号端连接第三十三、第三十六NMOS管的漏极，第三十三NMOS管的源极连接第三十四、第三十五NMOS管的漏极，第三十四、第三十五、第三十六NMOS管的源极连接公共地；

第三十九PMOS管、第三十五NMOS管的栅极连接所述锁存从单元的第三时钟信号端，第四十PMOS管、第三十六NMOS管的栅极通过第九反相器连接所述锁存从单元的第三复位信号端，第四十一PMOS管、第三十四NMOS管的栅极连接所述锁存从单元的第三输入信号端；

第二十四PMOS管、第二十五NMOS管的栅极连接所述锁存从单元的第一输出信号端；第二十八PMOS管、第二十七NMOS管的栅极连接节点SQn2；第三十一PMOS管、第三十一NMOS管的栅极连接所述锁存从单元的第二输出信号端；第三十五PMOS管、第三十三NMOS管的栅极连接节点SQn3；第三十八PMOS管、第十九NMOS管的栅极连接所述锁存从单元的第三输出信号端；第四十二PMOS管、第二十一NMOS管的栅极连接节点SQn1。

优选地，所述延时滤波单元包括延时电阻、第一至第四场效应管；

第一、第二场效应管为PMOS管，第三、第四场效应管为NMOS管，第一、第二场效应管的源极连接工作电压，第一、第三场效应管的漏极连接延时电阻的一端，第二、第四场效应管的栅极连接延时电阻的另一端，第三、第四场效应管的源极连接公共地，第一、第三场效应管的栅极连接所述延时滤波单元的输入端，第二、第四场效应管的漏极连接所述延时滤波单元的输出端。

优选地，所述三模冗余投票单元包括第五至第十八场效应管，第五至第十一场效应管为PMOS管，第十二至第十八场效应管为NMOS管；

第五、第七、第九、第十一场效应管的源极连接工作电压，第五、第七、第九场效应管的漏极分别对应连接第六、第八、第十场效应管的源极，第六、第八、第十场效应管的漏极连接第十一场效应管的栅极；第十一场效应管的栅极连接第十八场效应管的栅极；

第十八场效应管的栅极连接第十二、第十四、第十六场效应管的漏极，第十二、第十四、第十六场效应管的源极分别对应连接第十三、第十五、第十七场效应管的漏极，第十三、第十五、第十七、第十八场效应管的源极连接公共地；

所述三模冗余投票单元的第一投票输入信号端连接第五、第七、第十二、第十四场效应管的栅极，第二投票输入信号端连接第六、第九、第十三、第十六场效应管的栅极，第三投票输入信号端连接第八、第十、第十五、第十七场效应管的栅极，第十一、第十八场效应管的漏极连接所述三模冗余投票单元的投票输出信号端。

优选地，所述第二延时滤波单元的延迟时间为所述第一延时滤波单元的延迟时间的两倍。

本发明还提供了一种串并转换芯片，包括至少一个如上述任一项所述的抗单粒子瞬态与翻转寄存器。

优选地，还包括第一至第三与门、两个所述第一延时滤波单元和两个所述第二延时滤波单元；

各所述抗单粒子瞬态与翻转寄存器级联，所述串并转换芯片的串行数据输入线用于输入数据，各级联所述抗单粒子瞬态与翻转寄存器之间引出的并行输出信号线及所述串并转换芯片的串行输出信号线用于输出数据；

所述串并转换芯片的片选线和时钟线均分为三路，对应输入第一至第三与门后，第一与门所在一路直接连接各所述抗单粒子瞬态与翻转寄存器的第一时钟信号端，第二与门所在一路通过一个所述第一延时滤波单元连接各所述抗单粒子瞬态与翻转寄存器的第二时钟信号端，第三与门所在一路通过一个所述第二延时滤波单元连接各所述抗单粒子瞬态与翻转寄存器的第三时钟信号端；

所述串并转换芯片的复位线分为三路，一路直接连接各所述抗单粒子瞬态与翻转寄存器的第一复位信号端，一路通过一个所述第一延时滤波单元连接各所述抗单粒子瞬态与翻转寄存器的第二复位信号端，一路通过一个所述第二延时滤波单元连接各所述抗单粒子瞬态与翻转寄存器的第三复位信号端。

本发明的上述技术方案具有如下优点：本发明提供了一种抗单粒子瞬态与翻转寄存器及串并转换芯片，本发明基于三节点互锁存储实现抗单粒子瞬态与翻转的寄存器电路结构，在数据输入、时钟、复位上均采用三抽头结构配合延时滤波，在数据输出上采用三模冗余投票配合延时滤波，实现全信号流的单粒子瞬态加固。

附图说明

图1是本发明实施例中一种抗单粒子瞬态与翻转的寄存器总体架构图；

图2是本发明实施例中一种三抽头寄存器模块电路图；

图3是本发明实施例中一种锁存主单元电路图；

图4是本发明实施例中一种锁存从单元电路图；

图5是本发明实施例中一种延时滤波单元电路图；

图6是本发明实施例中一种三模冗余投票单元电路图；

图7是本发明实施例中一种串并转换芯片电路图；

图8是本发明实施例中一种串并转换芯片工作时序图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明实施例提供的一种抗单粒子瞬态与翻转寄存器（简称寄存器），包括三抽头寄存器模块、三模冗余投票单元和延时滤波单元。其中，延时滤波单元包括第一延时滤波单元T1、第二延时滤波单元T2，第二延时滤波单元T2的延迟时间Tdly2至少为第一延时滤波单元T1的延迟时间Tdly1的两倍，优选地，第二延时滤波单元T2的延迟时间Tdly2为第一延时滤波单元T1的延迟时间Tdly1的两倍，即Tdly2=2*Tdly1。

三抽头寄存器模块具有对应的第一至第三输入信号端（如图1所示，即三抽头寄存器模块的第一输入信号端D1、第二输入信号端D2、第三输入信号端D3）、第一至第三时钟信号端（即第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3）、第一至第三复位信号端（即第一复位信号端CLR1、第二复位信号端CLR2、第三复位信号端CLR3），和第一至第三输出信号端（即第一输出信号端Q1、第二输出信号端Q2、第三输出信号端Q3），三抽头寄存器模块基于三节点互锁存储实现传输相同的逻辑电平。

如图1所示，该抗单粒子瞬态与翻转寄存器包括输入端DI、输出端Q、第一至第三时钟信号端（即第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3）、第一至第三复位信号端（即第一复位信号端CLR1、第二复位信号端CLR2、第三复位信号端CLR3）。

该抗单粒子瞬态与翻转寄存器的输入端DI与三抽头寄存器模块的第一至第三输入信号端均连接，其中，该寄存器的输入端DI与三抽头寄存器模块的第一输入信号端D1直接连接，寄存器的输入端DI与三抽头寄存器模块的第二输入信号端D2通过一个第一延时滤波单元T1连接，寄存器的输入端DI与三抽头寄存器模块的第三输入信号端D3通过一个第二延时滤波单元T2连接。

本发明对三抽头寄存器模块的三个输入信号端，即第一至第三输入信号端，进行了不同的延时滤波处理，使第一输入信号端D1输入信号与寄存器的输入端DI的数据输入信号保持零延时同步，第二输入信号端D2输入信号与寄存器的输入端DI的数据输入信号保持Tdly1延时后同步，第三输入信号端D3输入信号与寄存器的输入端DI的数据输入信号保持Tdly2延时后同步，使数据输入信号的单粒子瞬态毛刺不会同时传递给三抽头寄存器模块。

三抽头寄存器模块的第一至第三输出信号端（即三抽头寄存器模块的第一输出信号端Q1、第二输出信号端Q2、第三输出信号端Q3）分别与三模冗余投票单元的第一至第三投票输入信号端（即三模冗余投票单元的第一投票输入信号端A、第二投票输入信号端B、第三投票输入信号端C）连接，其中，如图1所示，三抽头寄存器模块的第一输出信号端Q1与三模冗余投票单元的第一投票输入信号端A直接连接，三抽头寄存器模块的第二输出信号端Q2与三模冗余投票单元的第二投票输入信号端B通过一个第一延时滤波单元T1连接，三抽头寄存器模块的第三输出信号端Q3与三模冗余投票单元的第三投票输入信号端C通过一个第二延时滤波单元T2连接。

本发明对三抽头寄存器模块的三个输出信号端，即第一至第三输出信号端，也进行不同的延时滤波处理，使三模冗余投票单元的第一投票输入信号端A输入信号与三抽头寄存器模块的第一输出信号端Q1保持零延时同步，第二投票输入信号端B输入信号与三抽头寄存器模块的第二输出信号端Q2保持Tdly1延时后同步，第三投票输入信号端C输入信号与三抽头寄存器模块的第三输出信号端Q3Tdly2延时后同步，使三抽头寄存器模块第一至第三输出信号端输出信号的单粒子瞬态毛刺不会同时传递给三模冗余投票单元，从而通过三模冗余投票单元实现三选二策略，最终完成无单粒子瞬态与翻转的投票输出结果至投票输出信号端O。

三模冗余投票单元的投票输出信号端O连接该抗单粒子瞬态与翻转寄存器的输出端Q。三抽头寄存器模块的第一至第三时钟信号端分别引出为该寄存器的第一至第三时钟信号端，即图1中三抽头寄存器模块的第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3。三抽头寄存器模块的第一至第三复位信号端分别引出为该寄存器的第一至第三复位信号端，即三抽头寄存器模块的第一复位信号端CLR1、第二复位信号端CLR2、第三复位信号端CLR3分别对应连接该抗单粒子瞬态与翻转寄存器的第一复位信号端CLR1、第二复位信号端CLR2、第三复位信号端CLR3。

优选地，如图2所示，三抽头寄存器模块包括两个锁存器单元：锁存主单元和锁存从单元，以及第一至第三反相器，其中：

锁存主单元的第一至第三输入信号端分别引出为三抽头寄存器模块的第一至第三输入信号端，如图2所示，即，锁存主单元的第一输入信号端D1、第二输入信号端D2、第三输入信号端D3分别对应连接三抽头寄存器模块的第一输入信号端D1、第二输入信号端D2、第三输入信号端D3。

锁存从单元的第一至第三输出信号端分别引出为三抽头寄存器模块的第一至第三输出信号端，如图2所示，即，锁存从单元的第一输出信号端Q1、第二输出信号端Q2、第三输出信号端Q3分别对应连接三抽头寄存器模块的第一输出信号端Q1、第二输出信号端Q2、第三输出信号端Q3。

锁存主单元的第一至第三输出信号端分别对应连接锁存从单元的第一至第三输入信号端，如图2所示，即，锁存主单元的第一输出信号端Qn1连接锁存从单元的第一输入信号端Dn1，锁存主单元的第二输出信号端Qn2连接锁存从单元的第二输入信号端Dn2，锁存主单元的第三输出信号端Qn3连接锁存从单元的第三输入信号端Dn3。

两个锁存器单元的三抽头复位信号端同相相连。如图2所示，锁存主单元的第一至第三复位信号端分别与锁存从单元的第一至第三复位信号端对应并联后，引出为三抽头寄存器模块的第一至第三复位信号端，用于输入三路对应的复位信号。即，锁存主单元的第一复位信号端CLR1与锁存从单元的第一复位信号端CLR1并联至三抽头寄存器模块的第一复位信号端CLR1，用于输入第一复位信号；锁存主单元的第二复位信号端CLR2与锁存从单元的第二复位信号端CLR2并联至三抽头寄存器模块的第二复位信号端CLR2，用于输入第二复位信号；锁存主单元的第三复位信号端CLR3与锁存从单元的第三复位信号端CLR3并联至三抽头寄存器模块的第三复位信号端CLR3，用于输入第三复位信号。

两个锁存器单元的三抽头时钟信号端反相相连，锁存主单元的第一至第三时钟信号端分别与锁存从单元的、分别经过第一至第三反相器（即第一反相器INV1、第二反相器INV2、第三反相器INV3）反相的第一至第三时钟信号端对应并联后，引出为三抽头寄存器模块的第一至第三时钟信号端，用于输入三路对应的时钟信号。如图2所示，即，锁存从单元的第一时钟信号端CK1经过第一反相器INV1反相后，与锁存主单元的第一时钟信号端CK1并联至三抽头寄存器模块的第一时钟信号端CK1，用于输入第一时钟信号；锁存从单元的第二时钟信号端CK2经过第二反相器INV2反相后，与锁存主单元的第二时钟信号端CK2并联至三抽头寄存器模块的第二时钟信号端CK2，用于输入第二时钟信号；锁存从单元的第三时钟信号端CK3经过第三反相器INV3反相后，与锁存主单元的第三时钟信号端CK3并联至三抽头寄存器模块的第三时钟信号端CK3，用于输入第三时钟信号。

本发明可实现锁存主单元与锁存从单元同时响应异步低复位信号但反相响应时钟锁存信号（锁存主单元在外部时钟信号输入为高电平时锁存，锁存从单元在外部时钟信号输入为低电平时锁存），最终完成寄存器整体电路在外部时钟信号输入为上升沿时完成数据锁存动作。

优选地，如图3所示，锁存主单元包括第一PMOS管至第二十一PMOS管、第一NMOS管至第十八NMOS管、第四反相器至第六反相器，其中：

第一PMOS管PM001、第三PMOS管PM003的源极连接工作电压VDD，第一PMOS管PM001的漏极连接第二PMOS管PM002的源极，第二PMOS管PM002的漏极与第三PMOS管PM003的漏极并联至节点MQ1。节点MQ1连接第一NMOS管NM001、第三NMOS管NM003的漏极，第一NMOS管NM001的源极连接第二NMOS管NM002的漏极，第二NMOS管NM002、第三NMOS管NM003的源极连接公共地VSS。

第一PMOS管PM001的栅极、第三NMOS管NM003的栅极通过第四反相器INV4连接锁存主单元的第一复位信号端CLR1（图3中为便于表示，将锁存主单元的第一至第三复位信号端、第一至第三时钟信号端的端口列于一侧，CLRN1表示与锁存主单元的第一复位信号端CLR1反相的反相端），第二PMOS管PM002的栅极、第二NMOS管NM002的栅极连接锁存主单元的第一时钟信号端CK1。

第四PMOS管PM004、第六PMOS管PM006、第七PMOS管PM007的源极连接工作电压VDD，第四PMOS管PM004的漏极连接第五PMOS管PM005的源极，第五PMOS管PM005、第六PMOS管PM006、第七PMOS管PM007的漏极并联至锁存主单元的第一输出信号端Qn1。锁存主单元的第一输出信号端Qn1还连接第四NMOS管NM004的漏极，第四NMOS管NM004的源极连接第五NMOS管NM005、第六NMOS管NM006的漏极，第五NMOS管NM005、第六NMOS管NM006的源极连接公共地VSS。

第四PMOS管PM004、第六NMOS管NM006的栅极连接锁存主单元的第一时钟信号端CK1，第六PMOS管PM006的栅极连接锁存主单元的第一复位信号端CLR1，第五PMOS管PM005、第五NMOS管NM005的栅极连接锁存主单元的第一输入信号端D1。

第八PMOS管PM008、第十PMOS管PM010的源极连接工作电压VDD，第八PMOS管PM008的漏极连接第九PMOS管PM009的源极，第九PMOS管PM009的漏极与第十PMOS管PM010的漏极并联至节点MQ2。节点MQ2还连接第七NMOS管NM007、第九NMOS管NM009的漏极，第七NMOS管NM007的源极连接第八NMOS管NM008的漏极，第八NMOS管NM008、第九NMOS管NM009的源极连接公共地VSS。

第八PMOS管PM008的栅极、第九NMOS管NM009的栅极通过第五反相器INV5连接锁存主单元的第二复位信号端CLR2（图3中，CLRN2表示与锁存主单元的第二复位信号端CLR2反相的反相端），第九PMOS管PM009的栅极、第八NMOS管NM008的栅极连接锁存主单元的第二时钟信号端CK2。

第十一PMOS管PM011、第十三PMOS管PM013、第十四PMOS管PM014的源极连接工作电压VDD，第十一PMOS管PM011的漏极连接第十二PMOS管PM012的源极，第十二PMOS管PM012、第十三PMOS管PM013、第十四PMOS管PM014的漏极并联至锁存主单元的第二输出信号端Qn2。锁存主单元的第二输出信号端Qn2还连接第十NMOS管NM010的漏极，第十NMOS管NM010的源极连接第十一NMOS管NM011、第十二NMOS管NM012的漏极，第十一NMOS管NM011、第十二NMOS管NM012的源极连接公共地VSS。

第十一PMOS管PM011、第十二NMOS管NM012的栅极连接锁存主单元的第二时钟信号端CK2，第十三PMOS管PM013的栅极连接锁存主单元的第二复位信号端CLR2，第十二PMOS管PM012、第十一NMOS管NM011的栅极连接锁存主单元的第二输入信号端D2。

第十五PMOS管PM015、第十七PMOS管PM017的源极连接工作电压VDD，第十五PMOS管PM015的漏极连接第十六PMOS管PM016的源极，第十六PMOS管PM016的漏极与第十七PMOS管PM017的漏极并联至节点MQ3。节点MQ3还连接第十三NMOS管NM013、第十五NMOS管NM015的漏极，第十三NMOS管NM013的源极连接第十四NMOS管NM014的漏极，第十四NMOS管NM014、第十五NMOS管NM015的源极连接公共地VSS。

第十五PMOS管PM015的栅极、第十五NMOS管NM015的栅极通过第六反相器INV6连接锁存主单元的第三复位信号端CLR3（图3中，CLRN3表示与锁存主单元的第三复位信号端CLR3反相的反相端），第十六PMOS管PM016的栅极、第十四NMOS管NM014的栅极连接锁存主单元的第三时钟信号端CK3。

第十八PMOS管PM018、第二十PMOS管PM020、第二十一PMOS管PM021的源极连接工作电压VDD，第十八PMOS管PM018的漏极连接第十九PMOS管PM019的源极，第十九PMOS管PM019、第二十PMOS管PM020、第二十一PMOS管PM021的漏极并联至锁存主单元的第三输出信号端Qn3。锁存主单元的第三输出信号端Qn3还连接第十六NMOS管NM016的漏极，第十六NMOS管NM016的源极连接第十七NMOS管NM017、第十八NMOS管NM018的漏极，第十七NMOS管NM017、第十八NMOS管NM018的源极连接公共地VSS。

第十八PMOS管PM018、第十八NMOS管NM018的栅极连接锁存主单元的第三时钟信号端CK3，第二十PMOS管PM020的栅极连接锁存主单元的第三复位信号端CLR3，第十九PMOS管PM019、第十七NMOS管NM017的栅极连接锁存主单元的第三输入信号端D3。

第三PMOS管PM003、第七NMOS管NM007的栅极连接锁存主单元的第一输出信号端Qn1，第七PMOS管PM007、第十NMOS管NM010的栅极连接节点MQ2，第十PMOS管PM010、第十三NMOS管NM013的栅极连接锁存主单元的第二输出信号端Qn2，第十四PMOS管PM014、第十六NMOS管NM016的栅极连接节点MQ3，第十七PMOS管PM017、第一NMOS管NM001的栅极连接锁存主单元的第三输出信号端Qn3，第二十一PMOS管PM021、第四NMOS管NM004的栅极连接节点MQ1。

本发明提供的锁存主单元可同时维持三组互锁的锁存链，如图3所示，其中，锁存主单元的第一输出信号端Qn1（简称节点Qn1）与相邻的节点MQ1、节点MQ2构成了逻辑互锁的锁存链，第二输出信号端Qn2（简称节点Qn2）与相邻的节点MQ2、节点MQ3构成了逻辑互锁的锁存链，第三输出信号端Qn3（简称节点Qn3）与相邻的节点MQ3、节点MQ1构成了逻辑互锁的锁存链。锁存主单元中，相邻两个节点，例如第一输出信号端Qn1（也即节点Qn1）与节点MQ1/节点MQ2的逻辑电平在锁存状态下仅可互为相反，若六个节点（节点Qn1、节点Qn2、节点Qn3、节点MQ1、节点MQ2、节点MQ3）中任意一个或两个节点的电平因单粒子瞬态毛刺而产生变换，则其余节点会因逻辑电平冲突而进行自我纠正，直至所有节点电平恢复正常互锁状态为止。该锁存主单元实现了三节点互锁存储，相比双节点互锁存储单元（DICE）具备更强的抗多点单粒子瞬态毛刺能力。

针对传统寄存器对异步复位的功能需求和单粒子瞬态薄弱的复位电路之间的矛盾，本发明将复位电路融合至三节点互锁中，通过打断原有锁存链实现清零。当锁存主单元的第一复位信号端CLR1、第二复位信号端CLR2、第三复位信号端CLR3的输入复位信号为零时，所有互锁电路被打断，第一复位信号端CLR1通过与之相连的第六PMOS管PM006将锁存主单元的第一输出信号端Qn1电平拉高，从而屏蔽了第一时钟信号端CK1和第一输入信号端D1，CLRN1为CLR1的反相端，通过连接CLRN1（即与第四反相器INV4连接）的第三NMOS管NM003将节点MQ1电平拉低。以此类推，第二复位信号端CLR2和其反相端CLRN2、第三复位信号端CLR3和其反相端CLRN3也会对应将节点MQ2、节点MQ3电平拉低，并将第二输出信号端Qn2、第三输出信号端Qn3电平拉高，最终形成了三对交叉互锁的清零环路。

相反地，当三路外部复位信号中的任意一路，即锁存主单元的第一复位信号端CLR1或第二复位信号端CLR2或第三复位信号端CLR3，产生单粒子瞬态毛刺等误动作时，其余两组未受影响的锁存链也会将其拉回正常状态，实现交叉互锁电路互相检查、互相恢复的功能。

当锁存主单元的第一复位信号端CLR1、第二复位信号端CLR2、第三复位信号端CLR3的输入复位信号为高，锁存主单元的第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3的输入时钟信号为低时，节点MQ1、节点MQ2、节点MQ3电平被强制拉高，使第一输出信号端Qn1仅由第一输入信号端D1电平决定，即第一输出信号端Qn1为反相的第一输入信号端D1电平，同理，第二输出信号端Qn2为反相的第二输入信号端D2电平，第三输出信号端Qn3为反相的第三输入信号端D3电平，实现电平的直通传输。

当锁存主单元的第一复位信号端CLR1、第二复位信号端CLR2、第三复位信号端CLR3的输入复位信号为高，锁存主单元的第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3的输入时钟信号为高时，节点MQ1、节点MQ2、节点MQ3电平由其相应的相邻支路而决定，即：第一输出信号端Qn1、第二输出信号端Qn2、第三输出信号端Qn3对应的支路，锁存主单元的第一输出信号端Qn1、第二输出信号端Qn2、第三输出信号端Qn3旁路了第一输入信号端D1、第二输入信号端D2、第三输入信号端D3，改由其相应的相邻支路：节点MQ1、节点MQ2、节点MQ3对应的支路，而决定，实现三对不由外部输入信号影响的交叉互锁电路，最终完成了电平的锁存功能，并且，六条支路中任意两条支路发生单粒子瞬态或翻转时，其余互锁电路（即，节点MQ1、节点MQ2、节点MQ3、节点Qn1、节点Qn2、节点Qn3分别对应的这六条支路中，其余四条未受单粒子瞬态影响的支路）都能将其状态拉回至先前保存的电平值，从而实现更强的单粒子加固效果。

优选地，如图4所示，锁存从单元包括第二十二PMOS管至第四十二PMOS管、第十九NMOS管至第三十六NMOS管、第七反相器至第九反相器。其中：

第二十二PMOS管PM022、第二十三PMOS管PM023、第二十四PMOS管PM024的源极连接工作电压VDD，第二十二PMOS管PM022、第二十三PMOS管PM023、第二十四PMOS管PM024的漏极连接节点SQn1。节点SQn1还连接第十九NMOS管NM019的漏极，第十九NMOS管NM019的源极连接第二十NMOS管NM020的漏极，第二十NMOS管NM020的源极连接公共地VSS。

第二十二PMOS管PM022、第二十NMOS管NM020的栅极连接锁存从单元的第一时钟信号端CK1，第二十三PMOS管PM023的栅极连接锁存从单元的第一复位信号端CLR1。

第二十五PMOS管PM025、第二十八PMOS管PM028的源极连接工作电压VDD，第二十五PMOS管PM025的漏极连接第二十六PMOS管PM026的源极，第二十六PMOS管PM026的漏极连接第二十七PMOS管PM027的源极，第二十七PMOS管PM027、第二十八PMOS管PM028的漏极连接锁存从单元的第一输出信号端Q1。锁存从单元的第一输出信号端Q1还连接第二十一NMOS管NM021、第二十四NMOS管NM024的漏极，第二十一NMOS管NM021的源极连接第二十二NMOS管NM022、第二十三NMOS管NM023的漏极，第二十二NMOS管NM022、第二十三NMOS管NM023、第二十四NMOS管NM024的源极连接公共地VSS。

第二十五PMOS管PM025、第二十三NMOS管NM023的栅极连接锁存从单元的第一时钟信号端CK1，第二十六PMOS管PM026、第二十四NMOS管NM024的栅极通过第七反相器INV7连接锁存从单元的第一复位信号端CLR1（图4中为便于表示，将锁存从单元的第一至第三复位信号端、第一至第三时钟信号端的端口列于一侧，CLRN1表示与锁存从单元的第一复位信号端CLR1反相的反相端），第二十七PMOS管PM027、第二十二NMOS管NM022的栅极连接锁存从单元的第一输入信号端Dn1。

第二十九PMOS管PM029、第三十PMOS管PM030、第三十一PMOS管PM031的源极连接工作电压VDD，第二十九PMOS管PM029、第三十PMOS管PM030、第三十一PMOS管PM031的漏极连接节点SQn2。节点SQn2还连接第二十五NMOS管NM025的漏极，第二十五NMOS管NM025的源极连接第二十六NMOS管NM026的漏极，第二十六NMOS管NM026的源极连接公共地VSS。

第二十九PMOS管PM029、第二十六NMOS管NM026的栅极连接锁存从单元的第二时钟信号端CK2，第三十PMOS管PM030的栅极连接锁存从单元的第二复位信号端CLR2。

第三十二PMOS管PM032、第三十五PMOS管PM035的源极连接工作电压VDD，第三十二PMOS管PM032的漏极连接第三十三PMOS管PM033的源极，第三十三PMOS管PM033的漏极连接第三十四PMOS管PM034的源极，第三十四PMOS管PM034、第三十五PMOS管PM035的漏极连接锁存从单元的第二输出信号端Q2。锁存从单元的第二输出信号端Q2还连接第二十七NMOS管NM027、第三十NMOS管NM030的漏极，第二十七NMOS管NM027的源极连接第二十八NMOS管NM028、第二十九NMOS管NM029的漏极，第二十八NMOS管NM028、第二十九NMOS管NM029、第三十NMOS管NM030的源极连接公共地VSS。

第三十二PMOS管PM032、第二十九NMOS管NM029的栅极连接锁存从单元的第二时钟信号端CK2，第三十三PMOS管PM033、第三十NMOS管NM030的栅极通过第八反相器INV8连接锁存从单元的第二复位信号端CLR2（图4中，CLRN2表示与锁存从单元的第二复位信号端CLR2反相的反相端），第三十四PMOS管PM034、第二十八NMOS管NM028的栅极连接锁存从单元的第二输入信号端Dn2。

第三十六PMOS管PM036、第三十七PMOS管PM037、第三十八PMOS管PM038的源极连接工作电压VDD，第三十六PMOS管PM036、第三十七PMOS管PM037、第三十八PMOS管PM038的漏极连接节点SQn3。节点SQn3还连接第三十一NMOS管NM031的漏极，第三十一NMOS管NM031的源极连接第三十二NMOS管NM032的漏极，第三十二NMOS管NM032的源极连接公共地VSS。

第三十六PMOS管PM036、第三十二NMOS管NM032的栅极连接锁存从单元的第三时钟信号端CK3，第三十七PMOS管PM037的栅极连接锁存从单元的第三复位信号端CLR3。

第三十九PMOS管PM039、第四十二PMOS管PM042的源极连接工作电压VDD，第三十九PMOS管PM039的漏极连接第四十PMOS管PM040的源极，第四十PMOS管PM040的漏极连接第四十一PMOS管PM041的源极，第四十一PMOS管PM041、第四十二PMOS管PM042的漏极连接锁存从单元的第三输出信号端Q3。锁存从单元的第三输出信号端Q3还连接第三十三NMOS管NM033、第三十六NMOS管NM036的漏极，第三十三NMOS管NM033的源极连接第三十四NMOS管NM034、第三十五NMOS管NM035的漏极，第三十四NMOS管NM034、第三十五NMOS管NM035、第三十六NMOS管NM036的源极连接公共地VSS。

第三十九PMOS管PM039、第三十五NMOS管NM035的栅极连接锁存从单元的第三时钟信号端CK3，第四十PMOS管PM040、第三十六NMOS管NM036的栅极通过第九反相器INV9连接锁存从单元的第三复位信号端CLR3（图4中，CLRN3表示与锁存从单元的第三复位信号端CLR3反相的反相端），第四十一PMOS管PM041、第三十四NMOS管NM034的栅极连接锁存从单元的第三输入信号端Dn3。

第二十四PMOS管PM024、第二十五NMOS管NM025的栅极连接锁存从单元的第一输出信号端Q1；第二十八PMOS管PM028、第二十七NMOS管NM027的栅极连接节点SQn2；第三十一PMOS管PM031、第三十一NMOS管NM031的栅极连接锁存从单元的第二输出信号端Q2；第三十五PMOS管PM035、第三十三NMOS管NM033的栅极连接节点SQn3；第三十八PMOS管PM038、第十九NMOS管NM019的栅极连接锁存从单元的第三输出信号端Q3；第四十二PMOS管PM042、第二十一NMOS管NM021的栅极连接节点SQn1。

本发明提供的锁存从单元与锁存主单元电路类似，以三节点互锁存储为基础，可同时维持三组互锁的锁存链，使其具备更强的抗多点单粒子瞬态毛刺能力。如图4所示，其中，锁存从单元的第一输出信号端Q1（简称节点Q1）与相邻的节点SQn1、节点SQn2构成了逻辑互锁的锁存链，第二输出信号端Q2（简称节点Q2）与相邻的节点SQn2、节点SQn3构成了逻辑互锁的锁存链，第三输出信号Q3（简称节点Q3）与相邻的节点SQn3、节点SQn1构成了逻辑互锁的锁存链。锁存从单元的中，相邻两个节点，例如第一输出信号端Q1（也即节点Q1）与节点SQn1/节点SQn2，的逻辑电平在锁存状态下仅可互为相反，若六个节点中（节点Q1、节点Q2、节点Q3、节点SQn1、节点SQn2、节点SQn3）任意一个或两个节点的电平因单粒子瞬态毛刺而产生变换，则其余节点会因逻辑电平冲突而进行自我纠正，直至所有节点电平恢复正常互锁状态为止。

当锁存从单元的第一复位信号端CLR1、第二复位信号端CLR2、第三复位信号端CLR3的输入复位信号为低时，对应地，锁存从单元的第一输出信号端Q1、第二输出信号端Q2、第三输出信号端Q3被置低，而相邻反向支路（即节点SQn1、节点SQn2、节点SQn3对应的支路）则被拉高。

当锁存从单元的第一复位信号端CLR1、第二复位信号端CLR2、第三复位信号端CLR3的输入复位信号为高，第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3的输入时钟信号为低时，锁存从单元的第一输出信号端Q1为反相的第一输入信号端Dn1电平，同理，锁存从单元的第二输出信号端Q2为反相的第二输入信号端Dn2电平，第三输入信号端Q3为反相的第三输入信号端Dn3电平，实现电平的直通传输。

当锁存从单元的第一复位信号端CLR1、第二复位信号端CLR2、第三复位信号端CLR3的输入复位信号为高，第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3的输入时钟信号为高时，第一输出信号端Q1、第二输出信号端Q2、第三输出信号端Q3对应的支路旁路了第一输入信号端Dn1、第二输入信号端Dn2、第三输入信号端Dn3，与对应的相邻支路（即节点SQn1、节点SQn2、节点SQn3对应的支路）构成交叉互锁对，实现电平的锁存功能。

同样的，当六条支路（即节点SQn1、节点SQn2、节点SQn3、第一输出信号端Q1、第二输出信号端Q2、第三输出信号端Q3对应的支路）中任意两条支路发生单粒子瞬态或翻转时，其余互锁电路都能将其状态拉回至先前保存的电平值，从而实现更强的单粒子加固效果。本发明中，锁存从单元与锁存主单元级联配合，最终实现整体寄存器的异步复位清零和上升沿锁存功能。

优选地，如图5所示，本发明提供了一种延时滤波单元，包括延时电阻R_dly、第一场效应管至第四场效应管，其中，第一场效应管F1、第二场效应管F2为PMOS管，第三场效应管F3、第四场效应管F4为NMOS管，第一场效应管F1、第二场效应管F2的源极连接工作电压VDD，第一场效应管F1、第三场效应管F3的漏极连接延时电阻R_dly的一端，第二场效应管F2、第四场效应管F4的栅极连接延时电阻R_dly的另一端，第三场效应管F3、第四场效应管F4的源极连接公共地VSS，第一场效应管F1、第三场效应管F3的栅极连接该延时滤波单元的输入端IN，第二场效应管F2、第四场效应管F4的漏极连接该延时滤波单元的输出端OUT。第一延时滤波单元、第二延时滤波单元的区别仅在于延时电阻R_dly的阻值不同，从而实现延迟时间的不同。

本发明采用双反相器级联实现信号缓冲（第一场效应管F1、第三场效应管F3构成第一级反相器，第二场效应管F2、第四场效应管F4构成第二级反相器），由延时电阻R_dly的电阻值和第二级反相器的栅极寄生电容构成低通RC滤波器，实现信号传递的延时，其延迟时间（Tdly1或Tdly2）由延时电阻R_dly的阻值决定，由于需要第一延时滤波单元与第二延时滤波单元的延迟时间不重合，即Tdly2为2倍Tdly1以上，故可设置第二延时滤波单元的延时电阻阻值为第一延时滤波单元的延时电阻阻值的2~3倍。通常情况下，根据单粒子瞬态毛刺的干扰周期，可设置Tdly1为3ns左右，Tdly2为6ns左右。

如图6所示，优选地，三模冗余投票单元包括第五场效应管F5至第十八场效应管F18，其中，第五场效应管F5至第十一场效应管F11为PMOS管，第十二场效应管F12至第十八场效应管F18为NMOS管。如图6所示，第五场效应管F5、第七场效应管F7、第九场效应管F9、第十一场效应管F11的源极连接工作电压VDD，第五场效应管F5、第七场效应管F7、第九场效应管F9的漏极分别对应连接第六场效应管F6、第八场效应管F8、第十场效应管F10的源极，第六场效应管F6、第八场效应管F8、第十场效应管F10的漏极连接第十一场效应管F11的栅极；第十一场效应管F11的栅极连接第十八场效应管F18的栅极。

第十八场效应管F18的栅极连接第十二场效应管F12、第十四场效应管F14、第十六场效应管F16的漏极，第十二场效应管F12、第十四场效应管F14、第十六场效应管F16的源极分别对应连接第十三场效应管F13、第十五场效应管F15、第十七场效应管F17的漏极，第十三场效应管F13、第十五场效应管F15、第十七场效应管F17、第十八场效应管F18的源极连接公共地VSS。

三模冗余投票单元的第一投票输入信号端A连接第五场效应管F5、第七场效应管F7、第十二场效应管F12、第十四场效应管F14的栅极，第二投票输入信号端B连接第六场效应管F6、第九场效应管F9、第十三场效应管F13、第十六场效应管F16的栅极，第三投票输入信号端C连接第八场效应管F8、第十场效应管F10、第十五场效应管F15、第十七场效应管F17的栅极，第十一场效应管F11、第十八场效应管F18的漏极连接三模冗余投票单元的投票输出信号端O。

本发明中，当三模冗余投票单元的第一投票输入信号端A、第二投票输入信号端B、第三投票输入信号端C中任意两路为高电平时，三组NMOS串联支路（第十二场效应管F12和第十三场效应管F13串联构成的第一组NMOS串联支路、第十四场效应管F14和第十五场效应管F15串联构成的第二组NMOS串联支路、第十六场效应管F16和第十七场效应管F17串联构成的第三组NMOS串联支路）将有一路导通，经过（第十一场效应管F11和第十八场效应管F18构成的）后级反相器后，使三模冗余投票单元的投票输出信号端O输出为高电平；而当三模冗余投票单元的第一投票输入信号端A、第二投票输入信号端B、第三投票输入信号端C中任意两路为低电平时，三组PMOS串联支路（第五场效应管F5和第六场效应管F6串联构成的第一组PMOS串联支路、第七场效应管F7和第八场效应管F8串联构成的第二组PMOS串联支路、第九场效应管F9和第十场效应管F10串联构成的第三组PMOS串联支路）将有一路导通，经过后级反相器后，可使三模冗余投票单元的投票输出信号端O输出为低电平。若第一投票输入信号端A、第二投票输入信号端B、第三投票输入信号端C均为高电平或低电平时，所有三组NMOS或PMOS串联支路均将导通，此时投票输出信号端O的输出信号即为输入信号的缓冲输出值。本发明给出的三模冗余投票单元电路经过电路优化，仅用14个场效应管就完成了以往需要通过复杂组合逻辑电路的实现方案，电路面积仅为传统方案的三分之一左右，可有效缩减电路规模和面积开销。

本发明还提供了一种串并转换芯片，包括至少一个如上述任一实施方式所述的抗单粒子瞬态与翻转寄存器。

进一步地，本发明提供的一种串并转换芯片电路如图7所示，串并转换芯片还包括第一与门A1至第三与门A3、两个第一延时滤波单元和两个第二延时滤波单元。

如图7所示，各抗单粒子瞬态与翻转寄存器级联，即后一个寄存器的输入端DI连接前一个寄存器的输出端Q，串并转换芯片的串行数据输入线用于输入数据，串并转换芯片的串行数据输入线连接第一个抗单粒子瞬态与翻转寄存器的输入端DI，各级联的抗单粒子瞬态与翻转寄存器之间引出的并行输出信号线以及串并转换芯片的串行输出信号线DO用于输出数据。如图7所示，一个优选的实施方式中，串并转换芯片包括八个级联的抗单粒子瞬态与翻转寄存器，各级联的抗单粒子瞬态与翻转寄存器之间引出的并行输出信号线包括：第一个寄存器的输出端Q与第二寄存器的输入端DI之间引出的并行输出信号线O1、第二个寄存器的输出端Q与第三个寄存器的输入端DI之间引出的并行输出信号线O2、第三个寄存器的输出端Q与第四个寄存器的输入端DI之间引出的并行输出信号线O3，以此类推，至第八个寄存器的输出端Q引出的并行输出信号线O8。

本发明提供的一种串并转换芯片，其片选线CS和时钟线CLK均分为三路，对应输入第一与门A1至第三与门A3后，第一与门A1所在一路直接连接各抗单粒子瞬态与翻转寄存器的第一时钟信号端CK1，第二与门A2所在一路通过一个第一延时滤波单元T1连接各抗单粒子瞬态与翻转寄存器的第二时钟信号端CK2，第三与门A3所在一路通过一个第二延时滤波单元T2连接各抗单粒子瞬态与翻转寄存器的第三时钟信号端CK3。

串并转换芯片的复位线CLR分为三路，一路直接连接各抗单粒子瞬态与翻转寄存器的第一复位信号端CLR1，一路通过一个第一延时滤波单元T1连接各抗单粒子瞬态与翻转寄存器的第二复位信号端CLR2，一路通过一个第二延时滤波单元连接各抗单粒子瞬态与翻转寄存器的第三复位信号端。

如图7所示，通过八个级联的抗单粒子瞬态与翻转寄存器实现移位寄存器电路，可完成1进8出的串并转换功能。时钟线CLK与复位线CLR均引入了三根独立的信号线，时钟线CLK分别连接每个寄存器的第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3，复位线CLR分别连接每个寄存器的第一复位信号端CLR1、第二复位信号端CLR2、第三复位信号端CLR3。本发明通过分别插入第一延时滤波单元T1和第二延时滤波单元T2，使时钟线CLK（复位线CLR）上的单粒子瞬态毛刺信号无法同时抵达每个寄存器的第一至第三时钟信号端（第一至第三复位信号端），通过该方式共享了时钟线CLK（复位线CLR）上的延时滤波单元电路，使芯片电路面积小型化。在时钟线CLK的处理上，还引入了三个独立输入的与门（第一与门A1至第三与门A3），与门的输入端连接片选线CS和时钟线CLK，与门输出或经延时后输出至各寄存器的第一至第三时钟信号端，以引入片选功能提供多芯片并联应用时的特定芯片选通能力。

本发明提供的串并转换芯片典型时序图如图8所示，上电后复位线CLR为低，使所有并行输出信号线（O1~O8）电平均为低；在复位线CLR变高后，片选线CS仍旧为低，即未选中该芯片情况下，寄存器仍不进行锁存动作，即所有并行输出信号线（O1~O8）仍为低；当复位线CLR和片选线CS均为高时，该芯片在时钟线CLK上升沿将串行数据输入线的电平值锁存至寄存器组中，并将原先寄存器中锁存的数据向后移位，即在每个时钟信号上升沿，级联的各个寄存器中，第二个寄存器输出值锁存第一个寄存器原先的寄存器值，第三个寄存器输出值锁存第二个寄存器原先的寄存器值，依此类推，完成串行比特移位锁存；在完成并行输出信号线（O1~O8）8比特电平的串行移位锁存刷新后，将片选线CS拉低，则寄存器数据不再被更新，并行输出信号线（O1~O8）维持已锁存的寄存器值，不再受时钟线CLK上升沿和串行数据输入线的影响。

综上所述，本发明提供了一种抗单粒子瞬态与翻转的寄存器，该寄存器采用三节点互锁存储解决了原有DICE结构在出现两个单粒子作用点时无法正确维持寄存器存储状态或发生单粒子瞬态的问题，在三节点互锁存储内加入了单粒子加固的异步清零复位逻辑功能，并在寄存器输入、输出侧均采用了三抽头进行延时滤波和三模冗余处理，防止数据输入线、数据输出线、时钟线和复位线上的单粒子瞬态影响寄存器电路误触发。本发明还提供了一个典型的采用本发明寄存器的串并转换芯片电路，可实现整芯片级的单粒子瞬态和翻转加固能力。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (6)

1.一种抗单粒子瞬态与翻转寄存器，其特征在于，包括：三抽头寄存器模块、三模冗余投票单元和延时滤波单元；其中，延时滤波单元包括第一延时滤波单元、第二延时滤波单元，所述第二延时滤波单元的延迟时间至少为所述第一延时滤波单元的延迟时间的两倍；

所述三抽头寄存器模块具有第一至第三输入信号端、第一至第三时钟信号端、第一至第三复位信号端和第一至第三输出信号端，基于三节点互锁存储实现传输相同的逻辑电平；

所述抗单粒子瞬态与翻转寄存器的输入端与所述三抽头寄存器模块的第一至第三输入信号端均连接，其中，所述抗单粒子瞬态与翻转寄存器的输入端与三抽头寄存器模块的第一输入信号端直接连接，与三抽头寄存器模块的第二输入信号端通过一个所述第一延时滤波单元连接，与三抽头寄存器模块的第三输入信号端通过一个所述第二延时滤波单元连接；

所述三抽头寄存器模块的第一至第三输出信号端分别与所述三模冗余投票单元的第一至第三投票输入信号端连接，其中，所述三抽头寄存器模块的第一输出信号端与第一投票输入信号端直接连接，所述三抽头寄存器模块的第二输出信号端与第二投票输入信号端通过一个所述第一延时滤波单元连接，所述三抽头寄存器模块的第三输出信号端与第三投票输入信号端通过一个第二延时滤波单元连接；

所述三模冗余投票单元的投票输出信号端连接所述抗单粒子瞬态与翻转寄存器的输出端；所述三抽头寄存器模块的第一至第三时钟信号端分别引出为所述抗单粒子瞬态与翻转寄存器的第一至第三时钟信号端；所述三抽头寄存器模块的第一至第三复位信号端分别引出为所述抗单粒子瞬态与翻转寄存器的第一至第三复位信号端；

其中，所述三抽头寄存器模块包括锁存主单元、锁存从单元、第一至第三反相器；

所述锁存主单元的第一至第三输出信号端分别对应连接所述锁存从单元的第一至第三输入信号端；

所述锁存主单元的第一至第三复位信号端分别与所述锁存从单元的第一至第三复位信号端对应并联后，引出为所述三抽头寄存器模块的第一至第三复位信号端，用于输入对应的复位信号；

三抽头寄存器模块的第一时钟信号端连接锁存主单元的第一时钟信号端，并经过第一反相器反相后连接锁存从单元的第一时钟信号端，用于输入第一时钟信号；三抽头寄存器模块的第二时钟信号端连接锁存主单元的第二时钟信号端，并经过第二反相器反相后连接锁存从单元的第二时钟信号端，用于输入第二时钟信号；三抽头寄存器模块的第三时钟信号端连接锁存主单元的第三时钟信号端，并经过第三反相器反相后连接锁存从单元的第三时钟信号端，用于输入第三时钟信号；

所述锁存主单元包括第一至第二十一PMOS管、第一至第十八NMOS管、第四至第六反相器；

第一、第三PMOS管的源极连接工作电压，第一PMOS管的漏极连接第二PMOS管的源极，第二、第三PMOS管的漏极并联至节点MQ1；节点MQ1连接第一、第三NMOS管的漏极，第一NMOS管的源极连接第二NMOS管的漏极，第二、第三NMOS管的源极连接公共地；

第一PMOS管、第三NMOS管的栅极通过第四反相器连接所述锁存主单元的第一复位信号端，第二PMOS管、第二NMOS管的栅极连接所述锁存主单元的第一时钟信号端；

第四、第六、第七PMOS管的源极连接工作电压，第四PMOS管的漏极连接第五PMOS管的源极，第五、第六、第七PMOS管的漏极并联至所述锁存主单元的第一输出信号端；所述锁存主单元的第一输出信号端连接第四NMOS管的漏极，第四NMOS管的源极连接第五、第六NMOS管的漏极，第五、第六NMOS管的源极连接公共地；

第四PMOS管、第六NMOS管的栅极连接所述锁存主单元的第一时钟信号端，第六PMOS管的栅极连接所述锁存主单元的第一复位信号端，第五PMOS管、第五NMOS管的栅极连接所述锁存主单元的第一输入信号端；

第八、第十PMOS管的源极连接工作电压，第八PMOS管的漏极连接第九PMOS管的源极，第九、第十PMOS管的漏极并联至节点MQ2；节点MQ2连接第七、第九NMOS管的漏极，第七NMOS管的源极连接第八NMOS管的漏极，第八、第九NMOS管的源极连接公共地；

第八PMOS管、第九NMOS管的栅极通过第五反相器连接所述锁存主单元的第二复位信号端，第九PMOS管、第八NMOS管的栅极连接所述锁存主单元的第二时钟信号端；

第十一、第十三、第十四PMOS管的源极连接工作电压，第十一PMOS管的漏极连接第十二PMOS管的源极，第十二、第十三、第十四PMOS管的漏极并联至所述锁存主单元的第二输出信号端；所述锁存主单元的第二输出信号端连接第十NMOS管的漏极，第十NMOS管的源极连接第十一、第十二NMOS管的漏极，第十一、第十二NMOS管的源极连接公共地；

第十一PMOS管、第十二NMOS管的栅极连接所述锁存主单元的第二时钟信号端，第十三PMOS管的栅极连接所述锁存主单元的第二复位信号端，第十二PMOS管、第十一NMOS管的栅极连接所述锁存主单元的第二输入信号端；

第十五、第十七PMOS管的源极连接工作电压，第十五PMOS管的漏极连接第十六PMOS管的源极，第十六、第十七PMOS管的漏极并联至节点MQ3；节点MQ3连接第十三、第十五NMOS管的漏极，第十三NMOS管的源极连接第十四NMOS管的漏极，第十四、第十五NMOS管的源极连接公共地；

第十五PMOS管、第十五NMOS管的栅极通过第六反相器连接所述锁存主单元的第三复位信号端，第十六PMOS管的栅极、第十四NMOS管的栅极连接所述锁存主单元的第三时钟信号端；

第十八、第二十、第二十一PMOS管的源极连接工作电压，第十八PMOS管的漏极连接第十九PMOS管的源极，第十九、第二十、第二十一PMOS管的漏极并联至所述锁存主单元的第三输出信号端；所述锁存主单元的第三输出信号端连接第十六NMOS管的漏极，第十六NMOS管的源极连接第十七、第十八NMOS管的漏极，第十七、第十八NMOS管的源极连接公共地；

第十八PMOS管、第十八NMOS管的栅极连接所述锁存主单元的第三时钟信号端，第二十PMOS管的栅极连接所述锁存主单元的第三复位信号端，第十九PMOS管、第十七NMOS管的栅极连接所述锁存主单元的第三输入信号端；

第三PMOS管、第七NMOS管的栅极连接所述锁存主单元的第一输出信号端，第七PMOS管、第十NMOS管的栅极连接节点MQ2，第十PMOS管、第十三NMOS管的栅极连接所述锁存主单元的第二输出信号端，第十四PMOS管、第十六NMOS管的栅极连接节点MQ3，第十七PMOS管、第一NMOS管的栅极连接所述锁存主单元的第三输出信号端，第二十一PMOS管、第四NMOS管的栅极连接节点MQ1；

所述锁存从单元包括第二十二至第四十二PMOS管、第十九至第三十六NMOS管、第七至第九反相器；

第二十二、第二十三、第二十四PMOS管的源极连接工作电压，第二十二、第二十三、第二十四PMOS管的漏极连接节点SQn1；节点SQn1连接第十九NMOS管的漏极，第十九NMOS管的源极连接第二十NMOS管的漏极，第二十NMOS管的源极连接公共地；

第二十二PMOS管、第二十NMOS管的栅极连接所述锁存从单元的第一时钟信号端，第二十三PMOS管的栅极连接所述锁存从单元的第一复位信号端；

第二十五、第二十八PMOS管的源极连接工作电压，第二十五PMOS管的漏极连接第二十六PMOS管的源极，第二十六PMOS管的漏极连接第二十七PMOS管的源极，第二十七、第二十八PMOS管的漏极连接所述锁存从单元的第一输出信号端；所述锁存从单元的第一输出信号端连接第二十一、第二十四NMOS管的漏极，第二十一NMOS管的源极连接第二十二、第二十三NMOS管的漏极，第二十二、第二十三、第二十四NMOS管的源极连接公共地；

第二十五PMOS管、第二十三NMOS管的栅极连接所述锁存从单元的第一时钟信号端，第二十六PMOS管、第二十四NMOS管的栅极通过第七反相器连接所述锁存从单元的第一复位信号端，第二十七PMOS管、第二十二NMOS管的栅极连接所述锁存从单元的第一输入信号端；

第二十九、第三十、第三十一PMOS管的源极连接工作电压，第二十九、第三十、第三十一PMOS管的漏极连接节点SQn2；节点SQn2连接第二十五NMOS管的漏极，第二十五NMOS管的源极连接第二十六NMOS管的漏极，第二十六NMOS管的源极连接公共地；

第二十九PMOS管、第二十六NMOS管的栅极连接所述锁存从单元的第二时钟信号端，第三十PMOS管的栅极连接所述锁存从单元的第二复位信号端；

第三十二、第三十五PMOS管的源极连接工作电压，第三十二PMOS管的漏极连接第三十三PMOS管的源极，第三十三PMOS管的漏极连接第三十四PMOS管的源极，第三十四、第三十五PMOS管的漏极连接所述锁存从单元的第二输出信号端；所述锁存从单元的第二输出信号端连接第二十七、第三十NMOS管的漏极，第二十七NMOS管的源极连接第二十八、第二十九NMOS管的漏极，第二十八、第二十九、第三十NMOS管的源极连接公共地；

第三十二PMOS管、第二十九NMOS管的栅极连接所述锁存从单元的第二时钟信号端，第三十三PMOS管、第三十NMOS管的栅极通过第八反相器连接所述锁存从单元的第二复位信号端，第三十四PMOS管、第二十八NMOS管的栅极连接所述锁存从单元的第二输入信号端；

第三十六、第三十七、第三十八PMOS管的源极连接工作电压，第三十六、第三十七、第三十八PMOS管的漏极连接节点SQn3；节点SQn3连接第三十一NMOS管的漏极，第三十一NMOS管的源极连接第三十二NMOS管的漏极，第三十二NMOS管的源极连接公共地；

第三十六PMOS管、第三十二NMOS管的栅极连接所述锁存从单元的第三时钟信号端，第三十七PMOS管的栅极连接所述锁存从单元的第三复位信号端；

第三十九、第四十二PMOS管的源极连接工作电压，第三十九PMOS管的漏极连接第四十PMOS管的源极，第四十PMOS管的漏极连接第四十一PMOS管的源极，第四十一、第四十二PMOS管的漏极连接所述锁存从单元的第三输出信号端；所述锁存从单元的第三输出信号端连接第三十三、第三十六NMOS管的漏极，第三十三NMOS管的源极连接第三十四、第三十五NMOS管的漏极，第三十四、第三十五、第三十六NMOS管的源极连接公共地；

第三十九PMOS管、第三十五NMOS管的栅极连接所述锁存从单元的第三时钟信号端，第四十PMOS管、第三十六NMOS管的栅极通过第九反相器连接所述锁存从单元的第三复位信号端，第四十一PMOS管、第三十四NMOS管的栅极连接所述锁存从单元的第三输入信号端；

第二十四PMOS管、第二十五NMOS管的栅极连接所述锁存从单元的第一输出信号端；第二十八PMOS管、第二十七NMOS管的栅极连接节点SQn2；第三十一PMOS管、第三十一NMOS管的栅极连接所述锁存从单元的第二输出信号端；第三十五PMOS管、第三十三NMOS管的栅极连接节点SQn3；第三十八PMOS管、第十九NMOS管的栅极连接所述锁存从单元的第三输出信号端；第四十二PMOS管、第二十一NMOS管的栅极连接节点SQn1。

2.根据权利要求1所述的抗单粒子瞬态与翻转寄存器，其特征在于：所述延时滤波单元包括延时电阻、第一至第四场效应管；

第一、第二场效应管为PMOS管，第三、第四场效应管为NMOS管，第一、第二场效应管的源极连接工作电压，第一、第三场效应管的漏极连接延时电阻的一端，第二、第四场效应管的栅极连接延时电阻的另一端，第三、第四场效应管的源极连接公共地，第一、第三场效应管的栅极连接所述延时滤波单元的输入端，第二、第四场效应管的漏极连接所述延时滤波单元的输出端。

3.根据权利要求1所述的抗单粒子瞬态与翻转寄存器，其特征在于：所述三模冗余投票单元包括第五至第十八场效应管，第五至第十一场效应管为PMOS管，第十二至第十八场效应管为NMOS管；

第五、第七、第九、第十一场效应管的源极连接工作电压，第五、第七、第九场效应管的漏极分别对应连接第六、第八、第十场效应管的源极，第六、第八、第十场效应管的漏极连接第十一场效应管的栅极；第十一场效应管的栅极连接第十八场效应管的栅极；

第十八场效应管的栅极连接第十二、第十四、第十六场效应管的漏极，第十二、第十四、第十六场效应管的源极分别对应连接第十三、第十五、第十七场效应管的漏极，第十三、第十五、第十七、第十八场效应管的源极连接公共地；

所述三模冗余投票单元的第一投票输入信号端连接第五、第七、第十二、第十四场效应管的栅极，第二投票输入信号端连接第六、第九、第十三、第十六场效应管的栅极，第三投票输入信号端连接第八、第十、第十五、第十七场效应管的栅极，第十一、第十八场效应管的漏极连接所述三模冗余投票单元的投票输出信号端。

4.根据权利要求1所述的抗单粒子瞬态与翻转寄存器，其特征在于：所述第二延时滤波单元的延迟时间为所述第一延时滤波单元的延迟时间的两倍。

5.一种串并转换芯片，其特征在于：包括至少一个如权利要求1-4任一项所述的抗单粒子瞬态与翻转寄存器。

6.根据权利要求5所述的串并转换芯片，其特征在于：还包括第一至第三与门、两个所述第一延时滤波单元和两个所述第二延时滤波单元；

各所述抗单粒子瞬态与翻转寄存器级联，所述串并转换芯片的串行数据输入线用于输入数据，各级联所述抗单粒子瞬态与翻转寄存器之间引出的并行输出信号线及所述串并转换芯片的串行输出信号线用于输出数据；

所述串并转换芯片的片选线和时钟线均分为三路，对应输入第一至第三与门后，第一与门所在一路直接连接各所述抗单粒子瞬态与翻转寄存器的第一时钟信号端，第二与门所在一路通过一个所述第一延时滤波单元连接各所述抗单粒子瞬态与翻转寄存器的第二时钟信号端，第三与门所在一路通过一个所述第二延时滤波单元连接各所述抗单粒子瞬态与翻转寄存器的第三时钟信号端；

所述串并转换芯片的复位线分为三路，一路直接连接各所述抗单粒子瞬态与翻转寄存器的第一复位信号端，一路通过一个所述第一延时滤波单元连接各所述抗单粒子瞬态与翻转寄存器的第二复位信号端，一路通过一个所述第二延时滤波单元连接各所述抗单粒子瞬态与翻转寄存器的第三复位信号端。

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