CN103326711B

CN103326711B - 基于三模冗余和dice的抗辐射加固锁存器

Info

Publication number: CN103326711B
Application number: CN201310240585.XA
Authority: CN
Inventors: 姚素英; 李渊清; 徐江涛; 史再峰; 高静
Original assignee: Tianjin University
Current assignee: Tianjin University
Priority date: 2013-06-17
Filing date: 2013-06-17
Publication date: 2016-02-10
Anticipated expiration: 2033-06-17
Also published as: CN103326711A

Abstract

本发明涉及微电子学中的抗辐射集成电路设计领域，为提供基于TMR和DICE的抗辐射加固锁存器，实现对内部数据的SEU进行防护。为此，本发明采用的技术方案是，基于三模冗余和DICE的抗辐射加固锁存器，输入级由四个表决模块1、2、3、4构成；表决模块1和3接受同相输入信号，表决模块2和4接受反相输入信号；N型晶体管M1、M2、M3和M4由时钟信号CK控制；表决模块1、2、3和4实现对前级输入信号A、B和C及其反相信号的三选一表决；表决模块1和3的导通情况相同，表决模块2和4的导通情况相同，表决模块1和表决模块2的导通情况相反。本发明主要应用于抗辐射集成电路设计。

Description

基于三模冗余和DICE的抗辐射加固锁存器

技术领域

本发明涉及微电子学中的抗辐射集成电路设计领域，尤其涉及应用冗余技术针对单粒子瞬态(SingleEventTransient，SET)和单粒子翻转(SingleEventUpset，SEU)设计抗辐射加固的时序电路，即基于三模冗余和DICE的抗辐射加固锁存器。

技术背景

当集成电路工作于空间环境中时，环境中存在的高能粒子入射进芯片内部后，会沿着入射轨迹电离硅，进而产生大量的电子空穴对。由这部分电子空穴对构成的电离电荷会干扰电路中节点的正常状态。对于数字电路中的组合逻辑而言，入射粒子产生的电离电荷会在其输出端产生一个瞬态的电平跳变，称为单粒子瞬态(SingleEventTransient，SET)；对于时序器件(锁存器、寄存器、存储单元等)而言，由于其内部状态通常依靠某种双稳态结构保持，因而当干扰电荷影响其内部状态节点时，有可能会造成该器件状态的翻转，这一过程称为单粒子翻转(SingleEventUpset，SEU)。SET和SEU均会引起电路的功能性错误。因此，当需要集成电路在辐射环境中保持高度可靠性时，就需要对电路进行抗辐射加固设计。

目前，针对集成电路芯片的抗辐射加固主要包括工艺和设计两个方面。其中，基于设计的抗辐射加固方法(Radiation-Hardness-By-Design，RHBD)能够明显提升电路的抗辐射能力。同时，由于RHBD方法可以使用已有的商用工艺实现，因而在保证电路性能和控制设计成本方面具有很大的吸引力。在已有的针对SET和SEU进行抗辐射加固的方法中，三模冗余(TripleModularRedundancy，TMR)和DICE(Dual-InterlockedstorageCell)是两种比较著名的方案。其中，TMR的基本思想是将原始模块进行三倍复制，并将各模块的输出进行表决作为最终输出，这样发生在任一子模块内部的错误都将得到屏蔽。DICE是一种设计抗辐射加固存储单元的方法，其内部冗余结构包含4个状态节点，当其中任何一个节点受到干扰时，其他节点都可以对其进行恢复。TMR的优点在于加固思想和设计过程均比较简单，且当输入端口也三倍复制时可以抵御输入端口的SET；DICE的优点在于加固开销较小。然而，TMR本身会引入大的面积和功耗开销；DICE结构对于发生在输入端口上的SET无法消除。因此，设计新型的电路结构，综合TMR和DICE的优势，同时克服两者的不足，是一项有意义的研究工作。

发明内容

为克服现有技术的不足，本发明旨在提供基于TMR和DICE的抗辐射加固锁存器，实现对内部数据的SEU进行防护。为此，本发明采用的技术方案是，基于三模冗余和DICE的抗辐射加固锁存器，输入级由四个表决模块1、2、3、4构成；表决模块1和3接受同相输入信号A、B和C，表决模块2和4接受反相输入信号nA、nB和nC；N型晶体管M1、M2、M3和M4由时钟信号CK控制，当CK为高时，外部信号的值写入内部节点I1、I2、I3和I4中；当CK为低时，M1、M2、M3和M4关断，内部节点I1、I2、I3和I4的状态由DICE结构5保持；I1和I3的状态与输入相反，I2和I4的状态与输入相同；I1和I3的电平值经过Guard-Gate电路6输出到后级；表决模块1、2、3和4实现对前级输入信号A、B和C及其反相信号的三选一表决；表决模块1和3的导通情况相同，表决模块2和4的导通情况相同，表决模块1和表决模块2的导通情况相反。

其中，表决模块的结构为：N型晶体管N1的源端与N型晶体管N2的漏端相连，N2的源端接地；N型晶体管N3的漏端与N1的漏端相连，N3的源端与N型晶体管N4和N5的漏端相连，N4和N5的源端接地；输入信号A控制N3的栅端，输入信号B控制N1和N4的栅端，输入信号C控制N2和N5的栅端；N1、N2、N3、N4和N5构成表决模块1，N1的漏端是表决模块1的输出节点。表决模块2、3、4的结构与表决模块1的结构相同，表决模块3中各晶体管的栅极连接至与表决模块1中对应晶体管的栅极；表决模块2和4中各晶体管的栅极连接至与表决模块1中对应晶体管的栅极反相的信号nA、nB、nC。

本发明具备下列技术效果：

1.当对前级的输入模块进行三倍复制时，该锁存器可以对发生在前级三个相同模块中任意一个模块内部的SEU和SET进行屏蔽。

2.内部的DICE结构(标号5)用以在维持阶段保持锁存器的状态不变，且提供对发生在I1、I2、I3和I4中任意一个节点上的SET的自行恢复能力。Guard-Gate电路6使内部节点I1和I3与外部负载隔离。如果假设内部节点I1、I2、I3和I4在任意时刻最多只有一个发生SET，则发生在上述四个节点的SET不会向后级传播。

3.该锁存器只包含4个时钟控制晶体管M1、M2、M3和M4，有利于降低时钟网络的功耗。

4、该锁存器共使用36个晶体管，其中N型晶体管的数量是30个。由于电子迁移率相对空穴高，因此，可以使用相对较小的N型晶体管尺寸就能达到满足要求的驱动能力。该锁存器由于大量使用N型晶体管，因此，电路的面积和功耗可以得到有效的降低。

附图说明

图1抗辐射加固锁存器结构。

图2最佳配置。

具体实施方式

本发明采用的技术方案是：输入级由四个表决模块1、2、3、4构成。N型晶体管N1的源端与N型晶体管N2的漏端相连，N2的源端接地。N型晶体管N3的漏端与N1的漏端相连，N3的源端与N型晶体管N4和N5的漏端相连，N4和N5的源端接地。输入信号A控制N3的栅端，输入信号B控制N1和N4的栅端，输入信号C控制N2和N5的栅端。N1、N2、N3、N4和N5构成表决模块1，N1的漏端是表决模块1的输出节点。表决模块2、3、4的结构与表决模块1的结构相同，表决模块3中各晶体管的栅极连接至与表决模块1中对应晶体管的栅极；表决模块2和4中各晶体管的栅极连接至与表决模块1中对应晶体管的栅极反相的信号(nA、nB、nC)。M9的漏端连接至M5的漏端、M6的栅端和M12的栅端；M10的漏端连接至M6的漏端、M7的栅端和M9的栅端；M11的漏端连接至M7的漏端、M8的栅端和M10的栅端；M12的漏端连接至M8的漏端、M5的栅端和M11的栅端。M13的源端接电源、漏端与M14的源端相连。M14的漏端与M15的漏端相连构成输出Q。M15的源端与M16的漏端相连，M16的源端接地。M13和M16的栅相连，并连接至M9的漏；M14和M15的栅端相连，并连接至M11的漏端。M9、M10、M11和M12的漏端分别与M1、M2、M3和M4的源端相连(构成I1、I2、I3和I4节点)，M1、M2、M3和M4的漏端分别连接至表决模块1、2、3、4的输出。M1、M2、M3和M4的栅端连接至时钟信号CK。M1、M2、M3、M4、M9、M10、M11、M12、M15和M16均为N型晶体管；M5、M6、M7、M8、M13和M14均为P型晶体管。M5、M6、M7、M8、M9、M10、M11、M12构成DICE单元5，M13、M14、M15、M16构成Guard-Gate单元6。

下面结合附图和具体实施方式进一步详细说明本发明。

如图1所示，该锁存器的输入级由四个表决模块1、2、3、4构成。其中，表决模块1和3接受同相输入信号A、B和C，表决模块2和4接受反相输入信号nA、nB和nC。在正常操作情况下，A、B和C信号完全一致，因此它们的反相信号nA、nB和nC也完全一致。N型晶体管M1、M2、M3和M4由时钟信号CK控制。当CK为高时，外部信号的值写入该锁存器的内部节点I1、I2、I3和I4中。当CK为低时，M1、M2、M3和M4关断，此时，锁存器进入维持状态，其内部节点I1、I2、I3和I4的状态由DICE结构5保持。I1和I3的状态与输入相反，I2和I4的状态与输入相同。I1和I3的电平值经过Guard-Gate电路6输出到后级。

表决模块1、2、3和4实现对前级输入信号A、B和C及其反相信号的三选一表决。在正常情况下，表决模块1和3的导通情况相同，表决模块2和4的导通情况相同，表决模块1和表决模块2的导通情况相反。例如当CK为高时，A、B和C均为高电平，则此时表决模块1和3导通，节点I1和I3被拉至低；表决模块2和4关断，节点I2和I4被拉至高。如果A、B和C中有一个信号发生错误，则nA、nB和nC中也会有一个信号错误。但是由于表决模块1、2、3和4的多数表决特性，其导通状态不变。因此，发生在前级三个输入A、B和C的SEU和SET可以得到屏蔽。

如图2所示，模块7、8和9完全相同，且接受同样的数据输入。它们在Q1、Q2和Q3端产生的输出相同，在nQ1、nQ2和nQ3端产生的输出也相同，且和Q1、Q2和Q3端数据反相。Q1、Q2和Q3端数据输入到本发明提出的锁存器10的A、B和C输入端，nQ1、nQ2和nQ3端数据输入到本发明提出的锁存器10的nA、nB和nC端。CK端接外部时钟信号。该配置形式将使该锁存器获得针对输入端口的SET和SEU的屏蔽能力，同时具备内部节点的抗SEU能力。

Claims

1.一种基于三模冗余和DICE的抗辐射加固锁存器，其特征是，输入级由四个表决模块1、2、3、4构成；表决模块1和3接受同相输入信号A、B和C，表决模块2和4接受反相输入信号nA、nB和nC；N型晶体管M1、M2、M3和M4由时钟信号CK控制，当CK为高时，外部信号的值写入内部节点I1、I2、I3和I4中；当CK为低时，M1、M2、M3和M4关断，内部节点I1、I2、I3和I4的状态由DICE结构5保持；I1和I3的状态与输入相反，I2和I4的状态与输入相同；I1和I3的电平值经过Guard-Gate电路6输出到后级；表决模块1、2、3和4实现对前级输入信号A、B和C及其反相信号的三选一表决；表决模块1和3的导通情况相同，表决模块2和4的导通情况相同，表决模块1和表决模块2的导通情况相反；其中，表决模块的结构为：N型晶体管N1的源端与N型晶体管N2的漏端相连，N2的源端接地；N型晶体管N3的漏端与N1的漏端相连，N3的源端与N型晶体管N4和N5的漏端相连，N4和N5的源端接地；输入信号A控制N3的栅端，输入信号B控制N1和N4的栅端，输入信号C控制N2和N5的栅端；N1、N2、N3、N4和N5构成表决模块1，N1的漏端是表决模块1的输出节点；表决模块2、3、4的结构与表决模块1的结构相同，表决模块3中各晶体管的栅极连接至与表决模块1中对应晶体管的栅极；表决模块2和4中各晶体管的栅极连接至与表决模块1中对应晶体管的栅极反相的信号nA、nB、nC。