CN220273655U - 一种基于双模冗余的抗seu锁存器 - Google Patents
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- 230000005540 biological transmission Effects 0.000 claims abstract description 46
- 102100037224 Noncompact myelin-associated protein Human genes 0.000 claims description 6
- 101710184695 Noncompact myelin-associated protein Proteins 0.000 claims description 6
- 230000009977 dual effect Effects 0.000 claims 2
- 230000001360 synchronised effect Effects 0.000 claims 2
- 238000005516 engineering process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 210000003771 C cell Anatomy 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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Abstract
本实用新型公开了一种基于双模冗余的抗SEU锁存器，它包括输入节点D、第一传输门TG1、第一反馈循环、第二传输门TG2、第三传输门TG3、第二反馈循环、钟控单元CE1和输出节点Q；所述输入节点D分别与第一传输门TG1的输入端、第二传输门TG2的输入端和第三传输门TG3的输入端相连，所述第三传输门TG3的输出端与输出节点Q相连；所述第一反馈循环的输入端与第一传输门TG1的输出端相连，所述第一反馈循环的输出端与输出节点Q相连；所述第二反馈循环的输入端与第三传输门TG3的输出端相连，所述第二反馈循环的输出端与输出节点Q相连。本实用新型提供一种基于双模冗余的抗SEU锁存器，能够解决输出延时的问题和锁存器内部节点发生单粒子翻转时不能够自行恢复的问题。
Description
技术领域
本实用新型涉及一种基于双模冗余的抗SEU锁存器。
背景技术
目前，随着微电子技术的不断发展，集成电路工艺尺寸不断缩小，工作电压不断降低，节点的临界电荷越来越小，空间辐射引起的单粒子效应逐渐成为影响芯片可靠性的重要因素之一。
高能粒子轰击存储器或触发器等时序逻辑电路，导致时序逻辑电路的值发生翻转，错误的逻辑值将一直保持到下一个逻辑值写入，称为单粒子翻转(SEU)。若错误的逻辑值传输到下一级组合逻辑，就会造成软错误，目前针对单粒子翻转的防护技术主要有双模冗余和三模冗余技术。
现有的双模冗余和三模冗余技术，在延时和功耗上均有额外的开销。当电路内部节点发生瞬态故障时，该节点的逻辑值发生错误翻转，不能够自行恢复。
发明内容
本实用新型所要解决的技术问题是，克服现有技术的不足，提供一种基于双模冗余的抗SEU锁存器，能够解决输出延时的问题和锁存器内部节点发生单粒子翻转时不能够自行恢复的问题。
为了解决上述技术问题，本实用新型的技术方案是：
一种基于双模冗余的抗SEU锁存器，它包括输入节点D、第一传输门TG1、第一反馈循环、第二传输门TG2、第三传输门TG3、第二反馈循环、钟控单元CE1和输出节点Q；
所述输入节点D分别与第一传输门TG1的输入端、第二传输门TG2的输入端和第三传输门TG3的输入端相连，所述第三传输门TG3的输出端与输出节点Q相连；
所述第一反馈循环的输入端与第一传输门TG1的输出端相连，所述第一反馈循环的输出端与输出节点Q相连；所述第二反馈循环的输入端与第三传输门TG3的输出端相连，所述第二反馈循环的输出端与输出节点Q相连；
所述钟控单元CE1与输出节点Q相连。
进一步，所述第一反馈循环包括第一节点N1、第一CMOS施密特触发器S1、第三节点N3和第一同构C单元CE2，所述第一节点N1与第一传输门TG1的输出端相连，所述第一节点N1、第一CMOS施密特触发器S1、第三节点N3和第一同构C单元CE2依次相连形成回路，所述第三节点N3与钟控单元CE1相连。
进一步，所述第二反馈循环包括第二节点N2、第二CMOS施密特触发器S2、第四节点N4和第二同构C单元CE3，所述第二节点N2与第三传输门TG3的输出端相连，所述第二节点N2、第二CMOS施密特触发器S2、第四节点N4和第二同构C单元CE3依次相连形成回路，所述第四节点N4与钟控单元CE1相连。
进一步，所述第一同构C单元CE2与第二同构C单元CE3相连。
进一步，所述钟控单元CE1包括依次串联的PMOS管MP9、PMOS管MP10、PMOS管MP11、NMOS管MN11、NMOS管MN10和NMOS管MN9，所述PMOS管MP9的控制端与NMOS管MN9的控制端相连，所述PMOS管MP10的控制端与NMOS管MN10的控制端相连。
进一步，所述第三节点N3与PMOS管MP9的控制端以及NMOS管MN9的控制端相连。
进一步，所述第四节点N4与PMOS管MP10的控制端以及NMOS管MN10的控制端相连。
进一步，所述PMOS管MP11和NMOS管MN11均与输出节点Q相连。
采用了上述技术方案，本实用新型构建双模冗余，并在输出端使用钟控单元来阻塞软错误。采用双模冗余的结构，当锁存器内部节点发生单粒子翻转时，可以通过内部其他节点将该节点自行恢复。本实用新型采用钟控单元来阻塞软错误，以减少动态功耗。
本实用新型采用输入直接通过传输门与输出连接，减少延时的效果。
附图说明
图1为本实用新型的一种基于双模冗余的抗SEU锁存器的原理框图；
图2为本实用新型的一种基于双模冗余的抗SEU锁存器的电路原理图。
具体实施方式
为了使本实用新型的内容更容易被清楚地理解，下面根据具体实施例并结合附图，对本实用新型作进一步详细的说明。
如图1、2所示，本实施例提供一种基于双模冗余的抗SEU锁存器，它包括输入节点D、第一传输门TG1、第一反馈循环、第二传输门TG2、第三传输门TG3、第二反馈循环、钟控单元CE1和输出节点Q。
具体地，输入节点D分别与第一传输门TG1的输入端、第二传输门TG2的输入端和第三传输门TG3的输入端相连，第三传输门TG3的输出端与输出节点Q相连。
第一反馈循环的输入端与第一传输门TG1的输出端相连，第一反馈循环的输出端与输出节点Q相连；第二反馈循环的输入端与第三传输门TG3的输出端相连，第二反馈循环的输出端与输出节点Q相连。
钟控单元CE1与输出节点Q相连。
如图/2所示，本实施例的第一反馈循环包括第一节点N1、第一CMOS施密特触发器S1、第三节点N3和第一同构C单元CE2，第一节点N1与第一传输门TG1的输出端相连，第一节点N1、第一CMOS施密特触发器S1、第三节点N3和第一同构C单元CE2依次相连形成回路，第三节点N3与钟控单元CE1相连。
本实施例的第二反馈循环包括第二节点N2、第二CMOS施密特触发器S2、第四节点N4和第二同构C单元CE3，第二节点N2与第三传输门TG3的输出端相连，第二节点N2、第二CMOS施密特触发器S2、第四节点N4和第二同构C单元CE3依次相连形成回路，第四节点N4与钟控单元CE1相连。
其中，第一同构C单元CE2与第二同构C单元CE3相连。第一同构C单元CE2和第二同构C单元CE3结构相同，由两个PMOS管和两个NMOS管依次串联而成，连接方式如图1所示，第一同构C单元CE2的两个PMOS管的控制端分别与第二同构C单元CE3的两个NMOS管的控制端相连，第一同构C单元CE2的两个NMOS管的控制端分别与第一同构C单元CE2的两个PMOS管控制端相连，第二同构C单元CE3的两个PMOS管的控制端分别与第二同构C单元CE3的两个NMOS管的控制端相连。
如图2所示，本实施例的钟控单元CE1包括依次串联的PMOS管MP9、PMOS管MP10、PMOS管MP11、NMOS管MN11、NMOS管MN10和NMOS管MN9，PMOS管MP9的控制端与NMOS管MN9的控制端相连，PMOS管MP10的控制端与NMOS管MN10的控制端相连。
第三节点N3与PMOS管MP9的控制端以及NMOS管MN9的控制端相连，第四节点N4与PMOS管MP10的控制端以及NMOS管MN10的控制端相连，PMOS管MP11和NMOS管MN11均与输出节点Q相连。
本实用新型的工作原理如下：
1、当锁存器在正常工作情况下
当CK＝0时，锁存器处于透明状态。此时，钟控单元CE1单元关闭，以减少动态功耗。输入节点D的值分别通过传输门TG1、TG2、TG3，传输到内部节点N1、N2和输出节点Q。然后内部节点N1通过第一CMOS施密特触发器S1单元确定节点N3的逻辑值；内部节点N2通过第二CMOS施密特触发器S2确定节点N4的逻辑值。
当CK＝1时，锁存器处于锁存状态。此时，钟控单元CE1单元打开，传输门TG1,TG2,TG3关闭，输入节点D到输出节点Q截止，此时输入节点D的值不影响输出节点Q。但是先前锁存在内部节点的逻辑值通过第一反馈循环、第二反馈循环和钟控单元CE1被保持住。第一反馈循环包括内部节点N1、内部节点N3、CE2、S1，而第二反馈循环包括内部节点N2、内部节点N4、CE3、S2。如果有粒子轰击锁存器的内部节点，导致了该节点的逻辑值发生错误翻转，那么它只可能改变其中一个反馈循环的状态，所以输出节点Q的逻辑值保持不变。
2、当锁存器处于锁存状态
钟控单元CE1打开。假设当N1＝0，N3＝1，此时第一CMOS施密特触发器S1中的MP4、MP5以及MN12导通，通过MN12，X点被上拉到高电平。如果有粒子轰击节点N1，并导致节点N1的值发生了错误翻转，由0变为了1，此时节点N3的逻辑值将由1变为0。但是由于X点原来是高电平，需要一个电流泄漏的过程。因此节点N3被加固，节点N1将由节点N3和节点N4通过CE2恢复到正确逻辑值。节点N2的容错原理与节点N1类似。若节点N3发生瞬态故障，导致节点N3的值错误，此时CE2和CE3单元两个输入的逻辑值都不同，CE2和CE3单元输出值呈高阻态，节点N1的逻辑值保持不变。由于节点N1的逻辑值保持不变，通过CE1，节点N3的值很快会自行恢复到正确逻辑值，节点N4的容错原理与节点N3类似。可以看出，通过C单元和CMOS施密特触发器，不仅可以避免将错误传输到输出端，还可以将内部节点错误的逻辑值快速自行恢复，从而降低软错误的影响。
以上所述的具体实施例，对本实用新型解决的技术问题、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (8)
1.一种基于双模冗余的抗SEU锁存器，其特征在于：它包括输入节点D、第一传输门TG1、第一反馈循环、第二传输门TG2、第三传输门TG3、第二反馈循环、钟控单元CE1和输出节点Q；
所述输入节点D分别与第一传输门TG1的输入端、第二传输门TG2的输入端和第三传输门TG3的输入端相连，所述第三传输门TG3的输出端与输出节点Q相连；
所述第一反馈循环的输入端与第一传输门TG1的输出端相连，所述第一反馈循环的输出端与输出节点Q相连；所述第二反馈循环的输入端与第三传输门TG3的输出端相连，所述第二反馈循环的输出端与输出节点Q相连；
所述钟控单元CE1与输出节点Q相连。
2.根据权利要求1所述的基于双模冗余的抗SEU锁存器，其特征在于：所述第一反馈循环包括第一节点N1、第一CMOS施密特触发器S1、第三节点N3和第一同构C单元CE2，所述第一节点N1与第一传输门TG1的输出端相连，所述第一节点N1、第一CMOS施密特触发器S1、第三节点N3和第一同构C单元CE2依次相连形成回路，所述第三节点N3与钟控单元CE1相连。
3.根据权利要求2所述的基于双模冗余的抗SEU锁存器，其特征在于：所述第二反馈循环包括第二节点N2、第二CMOS施密特触发器S2、第四节点N4和第二同构C单元CE3，所述第二节点N2与第三传输门TG3的输出端相连，所述第二节点N2、第二CMOS施密特触发器S2、第四节点N4和第二同构C单元CE3依次相连形成回路，所述第四节点N4与钟控单元CE1相连。
4.根据权利要求3所述的基于双模冗余的抗SEU锁存器，其特征在于：所述第一同构C单元CE2与第二同构C单元CE3相连。
5.根据权利要求3所述的基于双模冗余的抗SEU锁存器，其特征在于：所述钟控单元CE1包括依次串联的PMOS管MP9、PMOS管MP10、PMOS管MP11、NMOS管MN11、NMOS管MN10和NMOS管MN9，所述PMOS管MP9的控制端与NMOS管MN9的控制端相连，所述PMOS管MP10的控制端与NMOS管MN10的控制端相连。
6.根据权利要求5所述的基于双模冗余的抗SEU锁存器，其特征在于：所述第三节点N3与PMOS管MP9的控制端以及NMOS管MN9的控制端相连。
7.根据权利要求5所述的基于双模冗余的抗SEU锁存器，其特征在于：所述第四节点N4与PMOS管MP10的控制端以及NMOS管MN10的控制端相连。
8.根据权利要求5所述的基于双模冗余的抗SEU锁存器，其特征在于：所述PMOS管MP11和NMOS管MN11均与输出节点Q相连。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202322148323.2U CN220273655U (zh) | 2023-08-10 | 2023-08-10 | 一种基于双模冗余的抗seu锁存器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202322148323.2U CN220273655U (zh) | 2023-08-10 | 2023-08-10 | 一种基于双模冗余的抗seu锁存器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN220273655U true CN220273655U (zh) | 2023-12-29 |
Family
ID=89300259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202322148323.2U Active CN220273655U (zh) | 2023-08-10 | 2023-08-10 | 一种基于双模冗余的抗seu锁存器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN220273655U (zh) |
-
2023
- 2023-08-10 CN CN202322148323.2U patent/CN220273655U/zh active Active
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| GR01 | Patent grant | ||
| GR01 | Patent grant |