CN110518904B

CN110518904B - 一种n-1级故障过滤表决器

Info

Publication number: CN110518904B
Application number: CN201910702101.6A
Authority: CN
Inventors: 闫爱斌; 冯祥凤; 崔杰; 应作斌; 李向前; 温晓青
Original assignee: Anhui University
Current assignee: Anhui University
Priority date: 2019-07-31
Filing date: 2019-07-31
Publication date: 2024-03-08
Anticipated expiration: 2039-07-31
Also published as: CN110518904A

Abstract

本发明涉及一种发明提供的N‑1级故障过滤表决器，所述N为表决器输入端的个数，表决器包含N‑1级,各个被表决电路的输出端一一和表决器的输入端相连；该表决器共有N个输入端，并且这些输入端当中有2个为原输入端，记作IN1和INn，有N‑2个为新输入端，记作IN3，IN4，…，和INn‑1，n的取值范围为大于1的自然数。该表决器及其同构表决器都存在异构表决器，并且这些表决器都具有多级故障过滤功能，它们连同被表决的电路模块一起能够分别容忍任意N‑1或N‑2个节点同时发生的翻转。不仅实现了容忍任意N‑1或N‑2个节点的翻转，而且传输延迟和面积开销更低。当输入端连接具有单节点翻转自恢复功能的电路模块时，这些表决器能够容忍任意N个节点发生的同时翻转。

Description

一种N-1级故障过滤表决器

技术领域

本发明涉及抗多节点翻转的多级故障过滤集成电路设计技术领域，尤其是一种N-1级故障过滤表决器。

背景技术

随着半导体技术的快速发展，现代电路的集成度越来越高，并且IC芯片的制作工艺已经达到了深纳米级水平。但是由于电路特征尺寸越来越小，集成电路更容易受到外部辐射粒子的影响，比如中子、α粒子、质子、重离子、电子和介子等，当这些粒子撞击集成电路的敏感节点时，它们将促进额外的电荷产生，导致错误的瞬态脉冲或翻转，称为软错误。在纳米工艺下，特别是在强辐射环境中，软错误严重的影响了电路的可靠性。

表决器是用来与被表决的电路连接在一起，从而进行表决来输出表决结果。基于传统表决器的N模冗余不仅传输延迟和面积开销大，而且无法容忍任意N-1个节点的翻转。因此在这种情况下，基于传统表决器的N模冗余是无法满足电路的高可靠性需求的。

目前基于传统表决器的N模冗余设计方面主要存在以下问题：一是只能够以多胜少地进行表决，与被表决的电路模块一起不能完全容忍更多节点同时发生的翻转，即当不满足以多胜少的条件时，该表决器将输出错误的表决值；二是传输延迟和面积开销都较大。

发明内容

本发明的目的在于提供一种能够分别容忍任意N-1或N-2个节点的同时翻转、具有低开销特性的N-1级故障过滤表决器。

为实现上述目的，本发明采用了以下技术方案：一种N-1级故障过滤表决器，其特征在于：所述N为表决器输入端的个数，表决器包含N-1级,各个被表决电路的输出端一一和表决器的输入端相连；

第N-1级：包含1个C单元，该C单元的输出端即为表决器的输出端，该C单元的输入端分别连接至上一级两个C单元的输出端，若上一级C单元不存在，则该C单元的输入端均为表决器的输入端；

第N-2级：包含2个C单元，先取出任意一个C单元，并将其一个原输入端与另一个C单元的一个原输入端进行连接，且连接点作为一个新输入端，最后将此新输入端和未被连接过的两个原输入端分别连接至上一级三个C单元的输出端，若上一级C单元不存在，则本级的该一个新输入端和未被连接过的两个原输入端均为表决器的输入端；

第N-3级：包含3个C单元，先取出任意一个C单元，并将其两个原输入端分别与另两个C单元的一个原输入端进行连接，且连接点分别作为两个新输入端，最后将这两个新输入端和未被连接过的两个原输入端分别连接至上一级的四个C单元的输出端，上一级C单元若不存在，则本级的该两个新输入端和未被连接过的两个原输入端均为表决器的输入端；

第N-4级：重复以上步骤，递归进行构造，因此，该表决器共有N个输入端，并且这些输入端当中有2个为原输入端，记作IN1和INn，有N-2个为新输入端，记作IN3，IN4，…，和INn-1，n的取值范围为大于1的自然数。

还包括一个高速数据输入端IN和一个传输门TG，高速数据输入端IN连接至传输门TG的输入端，传输门TG的输出端连接至表决器的输出端Out；将最末级C单元修改为基于钟控的二输入C单元，且该C单元中的时钟信号与传输门TG的时钟信号相反。

所述C单元由两个PMOS管和两个NMOS管组成，分别为PMOS管MP11、PMOS管MP12、NMOS管MN11和NMOS管MN12，其中，PMOS管MP11的栅极与NMOS管MN11的栅极相连接，连接点为C单元的第一信号输入端X1；PMOS管MP12的栅极与NMOS管MN12的栅极相连接，连接点为C单元的第二信号输入端X2；PMOS管MP11的漏极与PMOS管MP12的源极相连接；PMOS管MP12的漏极与NMOS管MN11的漏极相连接，连接点为C单元的信号输出端Out；NMOS管MN11的源极与NMOS管MN12的漏极相连接；PMOS管MP11的源极、PMOS管MP11的衬底、PMOS管MP12的衬底均连接电源VDD；NMOS管MN11的衬底、NMOS管MN12的衬底、NMOS管MN12的源极均接地。

所述C单元由三个PMOS管和三个NMOS管组成，分别为PMOS管MP11、PMOS管MP12、PMOS管MP13、NMOS管MN11、NMOS管MN12和NMOS管MN13，其中，PMOS管MP11的栅极与NMOS管MN12的栅极相连接，连接点为C单元的第一信号输入端X1；PMOS管MP12的栅极与NMOS管MN13的栅极相连接，连接点为C单元的第二信号输入端X2；PMOS管MP13的栅极连接系统时钟CLK；NMOS管MN11的栅极连接反向系统时钟NCK；PMOS管MP11的漏极与PMOS管MP12的源极相连接；PMOS管MP12的漏极与PMOS管MP13的源极相连接；PMOS管MP13的漏极与NMOS管MN11的漏极相连接，连接点为C单元的信号输出端Out；NMOS管MN11的源极与NMOS管MN12的漏极相连接；NMOS管MN12的源极与NMOS管MN13的漏极相连接；PMOS管MP11的源极、PMOS管MP11的衬底、PMOS管MP12的衬底、PMOS管MP13的衬底均连接电源VDD；NMOS管MN11的衬底、NMOS管MN12的衬底、NMOS管MN13的衬底、NMOS管MN13源极均接地。

本发明还公开了一种N-1级故障过滤表决器，所述N-1为表决器输入端的个数，表决器包含N-1级，各个被表决电路的输出端一一和表决器的输入端相连；

第N-1级：包含1个C单元，该C单元的输出端即为表决器的输出端，该C单元的输入端分别连接至上一级两个C单元的输出端，若上一级C单元不存在，则该表决器无效并舍弃；

第N-2级：包含2个C单元，先取出任意一个C单元，并将其一个原输入端与另一个C单元的一个原输入端进行连接，连接点作为一个新输入端，最后将此新输入端和未被连接过的两个原输入端分别连接至上一级三个C单元的输出端，若上一级C单元不存在，则将未被连接过的两个原输入端连接在一起作为最后一个新输入端，并且本级的两个新输入端均为表决器的输入端；

第N-3级：包含3个C单元，先取出任意一个C单元，并将其两个原输入端分别与另两个C单元的一个原输入端进行连接，连接点分别作为两个新输入端，最后将这两个新输入端和未被连接过的两个原输入端分别连接至上一级四个C单元的输出端，若上一级C单元不存在，则将未被连接过的两个原输入端连接在一起作为最后一个新输入端，并且本级的三个新输入端均为表决器的输入端；

第N-4级：重复以上步骤，递归进行构造，因此，该同构表决器共有N-1个输入端，且全部为连接操作而来的新输入端；在此将该同构表决器的所有输入端分别记作IN1，IN2，…，和INn-1，n的取值范围为大于1的自然数，并且当n＝2时需舍弃该无效的单输入表决器。

由上述技术方案可知，本发明的有益效果为：第一，该表决器及其同构表决器都存在异构表决器，并且这些表决器都具有多级故障过滤功能，它们与被表决的电路模块一起能够分别容忍任意N-1或N-2个节点的同时翻转，而传统的表决器只能以多胜少地进行表决；第二，当输入端连接具有单节点翻转自恢复功能的电路模块时，这些表决器连同被表决的电路一起能够容忍任意N个节点的同时翻转；第三，本发明具有低开销特性，该表决器及其同构表决器存在异构表决器，这些异构表决器主要是增加了一个输入端以及从该输入端到输出端的高速路径，传输延迟更低，且面积开销较小。

附图说明

图1为实施例一提供的一种三输入二级故障过滤表决器电路原理图；

图2为图1中二输入C单元的电路原理图；

图3为实施例二提供的一种带有高速通路的四输入二级故障过滤表决器电路原理图；

图4为图3中基于钟控技术的二输入C单元的电路原理图；

图5为实施例三提供的一种二输入二级故障过滤表决器电路原理图；

图6为本发明的N-1级故障过滤表决器；

图7为图6的同构表决器；

图8为图6的异构表决器；

图9为图7的异构表决器。

具体实施方式

如图6所示，一种N-1级故障过滤表决器，所述N为表决器输入端的个数，表决器包含N-1级,各个被表决电路的输出端一一和表决器的输入端相连；

如图7所示，所述N-1为表决器输入端的个数，表决器包含N-1级，各个被表决电路的输出端一一和表决器的输入端相连；

如图8所示，还包括一个高速数据输入端IN和一个传输门TG，高速数据输入端IN连接至传输门TG的输入端，传输门TG的输出端连接至表决器的输出端Out；将最末级C单元修改为基于钟控的二输入C单元，且该C单元中的时钟信号与传输门TG的时钟信号相反。

如图9所示，还包括一个高速数据输入端IN和一个传输门TG，高速数据输入端IN连接至传输门TG的输入端，传输门TG的输出端连接至表决器的输出端Out；将最末级C单元修改为基于钟控的二输入C单元，且该C单元中的时钟信号与传输门TG的时钟信号相反。

如图2所示，所述C单元由两个PMOS管和两个NMOS管组成，分别为PMOS管MP11、PMOS管MP12、NMOS管MN11和NMOS管MN12，其中，PMOS管MP11的栅极与NMOS管MN11的栅极相连接，连接点为C单元的第一信号输入端X1；PMOS管MP12的栅极与NMOS管MN12的栅极相连接，连接点为C单元的第二信号输入端X2；PMOS管MP11的漏极与PMOS管MP12的源极相连接；PMOS管MP12的漏极与NMOS管MN11的漏极相连接，连接点为C单元的信号输出端Out；NMOS管MN11的源极与NMOS管MN12的漏极相连接；PMOS管MP11的源极、PMOS管MP11的衬底、PMOS管MP12的衬底均连接电源VDD；NMOS管MN11的衬底、NMOS管MN12的衬底、NMOS管MN12的源极均接地。

如图4所示，所述C单元由三个PMOS管和三个NMOS管组成，分别为PMOS管MP11、PMOS管MP12、PMOS管MP13、NMOS管MN11、NMOS管MN12和NMOS管MN13，其中，PMOS管MP11的栅极与NMOS管MN12的栅极相连接，连接点为C单元的第一信号输入端X1；PMOS管MP12的栅极与NMOS管MN13的栅极相连接，连接点为C单元的第二信号输入端X2；PMOS管MP13的栅极连接系统时钟CLK；NMOS管MN11的栅极连接反向系统时钟NCK；PMOS管MP11的漏极与PMOS管MP12的源极相连接；PMOS管MP12的漏极与PMOS管MP13的源极相连接；PMOS管MP13的漏极与NMOS管MN11的漏极相连接，连接点为C单元的信号输出端Out；NMOS管MN11的源极与NMOS管MN12的漏极相连接；NMOS管MN12的源极与NMOS管MN13的漏极相连接；PMOS管MP11的源极、PMOS管MP11的衬底、PMOS管MP12的衬底、PMOS管MP13的衬底均连接电源VDD；NMOS管MN11的衬底、NMOS管MN12的衬底、NMOS管MN13的衬底、NMOS管MN13源极均接地。

实施例一

如图1所示，一种三输入二级故障过滤表决器电路，包括2级：

第1级：包含2个C单元，记作CE1、CE2，每个C单元都取出一个输入端并连接在一起作为新输入端IN2，该新输入端与其他两个原输入端，分别记作IN1、IN2、IN3，IN1、IN2、IN3分别连接至三个Module单元的输出端；每个Module都是将被表决的电路，所述C单元CE1设有第一信号输入端IN1、第二信号输入端IN2和信号输出端X1；所述C单元CE2设有第一信号输入端IN2、第二信号输入端IN3和信号输出端X2；

第2级：包含1个C单元，记作CE3，该C单元的输出端即为表决器的输出端Out，该C单元的输入端分别连接至上一级两个C单元的输出端即X1和X2；所述C单元CE3设有第一信号输入端X1、第二信号输入端X2和信号输出端Out；

该表决器中每个C单元CEX均由两个PMOS管和两个NMOS管组成，此四个晶体管的名称从电源VDD到GND的顺序分别被命名为MPX1，MPX2，MNX1,MNX2并且X是可变整数值，0<X<4；

其中，MPX1与MNX1栅极相连接，连接点为C单元CEX的第一信号输入端；MPX2的栅极与MNX2栅极相连接，连接点为C单元CEX的第二信号输入端；MPX1漏极与MPX2源极相连接；MPX2漏极与MNX1漏极相连接，连接点为C单元的信号输出端；MNX1源极与第MNX2漏极相连接；MPX1源极、MPX1衬底、MPX2衬底均连接电源VDD；MNX1衬底、MNX2衬底、MNX2源极均接地。

如图2所示，所述二输入C单元以CE3为例，由两个PMOS管和两个NMOS管组成，分别为MP11，MP12，MN11，MN12。其中，MP11栅极与MN11栅极相连接，连接点为C单元的第一信号输入端X1；MP12栅极与MN12栅极相连接，连接点为C单元的第二信号输入端X2；MP11漏极与MP12源极相连接；MP12漏极与MN11漏极相连接，连接点为C单元的信号输出端Out；MN11源极与MN12漏极相连接；MP11源极、MP11衬底、MP12衬底均连接电源VDD；MN11衬底、MN12衬底、MN12源极均接地。

实施例二

如图3所示，所述异构表决器是根据图1通过如下两个操作而来的：(1)增加一个高速数据输入端IN和一个传输门TG，IN连接至TG的输入端，TG的输出端连接至表决器的输出端Out；(2)将最末级C单元修改为基于钟控的二输入C单元，且该C单元中的时钟信号与传输门TG的时钟信号相反。

如图4所示，所述基于钟控技术的二输入C单元，即钟控版CE3，由三个PMOS管和三个NMOS管组成，分别为MP11，MP12，MP13，MN11，MN12，MN13。其中，MP11栅极与MN12栅极相连接，连接点为C单元的第一信号输入端X1；MP12栅极与MN13栅极相连接，连接点为C单元的第二信号输入端X2；MP13栅极连接系统时钟CLK；MN11栅极连接反向系统时钟NCK；MP11漏极与MP12源极相连接；MP12漏极与MP13源极相连接；MP13漏极与MN11漏极相连接，连接点为C单元的信号输出端Out；MN11源极与MN12漏极相连接；MN12源极与MN13漏极相连接；MP11源极、MP11衬底、MP12衬底、MP13衬底均连接电源VDD；MN11衬底、MN12衬底、MN13衬底、MN13源极均接地。

实施例三

如图5所示，所述同构表决器是通过将图1所述的原表决器的2个原输入端，即IN1和IN3，进行连接操作而来的。

表1二输入C单元的真值表

上述表1为C单元的真值表。由该表可知，当信号输入端X1与信号输入端X2逻辑值相同时，信号输出端Out将输出与输入相反的逻辑值；当信号输入端X1与信号输入端X2逻辑值不同时，信号输出端Out将进入保持状态，输出先前状态下的逻辑值。由此可见，C单元可以用来屏蔽节点的逻辑值翻转，亦即避免信号输入端中部分逻辑值的翻转而传播至信号输出端Out。

表2基于钟控的二输入C单元的真值表

上述表2为基于钟控的C单元的真值表。由该表可知，在该C单元的时钟信号输入端CLK＝0且反相时钟信号输入端CLKB＝1的情况下，该C单元的时钟信号与传输门的时钟信号是反相的，当信号输入端X1与信号输入端X2逻辑值相同时，信号输出端Out将输出与输入相反的逻辑值；当信号输入端X1与信号输入端X2逻辑值不同时，信号输出端Out将进入保持状态，输出先前状态下的逻辑值。在时钟信号输入端CLK＝1且反相时钟信号输入端CLKB＝0的情况下，因受时钟信号的控制，信号输出端Out进入保持状态，输出先前状态下的逻辑值。由此可见，基于钟控的C单元可以配合系统时钟来屏蔽节点的逻辑值翻转，亦即在不同系统时钟信号控制下仍然可避免信号输入端中部分逻辑值的翻转而传播至信号输出端Out。

下面对本发明所提出的表决器的容错工作原理进行说明。对于图1，首先讨论单节点翻转SNU的情形，由于如图1所示的表决器是对称的，因此对于SNU的容错情形仅需讨论{IN1,IN2,X1,Out}。先讨论当IN1发生SNU的情况。当IN1发生翻转时，IN2保持原值，由于CE1具有过滤功能，CE1的输出X1将保持原值。又由于IN2，IN3都保持原值，因此CE2的输出X2也保持原值，CE3的输出Out也将保持原值。类似地，当IN2发生SNU时，此表决器的输出Out也将保持原值。相应地，当X1或Out发生SNU时，由于IN1，IN2保持原值，因此受影响的单节点都会恢复原值。总之，该表决器的任何单节点发生SNU都能够被容忍。亦即，该表决器与被表决的电路连接在一起，能够容忍任何SNU。

接下来讨论双节点翻转(DNU)的情形，由于任意两个节点的数据状态都可能会发生翻转，因此存在三种代表性的情况：(1)两个输入节点作为节点对发生DNU；(2)一个输入节点和其他任意一个节点作为节点对发生DNU；(3)任意两个非输入节点作为节点对发生DNU。

针对(1)的情形，如图1所示的表决器是对称的，因此可选取关键节点对<IN1,IN2>和<IN1,IN3>。下面分别对上述示范性DNU节点对序列{<IN1,IN2>，<IN1,IN3>}的容错原理进行讨论分析：

针对<IN1,IN2>翻转的情况，下面进行分析：在<IN1,IN2>发生翻转时，显然IN1和IN2同时发生翻转会导致CE1的输出X1发生错误。尽管IN2翻转，但由于IN3保持原值以及CE2的错误过滤功能，CE2的输出X2仍会保持原值。同理，显然CE3的输出Out也会保持原值。

针对<IN1,IN3>翻转的情况，下面进行分析：在<IN1,IN3>发生翻转时，由于IN2保持原值，并且CE1、CE3均具有错误过滤功能，CE1的输出X1和CE2的输出X2仍会保持原值，因此CE3的输出Out也会保持原值。由此可见，针对(1)的情形该表决器与被表决的电路连接在一起，能够容忍DNU。

针对(2)的情形，如图1所示的表决器是对称的，因此可选取关键节点对<IN1,X1>，<IN1,X2>，<IN1,Out>，<IN2,X1>，<IN2,Out>。下面对上述示范性DNU节点对的容错原理分别进行讨论分析：

针对<IN1,X1>翻转的情况，下面进行分析：在<IN1,X1>发生翻转时，由于CE1输入IN1输出X1全部出错，因此CE1的输出X1只能保持为错误的值。而显然X2保持原值，因此CE3的输出Out也会保持原值。<IN2,X1>与本情况发生DNU的情况是类似的，分析从略。

针对剩余的情况，由于该表决器只有一个输入出错，且不再存在某个C单元输入输出同时出错的情况，因此第1级C单元能够过滤该输入产生的错误。显然X1，X2均会保持原值，因此Out最终也会保持原值。

针对(3)的情形，由于IN1，IN2，IN3保持原值，会对X1，X2进行刷新，使X1，X2恢复原值，从而CE3的输出Out也会恢复原值。综上所述，该表决器与被表决器的电路连接在一起，能够容忍任何DNU。

综上所述，图1以三输入二级故障过滤表决器电路为例，说明能够容忍任何DNU。经推理分析可知，对于具有N个输入的N-1级故障过滤表决器电路，它连同被表决的电路一起能够容忍任意N-1个节点同时发生的翻转。即，被表决的N个模块中如果有N-1个模块是错误的，该表决器仍然可以正确表决并输出正确的值。

对于图3，带有高速通路的该表决器的容错工作原理与图1情况类似，分析过程在此从略。但是由于图3在图1基础上增加了一个输入端以及从该输入端到输出端的高速路径，因此在透明模式下，输入端IN将数据直接传送至输出端，大大减少传输延迟。因此图3中表决器不但能够容忍任意DNU，而且传输延迟更低。经推理分析可知，对于具有N+1个输入(含有一个高速通路的输入)的N-1级故障过滤表决器电路，它连同被表决的电路一起能够容忍任意N-1个节点同时发生的翻转。即，被表决的N个模块中如果有N-1个模块是错误的，该表决器仍然可以正确表决并输出正确的值。

对于图5，首先讨论SNU的情形。由于如图5所示的表决器是对称的，因此对于SNU的容错情形仅需讨论单节点序列{IN1,X1,Out}。先讨论当IN1发生SNU的情况。当IN1发生翻转时，IN2保持原值，由于CE1和CE2具有错误过滤功能，他们的输出X1和X2将保持原值，因此CE3的输出(Out)也将保持原值。相应地，当X1或Out发生翻转时，由于IN1，IN2，IN3保持原值，会对X1、X2进行刷新，使X1、X2恢复原值，从而CE3的输出Out也会恢复原值。总之，该表决器的任何单节点发生SNU都能够被容忍。亦即，该表决器与被表决的电路连接在一起，能够容忍任何SNU。

接下来讨论DNU的情形，由于任意两个节点的数据状态都可能会发生翻转，因此存在三种代表性的情况：(1)两个输入节点作为节点对发生DNU；(2)一个输入节点和其他任意一个节点作为节点对发生DNU；(3)任意两个非输入节点作为节点对发生DNU。

针对(1)的情形，只有一个节点对<IN1,IN2>。当<IN1,IN2>发生翻转时，显然会使CE1输出(X1)和CE2输出(X2)发生错误，从而会导致CE3输出(Out)发生错误。由此可见，针对(1)的情形该表决器与被表决的电路连接在一起，不能容忍DNU。

针对(2)的情形，如图5所示的表决器是对称的，因此可选取关键节点对<IN1,X1>和<IN1,Out>。下面对上述示范性DNU节点对序列{<IN1,X1>，<IN1,Out>}的容错原理分别进行讨论分析：

针对<IN1,X1>翻转的情况，下面进行分析：在<IN1,X1>发生翻转时，由于CE1输入输出同时发生错误，因此CE1的输出(X1)会保持为错误值。但是显然X2保持原值，因此CE3的输出(Out)也会保持原值。

针对<IN1,Out>翻转的情况，下面进行分析：在<IN1,Out>发生翻转时，由于IN2保持原值，并且CE1和CE2具有错误过滤功能，因此CE1的输出X1和CE2的输出X2会保持原值，因此CE3的输出Out会恢复原值。由此可见，针对(2)的情形该表决器与被表决的电路连接在一起，能够容忍DNU。

针对(3)的情形，可选取关键节点对<X1,X2>和<X1,Out>。由于IN1，IN2，IN3保持原值，会对X1、X2进行刷新，使X1、X2恢复原值，从而CE3的输出Out也会恢复原值。由此可见，针对(3)的情形该表决器与被表决的电路连接在一起，能够容忍DNU。

综上所述，图5是以二输入二级故障过滤表决器电路为例，说明能够容忍任何SNU的。由此推广可得，对于具有N-1个输入的N-1级故障过滤表决器连同被表决的电路，能够容忍任意N-2个节点同时发生的翻转。类似地，对于具有N个输入(含有一个高速通路的输入)的N-1级故障过滤表决器，它连同被表决的电路同样能够容忍任意N-2个节点同时发生的翻转。即，被表决的N-1个模块中如果有N-2个模块是错误的，该表决器仍然可以正确表决并输出正确的值。

由于对于二输入二级表决器，不考虑被表决的Module具备自恢复性时，最坏情况下只能过滤一个错误，因此接下来讨论当所有Module是同构的单节点自恢复模块时，表决器的容错工作原理。

首先讨论SNU的情形，由于如图5所示的表决器是对称的，因此对于SNU的容错情形仅需讨论{IN1,X1,Out}。先讨论当IN1发生SNU的情况。由于Module模块是SNU自恢复的，此表决器的输入IN1会恢复原值，又由于其他节点均保持原值，因此CE3输出Out也将保持原值。当X1或Out发生SNU时，由于IN1、IN2保持原值，因此可以对X1、X2和Out进行刷新，并恢复原值。总之，该表决器的任何单节点发生SNU都能够被容忍。亦即，该表决器与被表决的电路连接在一起，能够容忍任何SNU。

接下来讨论发生DNU的情形，由于任意两个节点的数据状态都可能会发生翻转，因此存在三种代表性的情况：(1)两个输入节点作为节点对发生DNU(2)一个输入节点和其他任意一个节点作为节点对发生DNU；(3)任意两个非输入节点作为节点对发生DNU；(4)单Module中发生DNU不恢复，并导致其所连接的表决器的单输入端发生翻转。

针对(1)的情形，因每个Module都是SNU自恢复的，显然发生DNU的节点对能够自恢复，即表决器输入全部恢复原值，从而使表决器输出正确的值。由此可见，针对(1)的情形该表决器与被表决的电路连接在一起，能够容忍DNU。

针对(2)和(3)的情形，因表决器最终的输入全部为正确的值，因此表决器将输出正确的值。由此可见，针对(2)和(3)的情形该表决器与被表决的电路连接在一起，能够容忍DNU。总之，该表决器的任何双节点发生的DNU都能够被容忍。亦即，该表决器与被表决的电路连接在一起，能够容忍任何DNU。

接下来讨论三节点翻转(TNU)的情形，由于任意三个节点的数据状态都可能会发生翻转，因此存在两种情况：(1)单个Module发生TNU且不能自恢复；(2)单个Module发生DNU，并且其他任何单个节点发生SNU，以此表示发生了一个TNU的情形；(3)剩余的所有可能情形。

针对(1)的情形，由于每个Module仅是SNU自恢复的，因此单个Module发生TNU时可能不会自恢复，此时表决的一个输入端会发生错误。但是，另一个输入端没有受到影响。而针对(2)的情形，由于每个Module仅是SNU自恢复的，因此单个Module发生DNU时可能不会自恢复，此时表决的一个输入端会发生错误。但是，另一个输入端是能够恢复为正确值的。这是由于：该输入端不可能像单个Module发生DNU那样造成该输入端出错。即，此时该输入端只能发生SNU。而连接至此输入端的单个Module是SNU自恢复的。因此，针对(1)和(2)的情况，该表决器的输入端只可能有一个发生错误。显然，由上述的众多讨论情况可知，该表决器与被表决的电路一起能够容忍该情况的TNU。

针对(3)的情况，即不存在单个Module发生DNU的情况。显然单个Module至多分别发生SNU，而每个Module是SNU自恢复的。因此，表决器的所有输入端最终仍然为原值。显然，该表决器与被表决的电路一起能够容忍该情况的TNU。

综上所述，图5以二输入二级故障过滤表决器电路为例，当该图中所有同构的Module模块是单节点自恢复时，该表决器是能容忍TNU的。由此经分析推理可知，对于具有N-1个输入的N-1级故障过滤表决器，当所有被过滤的Module模块是单节点自恢复的模块时，该表决器连同被表决的电路一起能容忍N个节点同时发生的翻转。

如图6所示，一种N-1级故障过滤表决器，该表决器是从最末级开始递归地向第一级构造而成的。其中每一级包含若干个二输入C单元，且每个C单元的输入端分别连接至上一级两个C单元(若存在)的输出端；上一级C单元若不存在，则该C单元的输入端均为表决器的输入端。

如图7所示，一种N-1级故障过滤表决器的同构表决器，该同构表决器是通过合并原表决器(图6)中第一级C单元的输入端(即IN1和INn)而来，减少了表决器输入端的个数。

如图8、图9所示，分别是图6、图7的异构表决器，这些异构表决器主要是增加了一个输入端(即IN)以及从该输入端到输出端的高速路径。

总之，本发明提供的N-1级故障过滤表决器，由此提高了表决器的可靠性，并克服了传统表决器只能以多胜多表决的缺陷。该表决器及其同构表决器都存在异构表决器，并且这些表决器都具有多级故障过滤功能，它们连同被表决的电路模块一起能够分别容忍任意N-1或N-2个节点同时发生的翻转。此外，这些异构表决器主要是增加了一个输入端以及从该输入端到输出端的高速路径，不仅实现了容忍任意N-1或N-2个节点的翻转，而且传输延迟和面积开销更低。另一方面，当输入端连接具有单节点翻转自恢复功能的电路模块时，这些表决器能够容忍任意N个节点发生的同时翻转。本发明适用于高可靠且低开销需求的集成电路与系统，可广泛应用于航天航空等对系统可靠性和开销要求较高的领域。

Claims

1.一种N-1级故障过滤表决器，其特征在于：所述N为表决器输入端的个数，表决器包含N-1级,各个被表决电路的输出端一一和表决器的输入端相连；

2.根据权利要求1所述的N-1级故障过滤表决器，其特征在于：还包括一个高速数据输入端IN和一个传输门TG，高速数据输入端IN连接至传输门TG的输入端，传输门TG的输出端连接至表决器的输出端Out；将最末级C单元修改为基于钟控的二输入C单元，且该C单元中的时钟信号与传输门TG的时钟信号相反。

3.根据权利要求1或2所述的N-1级故障过滤表决器，其特征在于：所述C单元由两个PMOS管和两个NMOS管组成，分别为PMOS管MP11、PMOS管MP12、NMOS管MN11和NMOS管MN12，其中，PMOS管MP11的栅极与NMOS管MN11的栅极相连接，连接点为C单元的第一信号输入端X1；PMOS管MP12的栅极与NMOS管MN12的栅极相连接，连接点为C单元的第二信号输入端X2；PMOS管MP11的漏极与PMOS管MP12的源极相连接；PMOS管MP12的漏极与NMOS管MN11的漏极相连接，连接点为C单元的信号输出端Out；NMOS管MN11的源极与NMOS管MN12的漏极相连接；PMOS管MP11的源极、PMOS管MP11的衬底、PMOS管MP12的衬底均连接电源VDD；NMOS管MN11的衬底、NMOS管MN12的衬底、NMOS管MN12的源极均接地。

4.根据权利要求3所述的N-1级故障过滤表决器，其特征在于：所述C单元由三个PMOS管和三个NMOS管组成，分别为PMOS管MP11、PMOS管MP12、PMOS管MP13、NMOS管MN11、NMOS管MN12和NMOS管MN13，其中，PMOS管MP11的栅极与NMOS管MN12的栅极相连接，连接点为C单元的第一信号输入端X1；PMOS管MP12的栅极与NMOS管MN13的栅极相连接，连接点为C单元的第二信号输入端X2；PMOS管MP13的栅极连接系统时钟CLK；NMOS管MN11的栅极连接反向系统时钟NCK；PMOS管MP11的漏极与PMOS管MP12的源极相连接；PMOS管MP12的漏极与PMOS管MP13的源极相连接；PMOS管MP13的漏极与NMOS管MN11的漏极相连接，连接点为C单元的信号输出端Out；NMOS管MN11的源极与NMOS管MN12的漏极相连接；NMOS管MN12的源极与NMOS管MN13的漏极相连接；PMOS管MP11的源极、PMOS管MP11的衬底、PMOS管MP12的衬底、PMOS管MP13的衬底均连接电源VDD；NMOS管MN11的衬底、NMOS管MN12的衬底、NMOS管MN13的衬底、NMOS管MN13源极均接地。

5.一种N-1级故障过滤表决器，其特征在于：所述N-1为表决器输入端的个数，表决器包含N-1级，各个被表决电路的输出端一一和表决器的输入端相连；

第N-4级：重复以上步骤，递归进行构造，因此，同构表决器共有N-1个输入端，且全部为连接操作而来的新输入端；在此将该同构表决器的所有输入端分别记作IN1，IN2，…，和INn-1，n的取值范围为大于1的自然数，并且当n=2时需舍弃该无效的单输入表决器。

6.根据权利要求5所述的N-1级故障过滤表决器，其特征在于：还包括一个高速数据输入端IN和一个传输门TG，高速数据输入端IN连接至传输门TG的输入端，传输门TG的输出端连接至表决器的输出端Out；将最末级C单元修改为基于钟控的二输入C单元，且该C单元中的时钟信号与传输门TG的时钟信号相反。

7.根据权利要求5或6所述的N-1级故障过滤表决器，其特征在于：所述C单元由两个PMOS管和两个NMOS管组成，分别为PMOS管MP11、PMOS管MP12、NMOS管MN11和NMOS管MN12，其中，PMOS管MP11的栅极与NMOS管MN11的栅极相连接，连接点为C单元的第一信号输入端X1；PMOS管MP12的栅极与NMOS管MN12的栅极相连接，连接点为C单元的第二信号输入端X2；PMOS管MP11的漏极与PMOS管MP12的源极相连接；PMOS管MP12的漏极与NMOS管MN11的漏极相连接，连接点为C单元的信号输出端Out；NMOS管MN11的源极与NMOS管MN12的漏极相连接；PMOS管MP11的源极、PMOS管MP11的衬底、PMOS管MP12的衬底均连接电源VDD；NMOS管MN11的衬底、NMOS管MN12的衬底、NMOS管MN12的源极均接地。

8.根据权利要求7所述的N-1级故障过滤表决器，其特征在于：所述C单元由三个PMOS管和三个NMOS管组成，分别为PMOS管MP11、PMOS管MP12、PMOS管MP13、NMOS管MN11、NMOS管MN12和NMOS管MN13，其中，PMOS管MP11的栅极与NMOS管MN12的栅极相连接，连接点为C单元的第一信号输入端X1；PMOS管MP12的栅极与NMOS管MN13的栅极相连接，连接点为C单元的第二信号输入端X2；PMOS管MP13的栅极连接系统时钟CLK；NMOS管MN11的栅极连接反向系统时钟NCK；PMOS管MP11的漏极与PMOS管MP12的源极相连接；PMOS管MP12的漏极与PMOS管MP13的源极相连接；PMOS管MP13的漏极与NMOS管MN11的漏极相连接，连接点为C单元的信号输出端Out；NMOS管MN11的源极与NMOS管MN12的漏极相连接；NMOS管MN12的源极与NMOS管MN13的漏极相连接；PMOS管MP11的源极、PMOS管MP11的衬底、PMOS管MP12的衬底、PMOS管MP13的衬底均连接电源VDD；NMOS管MN11的衬底、NMOS管MN12的衬底、NMOS管MN13的衬底、NMOS管MN13源极均接地。