CN108847842B - 一种具有自刷新功能的抗单粒子翻转效应异步分频电路 - Google Patents

Abstract

本发明一种具有自刷新功能的抗单粒子翻转效应异步分频电路，包括多数表决电路和并联的三级计数分频模块，计数分频模块包括分频数配置电路和计数器电路。采用冗余结构、多数表决电路和自刷新方法大幅提升异步分频电路的抗单粒子翻转效应；通过冗余表决方式抑制单个分频电路中发生的单粒子翻转事件，且利用多数表决后输出频率信号对三个计数分频模块进行实时刷新控制，确保三个计数分频模块工作状态一致，消除了单粒子翻转效应在计数分频模块中的时序错误状态累积，大幅降低了异步分频电路的单粒子翻转概率，提高了集成电路在空间应用环境的可靠性。

Description

一种具有自刷新功能的抗单粒子翻转效应异步分频电路

技术领域

本发明涉及半导体集成电路领域，具体为一种具有自刷新功能的抗单粒子翻转效应异步分频电路。

背景技术

分频电路广泛应用于集成电路设计领域，诸如SoC芯片、DSP芯片、专用集成电路以及锁相环和数模转换器等，实现对时钟、数据以及控制等各类信号的分频。由于半导体集成电路结构自身特点，分频电路在空间辐射环境中极易受到空间电子、质子、光子、α粒子与重离子等粒子的干扰而发生单粒子翻转效应，导致分频电路状态发生错误，影响电子元器件正常工作，严重时可促使卫星和航天飞机等空间飞行器出现故障。

图1是一个分频数等于八的数字分频电路，该分频电路采用三个DFF触发器级联构成，输出信号clkout的频率等于输入信号clk频率的八分之一。在空间辐射环境中，假设触发器dff312受到单粒子轰击发生单粒子翻转效应，引起DFF触发器q端输出状态发生错误翻转，则输出信号clkout的频率将发生偏差，导致输出频率至少一个周期的频率不等于输入信号clk频率的八分之一。同样原理，数字电路中采用的其它数字分频电路也存在类似的单粒子翻转问题，降低了数字集成电路在空间辐射环境中工作的可靠性。

发明内容

针对现有技术中存在的问题，本发明提供一种具有自刷新功能的抗单粒子翻转效应异步分频电路，结构简单，易于实现，能够提高现有异步分频电路的抗辐射性能，减少异步分频电路在空间应用时的单粒子翻转概率，提高集成电路可靠性。

本发明是通过以下技术方案来实现：

一种具有自刷新功能的抗单粒子翻转效应异步分频电路，包括多数表决电路和并联的三级计数分频模块；

所述的计数分频模块包括分频数配置电路和计数器电路；分频数配置电路的输入端分别连接两个输入配置信号s2和s1，分频数配置电路输出端输出三个输出信号a1、a2和a3连接到计数器电路输入端；计数器电路的输入端分别连接输入配置信号s0，以及输入频率信号fin和复位信号reset，计数器电路的输出端输出分别连接到多数表决电路的输入端；

输入配置信号s2、s1和s0用于设定分频电路的分频数；复位信号reset用于对电路进行复位，重新设定分频电路的分频数；分频数配置电路用于对输入配置信号s2和s1进行译码，并输出三个输出信号对计数器电路的计数初始状态进行配置；计数器电路用于根据分频数配置电路的三个输出信号和输入配置信号s0进行计数初始状态设定，并进行递减计数，计数值达到特定数值时输出频率信号发生跳变；

所述的多数表决电路的输出端输出时钟输出信号fout，并分别与计数器电路的输入端相连；多数表决电路用于对三个输入信号进行表决处理，当三个输入信号有两个或两个以上是高电平时，多数表决电路输出高电平时钟输出信号fout，当三个输入信号有两个或两个以上是低电平时，多数表决电路输出低电平时钟输出信号fout。

优选的，分频数配置电路包括两个反相器、一个二输入或非门、两个二输入与非门和一个二输入与门，分频配置电路的两个输入端分别与输入配置信号s1和s2相连；

输入配置信号s1经反相器inv101输出输出信号a1；

输入配置信号s2经反相器inv102连接二输入或非门nor101输入端b，二输入或非门nor101输入端a连接反相器inv101的输出端，二输入或非门nor101的输出端输出输出信号a3；

二输入与非门输入nand101的输入端a连接反相器inv101的输出端，输入端b连接反相器inv102的输出端，输出端连接二输入与门and101输入端a；

二输入与非门nand103的输入端a连接输入配置信号s1，输入端b连接输入配置信号s2，输出端连接二输入与门and101输入端b；

二输入与门and101输出端输出输出信号a2；

输出信号a1、a2和a3分别接入到对应的计数器电路的输入端。

进一步，分频数配置电路对输入配置信号s2和s1进行译码，输入配置信号s2、s1与分频数配置电路的输出信号a3、a2、a1的译码对应关系如下表所示；

。

优选的，第一计数器电路包括5个反相器、6个二输入与非门、4个带置位端和复位端DFF触发器、一个二输入或非门、一个三输入或非门、一个二输入与门以及一个DFF触发器；计数器电路的输入端分别与输入复位信号reset、输入配置信号s0、时钟输出信号fout、输入频率信号fin以及对应分频数配置电路的输出信号a1、a2和a3相连，输入复位信号reset与触发器dff205的复位端r相连；

输出信号a3与反相器inv205的输入端及二输入与非门nand208的输入端a相连，反相器inv205的输出端和二输入与非门nand207的输入端a相连；

输出信号a2与反相器inv204的输入端及二输入与非门nand206的输入端a相连，反相器inv204的输出端和二输入与非门nand205的输入端a相连；

输出信号a1与反相inv203的输入端及二输入与非门nand204的输入端a相连，反相器inv203的输出端和二输入与非门nand203的输入端a相连；

输入配置信号s0与反相inv202的输入端及二输入与非门nand202的输入端a相连，反相器inv202的输出端和二输入与非门nand201的输入端a相连；

时钟输出信号fout与反相器inv201的输入端相连，反相器inv201的输出端和二输入与非门nand201输入端b、二输入与非门nand202输入端b、二输入与非门nand203输入端b、二输入与非门nand204输入端b、二输入与非门nand205输入端b、二输入与非门nand206输入端b、二输入与非门nand207输入端b、二输入与非门nand208输入端b及三输入或非门nor202输入端a相连，二输入与非门nand201的输出端与触发器dff201的复位端rn相连，二输入与非门nand202的输出端与触发器dff201的置位端sn相连，二输入与非门nand203的输出端与触发器dff202的复位端rn相连，二输入与非门nand204的输出端与触发器dff202的置位端sn相连，二输入与非门nand205的输出端与触发器dff203的复位端rn相连，二输入与非门nand206的输出端与触发器dff203的置位端sn相连，二输入与非门nand207的输出端与触发器dff204的复位端rn相连，二输入与非门nand208的输出端与触发器dff204的置位端sn相连；

输入频率信号fin与触发器dff201的时钟端ck和触发器dff205的时钟端ck相连，触发器dff201的数据输出端qn与触发器dff201的数据输入端d和二输入与门and201的输入端b相连，触发器dff201的数据输出端q和触发器dff202的时钟端ck相连，触发器dff202的数据输出端qn与触发器dff202的数据输入端d和三输入或非门nor202的输入端c相连，触发器dff202的数据输出端q和触发器dff203的时钟端ck相连，触发器dff203的数据输出端qn与触发器dff203的数据输入端d相连，触发器dff203的数据输出端q和触发器dff204的时钟端ck与二输入或非门nor201输入端b相连，触发器dff204的数据输出端qn与触发器dff204的数据输入端d相连，触发器dff204的数据输出端q和二输入或非门nor201输入端a相连，二输入或非门nor201输出端与三输入或非门nor202输入端b相连，三输入或非门nor202输出端与二输入与门and201输入端a相连，二输入与门and201输出端与触发器dff205的数据输入端d相连，触发器dff205的数据输出端qn输出计数器电路输出信号。

优选的，多数表决电路由12个晶体管构成，包括6个PMOS晶体管m101、m102、m105、m106、m109和m110，6个NMOS晶体管m103、m104、m107、m108、m111和m112；

晶体管m101的源端与电源电压vdd相连，晶体管m101的栅端与第一计数器电路的输出信号f1相连，晶体管m101的漏端与晶体管m102的源端相连；

晶体管m102的栅端与第二计数器电路的输出信号f2相连，晶体管m102的漏端与晶体管m103的漏端、晶体管m106的漏端、晶体管m107的漏端、晶体管m110的漏端以及晶体管m111的漏端相连并输出时钟输出信号fout，时钟输出信号fout分别与第一计数器电路、第二计数器电路及第三计数器电路的输入端相连；

晶体管m103的栅端与第一计数器电路的输出信号f1相连，晶体管m103的源端与晶体管m104的漏端相连；

晶体管m104的栅端与第二计数器电路的输出信号f2相连，晶体管m104的源端与地电压gnd相连；

晶体管m105的源端与电源电压vdd相连，晶体管m105的栅端与第一计数器电路的输出信号f1相连，晶体管m105的漏端与晶体管m106的源端相连；

晶体管m106的栅端与第三计数器电路的输出信号f3相连，晶体管m107的栅端与第一计数器电路的输出信号f1相连；

晶体管m107的源端与晶体管m108的漏端相连，晶体管m108的栅端与第三计数器电路的输出信号f3相连；

晶体管m108的源端与地电压gnd相连，晶体管m109的源端与电源电压vdd相连；

晶体管m109的栅端与第二计数器电路的输出信号f2相连，晶体管m109的漏端与晶体管m110的源端相连；

晶体管m110的栅端与第三计数器电路的输出信号f3相连；

晶体管m111的栅端与第二计数器电路的输出信号f2相连，晶体管m111的源端与晶体管m112的漏端相连；

晶体管m112的栅端与第三计数器电路的输出信号f3相连，晶体管m112的源端与地电压gnd相连。

优选的，通过设定三个输入配置信号s2、s1和s0的值，确定分频电路的分频数；每个输入配置信号对应“0”和“1”两种状态，假设三个输入配置信号的取值等于1或0，则分频数N与配置信号s2、s1和s0具有以下关系：

N＝2+s0*1+s1*2+s3*4；

N的取值范围是2，3，4，5，6，7，8和9。

与现有技术相比，本发明具有以下有益的技术效果：

本发明一种具有自刷新功能的抗单粒子翻转效应异步分频电路，采用冗余结构、多数表决电路和自刷新方法大幅提升异步分频电路的抗单粒子翻转效应；通过冗余表决方式抑制单个分频电路中发生的单粒子翻转事件，且利用多数表决后输出频率信号对三个计数分频模块进行实时刷新控制，确保三个计数分频模块工作状态一致，消除了单粒子翻转效应在计数分频模块中的时序错误状态累积，大幅降低了异步分频电路的单粒子翻转概率，提高了集成电路在空间应用环境的可靠性。

附图说明

图1是现有技术中八分频电路结构示意图。

图2是本发明实例中所述异步分频电路分频数等于6时的工作波形示意图。

图3是本发明实例中所述异步分频电路的结构框图。

图4是本发明实例中所述分频数配置电路的结构图。

图5是本发明实例中所述计数器电路的结构图。

图6是本发明实例中所述多数表决电路的结构图。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

本发明一种具有自刷新功能的抗单粒子翻转效应异步分频电路，通过采用三模冗余容错技术对分频器的输出频率进行表决并反馈到异步分频电路的控制端，对分频器的工作状态进行实时刷新，大幅提升分频电路的抗单粒子翻转性能，进一步提高采用该电路的抗辐射芯片的抗单粒子翻转性能。

如图3所示，本发明一种具有自刷新功能的抗单粒子翻转效应异步分频电路，包括计数分频模块911，计数分频模块912，计数分频模块913和多数表决电路817；其中计数分频模块911包括分频数配置电路811和第一计数器电路812，计数分频模块912包括分频数配置电路813和第二计数器电路814，计数分频模块913包括分频数配置电路815和第三计数器电路816，分频数配置电路811、分频数配置电路813和分频数配置电路815电路结构相同，第一计数器电路812、第二计数器电路814和第三计数器电路816电路结构相同。

输入配置信号s2与分频数配置电路811、分频数配置电路813和分频数配置电路815的输入端相连，输入配置信号s1与分频数配置电路811、分频数配置电路813和分频数配置电路815的输入端相连，输入配置信号s0与第一计数器电路812、第二计数器电路814和第三计数器电路816的输入端相连，输入频率信号fin与第一计数器电路812、第二计数器电路814和第三计数器电路816的输入端相连，复位信号reset与第一计数器电路812、第二计数器电路814和第三计数器电路816的输入端相连，分频数配置电路811输出信号a1、a2和a3并分别与第一计数器电路812的输入端相连，分频数配置电路813输出信号b1、b2和b3并分别与第二计数器电路814的输入端相连，分频数配置电路815输出信号c1、c2和c3并分别与第三计数器电路816的输入端相连，第一计数器电路812输出信号f1并与多数表决电路817的输入端相连，第二计数器电路814输出信号f2并与多数表决电路817的输入端相连，第三计数器电路816输出信号f3并与多数表决电路817的输入端相连，多数表决电路817时钟输出信号fout并分别与第一计数器电路812、第二计数器电路814和第三计数器电路816的输入端相连。

输入配置信号s2、s1和s0用于设定分频电路的分频数；复位信号reset对自刷新抗单粒子效应异步分频电路进行复位，重新设定分频电路的分频数；分频数配置电路811、813、815均为一个译码电路，实现对输入配置信号s2和s1的译码，并输出三个信号对计数器电路的计数初始状态进行配置；计数器电路812、814、816依据分频数配置电路的三个输出信号和输入配置信号s0进行计数初始状态设定，并进行递减计数，计数值达到特定数值时输出频率信号发生跳变；多数表决电路817对三个输入信号进行表决处理，当三个输入信号有两个或两个以上是高电平时，多数表决电路817输出高电平，当三个输入信号有两个或两个以上是低电平时，多数表决电路817输出低电平。

如图4所示，以分频数配置电路811为例进行说明，分频数配置电路811包括两个反相器、一个二输入或非门、两个二输入与非门和一个二输入与门，分频配置电路811的两个输入端分别与输入配置信号s1和s2相连，输入配置信号s1与反相器inv101的输入端和二输入与非门nand103输入端a相连，反相器inv101输出端和二输入与非门输入nand101输入端a及二输入或非门nor101输入端a相连，反相器inv101输出端输出信号a1，输入配置信号s2与反相器inv102的输入端和二输入与非门nand103输入端b相连，反相器102输出端和二输入与非门输入nand101输入端b及二输入或非门nor101输入端b相连，二输入与非门nand101的输出端和二输入与门and101输入端a相连，二输入与非门nand103的输出端和二输入与门and101输入端b相连，二输入与门and101的输出端输出信号a2，二输入或门nor101的输出端输出信号a3。分频数配置电路811对输入配置信号s2和s1进行译码，输入配置信号s2、s1与分频数配置电路811的输出信号a3、a2、a1的译码对应关系如表1所示。

表1是输入配置信号s2、s1与分频数配置电路811的输出信号a1、a2、a3的译码对应关系。

如图5所示，以第一计数器电路812为例进行说明，第一计数器电路812包括5个反相器、6个二输入与非门、4个带置位端和复位端DFF触发器、一个二输入或非门、一个三输入或非门、一个二输入与门以及一个DFF触发器；第一计数器电路812的输入端分别与输入复位信号reset、输入配置信号s0、时钟输出信号fout、输入频率信号fin以及分频数配置电路811输出信号a1、a2和a3相连，输入复位信号reset与触发器dff205的复位端r相连，分频数配置电路811输出信号a3与反相器inv205的输入端及二输入与非门nand208的输入端a相连，反相器inv205的输出端和二输入与非门nand207的输入端a相连，分频数配置电路811输出信号a2与反相器inv204的输入端及二输入与非门nand206的输入端a相连，反相器inv204的输出端和二输入与非门nand205的输入端a相连，分频数配置电路811输出信号a1与反相inv203的输入端及二输入与非门nand204的输入端a相连，反相器inv203的输出端和二输入与非门nand203的输入端a相连，输入配置信号s0与反相inv202的输入端及二输入与非门nand202的输入端a相连，反相器inv202的输出端和二输入与非门nand201的输入端a相连，多数表决电路817时钟输出信号fout与反相器inv201的输入端相连，反相器inv201的输出端和二输入与非门nand201输入端b、二输入与非门nand202输入端b、二输入与非门nand203输入端b、二输入与非门nand204输入端b、二输入与非门nand205输入端b、二输入与非门nand206输入端b、二输入与非门nand207输入端b、二输入与非门nand208输入端b及三输入或非门nor202输入端a相连，二输入与非门nand201的输出端与触发器dff201的复位端rn相连，二输入与非门nand202的输出端与触发器dff201的置位端sn相连，二输入与非门nand203的输出端与触发器dff202的复位端rn相连，二输入与非门nand204的输出端与触发器dff202的置位端sn相连，二输入与非门nand205的输出端与触发器dff203的复位端rn相连，二输入与非门nand206的输出端与触发器dff203的置位端sn相连，二输入与非门nand207的输出端与触发器dff204的复位端rn相连，二输入与非门nand208的输出端与触发器dff204的置位端sn相连，输入频率信号fin与触发器dff201的时钟端ck和触发器dff205的时钟端ck相连，触发器dff201的数据输出端qn与触发器dff201的数据输入端d和二输入与门and201的输入端b相连，触发器dff201的数据输出端q和触发器dff202的时钟端ck相连，触发器dff202的数据输出端qn与触发器dff202的数据输入端d和三输入或非门nor202的输入端c相连，触发器dff202的数据输出端q和触发器dff203的时钟端ck相连，触发器dff203的数据输出端qn与触发器dff203的数据输入端d相连，触发器dff203的数据输出端q和触发器dff204的时钟端ck与二输入或非门nor201输入端b相连，触发器dff204的数据输出端qn与触发器dff204的数据输入端d相连，触发器dff204的数据输出端q和二输入或非门nor201输入端a相连，二输入或非门nor201输出端与三输入或非门nor202输入端b相连，三输入或非门nor202输出端与二输入与门and201输入端a相连，二输入与门and201输出端与触发器dff205的数据输入端d相连，触发器dff205的数据输出端qn输出信号f1。第一计数器电路812是一个递减计数器，其功能是根据输入配置信号s2、s1和s0设置的分频数进行周期计数，实现异步分频电路不同状态之间的切换，并在复位信号有效时对异步分频电路输出信号进行复位。

如图6所示，多数表决电路817由12个晶体管构成，其中6个PMOS晶体管m101、m102、m105、m106、m109和m110，6个NMOS晶体管m103、m104、m107、m108、m111和m112，晶体管m101的源端与电源电压vdd相连，晶体管m101的栅端与第一计数器电路812的输出信号f1相连，晶体管m101的漏端与晶体管m102的源端相连，晶体管m102的栅端与第二计数器电路814的输出信号f2相连，晶体管m102的漏端与晶体管m103的漏端、晶体管m106的漏端、晶体管m107的漏端、晶体管m110的漏端以及晶体管m111的漏端相连并输出时钟输出信号fout，时钟输出信号fout与第一计数器电路812、第二计数器电路814及第三计数器电路816的输入端相连，晶体管m103的栅端与第一计数器电路812的输出信号f1相连，晶体管m103的源端与晶体管m104的漏端相连，晶体管m104的栅端与第二计数器电路814的输出信号f2相连，晶体管m104的源端与地电压gnd相连，晶体管m105的源端与电源电压vdd相连，晶体管m105的栅端与第一计数器电路812的输出信号f1相连，晶体管m105的漏端与晶体管m106的源端相连，晶体管m106的栅端与第三计数器电路816的输出信号f3相连，晶体管m107的栅端与第一计数器电路812的输出信号f1相连，晶体管m107的源端与晶体管m108的漏端相连，晶体管m108的栅端与第三计数器电路816的输出信号f3相连，晶体管m108的源端与地电压gnd相连，晶体管m109的源端与电源电压vdd相连，晶体管m109的栅端与第二计数器电路814的输出信号f2相连，晶体管m109的漏端与晶体管m110的源端相连，晶体管m110的栅端与第三计数器电路816的输出信号f3相连，晶体管m111的栅端与第二计数器电路814的输出信号f2相连，晶体管m111的源端与晶体管m112的漏端相连，晶体管m112的栅端与第三计数器电路816的输出信号f3相连，晶体管m112的源端与地电压gnd相连。多数表决电路817的功能是对三个计数器电路812、814和816的输出信号进行表决，当信号f1、f2和f3有两个或两个以上是高电平时，多数表决电路817输出高电平，当信号f1、f2和f3有两个或两个以上是低电平时，多数表决电路817输出低电平，通过多数表决电路817屏蔽单个技术分频模块中的单粒子翻转事件。

该自刷新抗单粒子翻转效应异步分频电路工作流程如下：

1)设置分频数N：通过设定三个输入配置信号s2、s1和s0的值，确定自刷新抗单粒子翻转效应异步分频电路的分频数；每个输入配置信号对应“0”和“1”两种状态，假设三个输入配置信号的取值等于1或0，则分频数N与配置信号s2、s1和s0具有以下关系：

N＝2+s0*1+s1*2+s3*4；

N的取值范围是2，3，4，5，6，7，8和9，当N取6时，其工作波形示意图如图2所示。

2)复位操作；使复位信号reset等于高电平，对自刷新抗单粒子翻转效应异步分频电路进行复位操作，此时异步分频电路输出低电平；

3)正常工作模式：使复位信号reset等于低电平，撤销复位操作，此时自刷新抗单粒子翻转效应异步分频电路按照预置的分频数N进行输入信号的分频操作；

4)单粒子翻转工作模式：当单个计数分频模块中的电路发生单粒子翻转效应后，由于其它两个计数分频模块输出状态保持正确，所以多数表决电路输出状态也保持正确，同时反馈到三个计数器电路输入端的信号fout会在其下降沿时刻，对三个计数器电路中的计数触发器进行状态刷新操作，在发生单粒子翻转效应后确保三个计数分频模块仍保持相同的工作状态。

Claims (5)

1.一种具有自刷新功能的抗单粒子翻转效应异步分频电路，其特征在于，包括多数表决电路和并联的三级计数分频模块；

所述的计数分频模块包括分频数配置电路和计数器电路；分频数配置电路的输入端分别连接两个输入配置信号s2和s1，分频数配置电路输出端输出三个输出信号a1、a2和a3连接到计数器电路输入端；计数器电路的输入端分别连接输入配置信号s0，以及输入频率信号fin和复位信号reset，计数器电路的输出端输出分别连接到多数表决电路的输入端；

输入配置信号s2、s1和s0用于设定分频电路的分频数；复位信号reset用于对电路进行复位，重新设定分频电路的分频数；分频数配置电路用于对输入配置信号s2和s1进行译码，并输出三个输出信号对计数器电路的计数初始状态进行配置；计数器电路用于根据分频数配置电路的三个输出信号和输入配置信号s0进行计数初始状态设定，并进行递减计数，计数值达到特定数值时输出频率信号发生跳变；

所述的多数表决电路的输出端输出时钟输出信号fout，并分别与计数器电路的输入端相连；多数表决电路用于对三个输入信号进行表决处理，当三个输入信号有两个或两个以上是高电平时，多数表决电路输出高电平时钟输出信号fout，当三个输入信号有两个或两个以上是低电平时，多数表决电路输出低电平时钟输出信号fout；

所述的分频数配置电路包括两个反相器、一个二输入或非门、两个二输入与非门和一个二输入与门，分频配置电路的两个输入端分别与输入配置信号s1和s2相连；

输入配置信号s1经反相器inv101输出输出信号a1；

输入配置信号s2经反相器inv102连接二输入或非门nor101输入端b，二输入或非门nor101输入端a连接反相器inv101的输出端，二输入或非门nor101的输出端输出输出信号a3；

二输入与非门nand101的输入端a连接反相器inv101的输出端，输入端b连接反相器inv102的输出端，输出端连接二输入与门and101输入端a；

二输入与非门nand103的输入端a连接输入配置信号s1，输入端b连接输入配置信号s2，输出端连接二输入与门and101输入端b；

二输入与门and101输出端输出输出信号a2；

输出信号a1、a2和a3分别接入到对应的计数器电路的输入端。

2.根据权利要求1所述的一种具有自刷新功能的抗单粒子翻转效应异步分频电路，其特征在于，分频数配置电路对输入配置信号s2和s1进行译码，输入配置信号s2、s1与分频数配置电路的输出信号a3、a2、a1的译码对应关系如下表所示；

。

3.根据权利要求1所述的一种具有自刷新功能的抗单粒子翻转效应异步分频电路，其特征在于，第一计数器电路(812)包括5个反相器、6个二输入与非门、4个带置位端和复位端DFF触发器、一个二输入或非门、一个三输入或非门、一个二输入与门以及一个DFF触发器；计数器电路的输入端分别与输入复位信号reset、输入配置信号s0、时钟输出信号fout、输入频率信号fin以及对应分频数配置电路的输出信号a1、a2和a3相连，输入复位信号reset与触发器dff205的复位端r相连；

输出信号a3与反相器inv205的输入端及二输入与非门nand208的输入端a相连，反相器inv205的输出端和二输入与非门nand207的输入端a相连；

输出信号a2与反相器inv204的输入端及二输入与非门nand206的输入端a相连，反相器inv204的输出端和二输入与非门nand205的输入端a相连；

输出信号a1与反相inv203的输入端及二输入与非门nand204的输入端a相连，反相器inv203的输出端和二输入与非门nand203的输入端a相连；

输入配置信号s0与反相inv202的输入端及二输入与非门nand202的输入端a相连，反相器inv202的输出端和二输入与非门nand201的输入端a相连；

时钟输出信号fout与反相器inv201的输入端相连，反相器inv201的输出端和二输入与非门nand201输入端b、二输入与非门nand202输入端b、二输入与非门nand203输入端b、二输入与非门nand204输入端b、二输入与非门nand205输入端b、二输入与非门nand206输入端b、二输入与非门nand207输入端b、二输入与非门nand208输入端b及三输入或非门nor202输入端a相连，二输入与非门nand201的输出端与触发器dff201的复位端rn相连，二输入与非门nand202的输出端与触发器dff201的置位端sn相连，二输入与非门nand203的输出端与触发器dff202的复位端rn相连，二输入与非门nand204的输出端与触发器dff202的置位端sn相连，二输入与非门nand205的输出端与触发器dff203的复位端rn相连，二输入与非门nand206的输出端与触发器dff203的置位端sn相连，二输入与非门nand207的输出端与触发器dff204的复位端rn相连，二输入与非门nand208的输出端与触发器dff204的置位端sn相连；

输入频率信号fin与触发器dff201的时钟端ck和触发器dff205的时钟端ck相连，触发器dff201的数据输出端qn与触发器dff201的数据输入端d和二输入与门and201的输入端b相连，触发器dff201的数据输出端q和触发器dff202的时钟端ck相连，触发器dff202的数据输出端qn与触发器dff202的数据输入端d和三输入或非门nor202的输入端c相连，触发器dff202的数据输出端q和触发器dff203的时钟端ck相连，触发器dff203的数据输出端qn与触发器dff203的数据输入端d相连，触发器dff203的数据输出端q和触发器dff204的时钟端ck与二输入或非门nor201输入端b相连，触发器dff204的数据输出端qn与触发器dff204的数据输入端d相连，触发器dff204的数据输出端q和二输入或非门nor201输入端a相连，二输入或非门nor201输出端与三输入或非门nor202输入端b相连，三输入或非门nor202输出端与二输入与门and201输入端a相连，二输入与门and201输出端与触发器dff205的数据输入端d相连，触发器dff205的数据输出端qn输出计数器电路输出信号。

4.根据权利要求1所述的一种具有自刷新功能的抗单粒子翻转效应异步分频电路，其特征在于，多数表决电路由12个晶体管构成，包括6个PMOS晶体管m101、m102、m105、m106、m109和m110，6个NMOS晶体管m103、m104、m107、m108、m111和m112；

晶体管m101的源端与电源电压vdd相连，晶体管m101的栅端与第一计数器电路(812)的输出信号f1相连，晶体管m101的漏端与晶体管m102的源端相连；

晶体管m102的栅端与第二计数器电路(814)的输出信号f2相连，晶体管m102的漏端与晶体管m103的漏端、晶体管m106的漏端、晶体管m107的漏端、晶体管m110的漏端以及晶体管m111的漏端相连并输出时钟输出信号fout，时钟输出信号fout分别与第一计数器电路(812)、第二计数器电路(814)及第三计数器电路(816)的输入端相连；

晶体管m103的栅端与第一计数器电路(812)的输出信号f1相连，晶体管m103的源端与晶体管m104的漏端相连；

晶体管m104的栅端与第二计数器电路(814)的输出信号f2相连，晶体管m104的源端与地电压gnd相连；

晶体管m105的源端与电源电压vdd相连，晶体管m105的栅端与第一计数器电路(812)的输出信号f1相连，晶体管m105的漏端与晶体管m106的源端相连；

晶体管m106的栅端与第三计数器电路(816)的输出信号f3相连，晶体管m107的栅端与第一计数器电路(812)的输出信号f1相连；

晶体管m107的源端与晶体管m108的漏端相连，晶体管m108的栅端与第三计数器电路(816)的输出信号f3相连；

晶体管m108的源端与地电压gnd相连，晶体管m109的源端与电源电压vdd相连；

晶体管m109的栅端与第二计数器电路(814)的输出信号f2相连，晶体管m109的漏端与晶体管m110的源端相连；

晶体管m110的栅端与第三计数器电路(816)的输出信号f3相连；

晶体管m111的栅端与第二计数器电路(814)的输出信号f2相连，晶体管m111的源端与晶体管m112的漏端相连；

晶体管m112的栅端与第三计数器电路(816)的输出信号f3相连，晶体管m112的源端与地电压gnd相连。

5.根据权利要求1所述的一种具有自刷新功能的抗单粒子翻转效应异步分频电路，其特征在于，通过设定三个输入配置信号s2、s1和s0的值，确定分频电路的分频数；每个输入配置信号对应“0”和“1”两种状态，假设三个输入配置信号的取值等于1或0，则分频数N与配置信号s2、s1和s0具有以下关系：

N＝2+s0*1+s1*2+s3*4；

N的取值范围是2，3，4，5，6，7，8和9。

Images