CN108011628A

CN108011628A - 一种可容忍三节点翻转的锁存器

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Publication number: CN108011628A
Application number: CN201711267453.0A
Authority: CN
Inventors: 刘春鸣; 闫爱斌; 黄正峰; 陈旨乐; 何倩; 赖超平; 张银磊
Original assignee: Anhui University
Current assignee: Anhui University
Priority date: 2017-12-05
Filing date: 2017-12-05
Publication date: 2018-05-08
Anticipated expiration: 2037-12-05
Also published as: CN108011628B

Abstract

本发明提供一种可容忍三节点翻转的锁存器，通过八组相互反馈的输入分离反相器构建高可靠性数据存储反馈环实现数据的高可靠存储，使用四输入C单元屏蔽存储模块中产生的多节点翻转，从而达到容忍多节点翻转的目的。同时，使用时钟门控技术和较少数目的晶体管降低锁存器开销，可广泛运用于对可靠性要求较高的各个应用领域。本发明相对于现有技术的有益效果在于：通过八组相互反馈的输入分离反相器构建高可靠性数据存储反馈环，不但能够实现对三个节点翻转的有效容忍，而且能够实现对双节点翻转和单节点翻转的有效容忍。功耗和面积开销较低。通过使用时钟门控技术减少电流竞争，降低功耗开销；使用较少数目的晶体管进行构建，降低面积开销。

Description

一种可容忍三节点翻转的锁存器

技术领域

本发明属于集成电路抗多节点翻转加固容错设计技术领域，具体涉及一种可容忍三节点翻转的锁存器。

背景技术

随着集成电路制造工艺的不断发展，晶体管特征尺寸和工作电压不断减小，在提升了超大规模集成电路电路性能的同时，电路功耗也随之降低。然而，由于电路节点的关键电荷随着工艺的进步不断减小，电路越发容易受到辐射环境中的重离子、α粒子、中子和质子等粒子的影响而造成瞬态故障，并产生软错误。软错误是由集成电路瞬态故障造成的暂时性错误，而集成电路瞬态故障主要是由辐射环境中各种粒子撞击导致。在强辐射环境中，在电荷共享机制下，粒子撞击电路节点所诱发的多节点翻转是一种典型的软错误。相比于单粒子翻转和双节点翻转而言，多节点翻转导致的集成电路失效概率更大。在大规模的集成电路与系统中，锁存器这一种基本的时序元件被广泛应用。统计数据显示，在纳米尺度CMOS工艺下，技术小型化对集成电路在辐射环境下诱发的错误敏感性产生了不利影响，尤其在强辐射环境中，多节点翻转已经成为影响锁存器电路可靠性设计的主要问题。当锁存器电路长时间工作于高能粒子和宇宙射线大量存在的强辐射环境中，仅进行单粒子翻转加固设计和双节点翻转加固设计是不够充分的，必须要对其进行多节点翻转加固设计。锁存器的多节点翻转加固设计，对于提高集成电路的可靠性具有重要的意义。

目前针对锁存器的抗多节点翻转加固设计主要存在以下几个问题：一是存在脆弱的节点对，当该节点对发生翻转时，锁存器输出端将保持为错误的逻辑值，不能实现对双节点翻转的完全容忍；二是虽然能够实现对双节点翻转的完全容忍，但是存在脆弱的节点序列，当该节点序列中的三个节点均发生翻转，在锁存器输出端将保持为错误的逻辑值，不能有效容忍三节点翻转；三是容忍三节点翻转的锁存器的面积和功耗等开销较大。

发明内容

为了克服现有抗多节点翻转加固锁存器结构存在的不足，本发明提供一种能够容忍三节点翻转的锁存器电路设计方案，通过八组相互反馈的输入分离反相器构建高可靠性数据存储反馈环实现数据的高可靠存储，使用四输入C单元屏蔽存储模块中产生的多节点翻转，从而达到容忍多节点翻转的目的。同时，使用时钟门控技术和较少数目的晶体管降低锁存器开销，可广泛运用于对可靠性要求较高的各个应用领域。

本发明是通过以下技术方案实现的：

一种可容忍三节点翻转的锁存器，包括：四个传输门、四个输入分离反相器、四个钟控输入分离反相器、一个C单元和一个输出级反相器。

其中，所述四个传输门分别为具有相同时钟的：第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4；所述四个输入分离反相器分别为：第一输入分离反相器IINV1、第二输入分离反相器IINV2、第三输入分离反相器IINV3、第四输入分离反相器IINV4；所述四个钟控输入分离反相器分别为具有相同时钟的：第一钟控输入分离反相器CG-IINV1、第二钟控输入分离反相器CG-IINV2、第三钟控输入分离反相器CG-IINV3、第四钟控输入分离反相器CG-IINV4。

所述第一传输门TG1的信号输入端、所述第二传输门TG2的信号输入端、所述第三传输门TG3的信号输入端以及所述第四传输门TG4的信号输入端相连接，连接点作为所述锁存器的数据输入端。

所述第一传输门TG1的信号输出端分别与所述第一输入分离反相器IINV1的信号输出端、所述第一钟控输入分离反相器CG-IINV1的第一信号输入端、所述第四钟控输入分离反相器CG-IINV4的第二信号输入端以及所述C单元CE的第一信号输入端相连接；

所述第二传输门TG2的信号输出端分别与所述第二输入分离反相器IINV2的信号输出端、所述第二钟控输入分离反相器CG-IINV2的第一信号输入端、所述第一钟控输入分离反相器CG-IINV1的第二信号输入端以及所述C单元CE的第二信号输入端相连接；

所述第三传输门TG3的信号输出端分别与所述第三输入分离反相器IINV3的信号输出端、所述第三钟控输入分离反相器CG-IINV3的第一信号输入端、所述第二钟控输入分离反相器CG-IINV2的第二信号输入端以及所述C单元CE的第三信号输入端相连接；

所述第四传输门TG4的信号输出端分别与所述第四输入分离反相器IINV4的信号输出端、所述第四钟控输入分离反相器CG-IINV4的第一信号输入端、所述第三钟控输入分离反相器CG-IINV3的第二信号输入端以及所述C单元CE的第四信号输入端相连接。

所述第一钟控输入分离反相器CG-IINV1的信号输出端分别与所述第一输入分离反相器IINV1的第二信号输入端和所述第二输入分离反相器IINV2的第一信号输入端连接；所述第二钟控输入分离反相器CG-IINV2的信号输出端分别与所述第二输入分离反相器IINV2的第二信号输入端和所述第三输入分离反相器IINV3的第一信号输入端连接；所述第三钟控输入分离反相器CG-IINV3的信号输出端分别与所述第三输入分离反相器IINV3的第二信号输入端和所述第四输入分离反相器IINV4的第一信号输入端连接；所述第四钟控输入分离反相器CG-IINV4的信号输出端分别与所述第四输入分离反相器IINV4的第二信号输入端和所述第一输入分离反相器IINV1的第一信号输入端连接。所述C单元CE的信号输出端与所述输出级反相器的信号输入端连接；所述输出级反相器的信号输出端作为所述锁存器的数据输出端。

本发明相对于现有技术的有益效果在于：

(1)通过八组相互反馈的输入分离反相器构建高可靠性数据存储反馈环，不但能够实现对三个节点翻转的有效容忍，而且能够实现对双节点翻转和单节点翻转的有效容忍。

(2)功耗和面积开销较低。通过使用时钟门控技术减少电流竞争，降低功耗开销；使用较少数目的晶体管进行构建，降低面积开销。

附图说明

图1为实施例1提供的一种三节点翻转容忍的锁存器电路原理图。

图2是输入分离反相器电路原理图。

图3是输入分离反相器的符号表示图。

图4是钟控输入分离反相器原理图。

图5是钟控输入分离反相器的符号表示图。

图6是四输入C单元的电路原理图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不用于限定本发明。

实施例1：

每个传输门包括信号输入端、信号输出的和时钟信号输入端和反相时钟信号输入端。每个输入分离反相器包括第一信号输入端、第二信号输入端和信号输出端。

每个钟控输入分离反相器包括第一信号输入端、第二信号输入端、时钟信号输入端、反相时钟信号输入端和信号输出端。

C单元包括第一信号输入端、第二信号输入端、第三信号输入端、第四信号输入端和信号输出端。

输出级反相器包括信号输入端和信号输出端。

如图1所示，其中，所述四个传输门分别为具有相同时钟的：第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4；所述四个输入分离反相器分别为：第一输入分离反相器IINV1、第二输入分离反相器IINV2、第三输入分离反相器IINV3、第四输入分离反相器IINV4；所述四个钟控输入分离反相器分别为具有相同时钟的：第一钟控输入分离反相器CG-IINV1、第二钟控输入分离反相器CG-IINV2、第三钟控输入分离反相器CG-IINV3、第四钟控输入分离反相器CG-IINV4。

所述第一传输门TG1的信号输入端、所述第二传输门TG2的信号输入端、所述第三传输门TG3的信号输入端以及所述第四传输门TG4的信号输入端相连接，连接点作为所述锁存器的数据输入端即D端。

所述第一传输门TG1的信号输出端N1分别与所述第一输入分离反相器IINV1的信号输出端、所述第一钟控输入分离反相器CG-IINV1的第一信号输入端、所述第四钟控输入分离反相器CG-IINV4的第二信号输入端以及所述C单元CE的第一信号输入端相连接。

所述第二传输门TG2的信号输出端N3分别与所述第二输入分离反相器IINV2的信号输出端、所述第二钟控输入分离反相器CG-IINV2的第一信号输入端、所述第一钟控输入分离反相器CG-IINV1的第二信号输入端以及所述C单元CE的第二信号输入端相连接。

所述第三传输门TG3的信号输出端N5分别与所述第三输入分离反相器IINV3的信号输出端、所述第三钟控输入分离反相器CG-IINV3的第一信号输入端、所述第二钟控输入分离反相器CG-IINV2的第二信号输入端以及所述C单元CE的第三信号输入端相连接。

所述第四传输门TG4的信号输出端N7分别与所述第四输入分离反相器IINV4的信号输出端、所述第四钟控输入分离反相器CG-IINV4的第一信号输入端、所述第三钟控输入分离反相器CG-IINV3的第二信号输入端以及所述C单元CE的第四信号输入端相连接。

所述第一钟控输入分离反相器CG-IINV1的信号输出端N2分别与所述第一输入分离反相器IINV1的第二信号输入端和所述第二输入分离反相器IINV2的第一信号输入端连接。所述第二钟控输入分离反相器CG-IINV2的信号输出端N4分别与所述第二输入分离反相器IINV2的第二信号输入端和所述第三输入分离反相器IINV3的第一信号输入端连接。所述第三钟控输入分离反相器CG-IINV3的信号输出端N6分别与所述第三输入分离反相器IINV3的第二信号输入端和所述第四输入分离反相器IINV4的第一信号输入端连接。所述第四钟控输入分离反相器CG-IINV4的信号输出端N8分别与所述第四输入分离反相器IINV4的第二信号输入端和所述第一输入分离反相器IINV1的第一信号输入端连接。所述C单元CE的信号输出端与所述输出级反相器INV的信号输入端连接；所述输出级反相器INV的信号输出端作为所述锁存器的数据输出端即Q端。

输入分离反相器的具体结构如下：

如图2所示，所述输入分离反相器由一个PMOS管和一个NMOS管组成，分别为第一PMOS管MP1和第一NMOS管MN1；其中，第一PMOS管MP1的栅极即为所述输入分离反相器的第一信号输入端，第一NMOS管MN1的栅极即为所述输入分离反相器的第二信号输入端；第一PMOS管MP1的漏极与第一NMOS管MN1的漏极相连接，连接点为输入分离反相器电路的信号输出端；第一PMOS管MP1的源极和衬底均连接电源；第一NMOS管MN1的源极和衬底均接地。

输入分离反相器的符号表示图如图3所示。

表1输入分离反相器真值表

第一输入端I1	第二输入端I2	输出端Out
			0	0	1
0	1	取决于输入信号的强弱*
			1	0	保持不变
1	1	0

*注：两个输入I1、I2中1强就输出0，0强就输出1，输入有竞争关系，并且通常是因为输入发生了软错误。

上述表1是输入分离反相器真值表。由该表可知，当所有信号输入端的逻辑值相同时，输入分离反相器的信号输出端Out将输出与输入相反的逻辑值，此时C单元表现为反相器；当第一信号输入端I1和第二信号输入端I2分别为0和1状态时，信号输出端Out取决于输入信号的强弱，即两个输入I1、I2中1强就输出0，0强就输出1，输入有竞争关系，并且通常是因为输入发生了软错误。当第一信号输入端I1和第二信号输入端I2分别为1和0状态时，信号输出端Out进入保持状态，输出先前状态下的逻辑值。由此可见，输入分离反相器同样可以用来屏蔽节点的逻辑值翻转，避免输入端翻转的逻辑值传播至输出端Out。

钟控输入分离反相器的具体结构如下：

如图4所示，所述钟控输入分离反相器由两个PMOS管和两个NMOS管组成；其中，两个PMOS管分别为第二PMOS管MP2和第三PMOS管MP3，两个NMOS管分别为第二NMOS管MN2和第三NMOS管MN3。

其中，第二PMOS管MP2的栅极即为所述钟控输入分离反相器的第一信号输入端，第三PMOS管MP3的栅极即为所述钟控输入分离反相器的时钟信号输入端；第二NMOS管MN2的栅极即为所述钟控输入分离反相器的反向时钟信号输入端；第三NMOS管MN3的栅极即为所述钟控输入分离反相器的第二信号输入端；第三PMOS管MP3的漏极与第二NMOS管MN2的漏极相连接，连接点为所述钟控输入分离反相器的信号输出端。

第二PMOS管MP2的漏极与第三PMOS管MP3的源极相连接，第二NMOS管MN2的源极与第三NMOS管MN3的漏极相连接，第二PMOS管MP2的源极、第二PMOS管MP2的衬底、第三PMOS管MP3的衬底均连接电源；第二NMOS管MN2的衬底、第三NMOS管MN3的衬底、第三NMOS管MN3的源极均接地。

钟控输入分离反相器的符号表示图如图5所示。

表2钟控输入分离反相器真值表

*注：两个输入I1、I2中1强就输出0，0强就输出1，输入有竞争关系且通常是因为输入发生了软错误。

上述表2是钟控输入分离反相器真值表。由该表可知，当时钟信号CLK和反相时钟信号CLKB分别为0和1状态时，钟控输入分离反相器与上述输入分离反相器(非钟控的)逻辑功能完全相同。当时钟信号CLK和反相时钟信号CLKB分别为1和0状态时，信号输出端Out进入保持状态，输出先前状态下的逻辑值。由此可见，钟控输入分离反相器同样可以用来屏蔽节点的逻辑值翻转，避免输入端翻转的逻辑值传播至输出端Out。

C单元的具体结构如下：

如图6所示，所述C单元由四个PMOS管和四个NMOS管组成；其中，四个PMOS管分别为第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7，四个NMOS管分别为第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7组成。

其中，第四PMOS管MP4的栅极与第四NMOS管MN4的栅极相连接，连接点为C单元的第一信号输入端；第五PMOS管MP5的栅极与第五NMOS管MN5的栅极相连接，连接点为C单元的第二信号输入端；第六PMOS管MP6的栅极与第六NMOS管MN6的栅极相连接，连接点为C单元的第三信号输入端；第七PMOS管MP7的栅极与第七NMOS管MN7的栅极相连接，连接点为C单元的第四信号输入端；第七PMOS管MP7的漏极与第四NMOS管MN4的漏极相连接，连接点为C单元的信号输出端。

第四PMOS管MP4的漏极与第五PMOS管MP5的源极相连接；第五PMOS管MP5的漏极与第六PMOS管MP6的源极相连接；第六PMOS管MP6的漏极与第七PMOS管MP7的源极相连接；第四NMOS管MN4的源极与第五NMOS管MN5的漏极相连接；第五NMOS管MN5的源极与第六NMOS管MN6的漏极相连接；第六NMOS管MN6的源极与第七NMOS管MN7的漏极相连接；第四PMOS管MP4的源极、第四PMOS管MP4的衬底、第五PMOS管MP5的衬底、第六PMOS管MP6的衬底、第七PMOS管MP7的衬底均连接电源；第四NMOS管MN4的衬底、第五NMOS管MN5的衬底、第六NMOS管MN6的衬底、第七NMOS管MN7的衬底、第七NMOS管MN7的源极均接地。

表3四输入C单元的真值表

第一输入端I1	第二输入端I2	第三输入端I3	第四输入端I4	输出端Out
					0	0	0	0	1
0	0	0	1	保持不变
					0	0	1	0	保持不变
0	0	1	1	保持不变
					0	1	0	0	保持不变
0	1	0	1	保持不变
					0	1	1	0	保持不变
0	1	1	1	保持不变
					1	0	0	0	保持不变
1	0	0	1	保持不变
					1	0	1	0	保持不变
1	0	1	1	保持不变
					1	1	0	0	保持不变
1	1	0	1	保持不变
					1	1	1	0	保持不变
1	1	1	1	0

上述表3是四输入C单元的真值表。由该表可知，当所有信号输入端的逻辑值相同时，信号输出端Out将输出与输入相反的逻辑值，此时C单元表现为反相器；除了上述情况时，信号输出端Out进入保持状态，输出先前状态下的逻辑值。由此可见，C单元可以用来屏蔽节点的逻辑值翻转，避免输入端翻转的逻辑值传播至输出端Out。

下面首先对本实施例所提供的锁存器在未发生任何节点翻转时的工作原理进行说明，具体的工作原理如下：

当CLK为高电平、CLKB为低电平时，该锁存器处于透明模式。此时，第一传输门TG1导通、第二传输门TG2导通、第三传输门TG3导通、第四传输门TG4导通；锁存器的数据输入端D端口输入的数据通过传输门TG1、TG2、TG3、TG4分别到达N1、N3、N5、N7信号节点。接下来，N1、N3、N5、N7四个信号节点分别驱动C单元的第一信号输入端、第二信号输入端、第三信号输入端、第四信号输入端，因此C单元的信号输出端的信号可知。与此同时，C单元的信号输出端的信号直接驱动反相器的输入，而反相器输出的数据即为锁存器输出端Q端口输出的数据。注意到，在透明模式下，由于使用了钟控技术，第一钟控输入分离反相器CG-IINV1、第二钟控输入分离反相器CG-IINV2、第三钟控输入分离反相器CG-IINV3和第四钟控输入分离反相器CG-IINV4中的钟控晶体管全部关闭，故所有钟控输入分离反相器的信号输出端即N2、N4、N6、N8信号节点不会产生反馈数据。因此，能够避免透明模式下生成数据存储反馈环从而减少电流竞争用以有效减少电路功耗。

当CLK为低电平、CLKB为高电平时，该锁存器处于锁存模式。此时，第一传输门TG1关断、第二传输门TG2关断、第三传输门TG3关断、第四传输门TG4关断；并且第一钟控输入分离反相器CG-IINV1、第二钟控输入分离反相器CG-IINV2、第三钟控输入分离反相器CG-IINV3和第四钟控输入分离反相器CG-IINV4中的钟控晶体管全部导通，故所有钟控输入分离反相器的信号输出端即N2、N4、N6、N8信号节点会产生反馈数据，这些反馈数据源自锁存器工作在透明模式下的N1、N3、N5、N7信号节点的数据。接下来，所有的输入分离反相器IINV1、IINV2、IINV3、IINV4以及所有的钟控输入分离反相器CG-IINV1、CG-IINV2、CG-IINV3、CG-IINV4之间达到这样一种互相反馈的规则：每一个反相器的信号输出端都被反馈至下一个反相器的第一信号输入端，同时反馈到以它本身为起始点的逆时针倒数第一个(它本身不计数)反相器的第二信号输入端。显然，所有反相器的第一信号输入端和第二信号输入端只被反馈一次，由此构成若干数据反馈环，从而实现数据的有效存储。注意到，由于N1、N3、N5、N7四个信号节点分别驱动C单元的第一信号输入端、第二信号输入端、第三信号输入端、第四信号输入端，因此C单元的信号输出端的信号可知。与此同时，C单元的信号输出端的信号直接驱动反相器的输入，而反相器输出的数据即为锁存器输出端Q端口输出的数据。另一方面，由于使用了时钟门控技术，功耗开销较低。此外，由于使用的晶体管数目较少，面积开销较低。

接下来讨论本实施例提供的锁存器工作在锁存模式下的容错机制。需要说明的是，本发明在讨论容错机制时均以存储1为例，即在未发生任何错误的情况下，N2＝N4＝N6＝N8＝0并且Q＝N1＝N3＝N5＝N7＝1。

下面对本发明所提出的锁存器在发生三个节点同时翻转时的容错原理进行说明。经分析可知，三节点翻转的情形共有四类，第一类是锁存器中左侧田型结构的节点间均有间隔型，此类节点均能够完全自恢复。如<N1,N3,N5>，<N2,N4,N6>等。第二类是锁存器中左侧田型结构的节点间无间隔型，此类节点均不能自恢复，如<N1,N2,N3>，<N3,N4,N5>等。第三类是锁存器中左侧田型结构的两个节点无间隔但第三个节点与它们的间隔均较大，此类节点有些能够完全自恢复，如<N4,N7,N8>；有些能够部分(节点)自恢复，如<N3,N6,N7>；有些完全不能自恢复，如<N4,N6,N7>。但是上述三种情形都不会造成C单元的输入全部发生翻转，因此C单元仍输出正确的值，故该锁存器能够容忍三节点翻转。第四类是锁存器中左侧田型结构发生双节点翻转并且Q也同时发生翻转。下面首先对上述示范性三节点翻转的容忍过程进行说明，然后再对第四类情况的容忍过程进行说明。

针对第一类，以<N1,N3,N5>为例进行分析。在<N1,N3,N5>发生翻转的瞬间，N2,N4,N6,N7,N8没有立即受到影响，由于N2,N8为IINV1输入并且N1为IINV1的输出，因此N1能自恢复。同理，N2,N4和N4,N6分别为IINV2和IINV3的输入并且N3和N5分别为IINV2和IINV3的输出，因此N3,N5也能自恢复。显然，C单元的所有输入都保持正确的逻辑值，因此锁存器的输出端Q不会受到影响。

针对第二类，以<N1,N2,N3>为例进行分析。在<N1,N2,N3>发生翻转的瞬间，即CG-IINV1的所有输入和输出全部翻转，并且CG-IINV1的错误的输出N2(即1)又通过IINV1反馈给错误的N1(即0)，由此构成错误的反馈回路即错误被锁存，因此N1,N2,N3均无法自恢复。但是N5,N7等节点并不会受到影响，亦即C单元的输入只有N1,N3发生了翻转，因此C单元仍输出正确的值。显然，锁存器的输出端Q不会受到影响。针对第三类，分别以<N4,N7,N8>，<N3,N6,N7>，以及<N4,N6,N7>为例分别进行分析。当N4,N7,N8同时翻转，由于N4由原值0翻转为1将导致IINV3中的晶体管全部关闭，并不影响IINV3的输出N5，同时N3没有受到影响，所以N4能够通过CG-IINV2自恢复。另一方面，N8由原值0翻转为1将导致IINV1中的晶体管全部关闭，并不会立即影响N1的原值1，因此N8能够通过CG-IINV4的NMOS管输出0(强0)。由于N7由原值1暂时翻转为0，故N8能够通过CG-IINV4的PMOS管输出1(弱1)。但是，N8的强0会中和弱1，因此N8仍然保持为原值0。与此同时，N7由原值1翻转为0将导致CG-IINV3中的晶体管全部关闭，并不会立即影响N6的原值0，因此N7能够通过IINV4自恢复。显然，C单元的所有输入都保持正确的逻辑值，因此锁存器的输出端Q不会受到影响。

当N3,N6,N7同时翻转，N3由原值1翻转为0将导致CG-IINV1中晶体管全部关闭，不会影响到N2的原值0，故N3通过IINV2输出1(强1)。在N6,N7翻转的时刻，N4的原值0没有立即受到影响，故IINV2的输入全部正确，因此N3能够自恢复。在N6,N7翻转的时刻，N5为原值1，故CG-IINV3中的晶体管全部关闭，N6将保持为翻转的值1。此时，N4和N6分别为0和1，故IINV3中的晶体管全部打开从而导致N5的值不定。在N6,N7翻转的时刻，N8为原值0，故IINV4中的晶体管全部关闭，N7将保持为翻转的值0。综上所述，C单元的所有输入并未全部发生翻转，显然C单元仍输出正确的值，故该锁存器容忍<N3,N6,N7>翻转。

当N4,N6,N7同时翻转，即IINV3的输入均发生翻转，故N5发生翻转，即IINV3的输入也均发生翻转，故N6将保持翻转的值。当N4,N6,N7同时翻转时，N2的原值0没有受到影响，此时N4发生翻转将导致IINV2中所有晶体管打开，N3进入不定值状态。因N5由原值1翻转为0，故N4无法通过CG-IINV2自恢复即N4将保持翻转的值。当N4,N6,N7同时翻转时，N8的原值0没有受到影响，此时N6发生翻转将导致IINV4中所有晶体管关闭，N7翻转后将保值错误的0。当N4,N6,N7同时翻转时，N1的原值1没有受到影响，故CG-IINV4中所有晶体管打开，N8进入不定值状态。由于已述N3进入不定值状态，且N1的原值1没有受到影响，故CG-IINV1中所有晶体管关闭将使N2保持原值0。由于已述N8进入不定值状态，且N2的原值0，故IINV1中所有晶体管关闭将使N保持原值1。综上所述，C单元的所有输入并未全部发生翻转，显然C单元仍输出正确的值，故该锁存器容忍<N4,N6,N7>翻转。

针对第四类，如果能够说明除了Q以外的节点对发生双节点翻转时该锁存器都能够在输出端Q端输出正确的值，那么三节点翻转导致的错误Q将被恢复为正确的值，因此该锁存器就能够完全容忍第四类情况对应的三节点翻转。下面就对该锁存器(不包含Q)的双节点翻转的容忍情况进行说明。

由于该锁存器左侧田型结构具有对称性，共有如下三种双节点翻转的情况。第一种情况是由节点N2、N4、N6、N8中的两个组成的节点对，共有6对。特别注意到，N2、N4、N6、N8分别为四个钟控输入分离反相器的输出，并且它们都处于田型结构的四周的顶点上。由于节点对<N2,N6>vs.<N4,N8>、<N8,N2>vs.<N4,N6>，以及<N2,N4>vs.<N6,N8>都是对称的节点对，因此，我们只需要考虑<N8,N2>、<N4,N8>，以及<N6,N8>。又由于<N8,N2>和<N8,N6>是对称的，所以我们仅考虑<N4,N8>和<N8,N2>。<N4,N8>发生DNU(即双节点翻转)前，N8＝N4＝0，IINV1和IINV3中的PMOS管导通。<N4,N8>发生DNU后，即N4和N8暂时从0翻转为1，IINV1和IINV3中的PMOS管暂时关闭，但N1和N5仍保持着原来的正确数据。<N4,N8>发生DNU前，N2＝N6＝0，IINV2和IINV4中的PMOS管导通，N3和N7的输出为1(强1)。<N4,N8>发生DNU后，即N4和N8暂时从0翻转为1，IINV2和IINV4中的NMOS管暂时导通，N3和N7暂时输出0(弱0)。但是N3和N7的强1会中和弱0，因此N3和N7仍保持正确数据。因为CG-IINV2和CG-IINV4的输入都保持了正确数据，所以CG-IINV2和CG-IINV4的输出N4和N8能够自恢复。类似地，当<N8,N2>发生DNU，该节点对也可自恢复。由此可见，针对第一种情况，该锁存器能够完全容忍不包含Q的双节点翻转。第二种情况是由节点N1、N3、N5、N7中的两个组成的节点对，共有6对。类似地，针对第二种情况，该锁存器也能够完全容忍不包含Q的双节点翻转。

第三种情况是由N2、N4、N6、N8中的一个节点和N1、N3、N5、N7中的一个节点组成的节点对发生DNU，共有16对。由于N2、N4、N6、N8是对称的，因此我们只考虑<N8,N1>、<N8,N3>、<N8,N5>、<N8,N7>四个节点对。又因为<N8,N1>vs.<N8,N7>，以及<N8,N3>vs.<N8,N5>是对称的，所以只需考虑<N8,N1>和<N8,N3>发生DNU的情况。<N8,N1>发生DNU前，N8＝N6＝0，IINV4中的PMOS管导通，N7输出1。<N8,N1>发生DNU时，N8从0翻转为1，N1从1翻转为0。此时IINV4中的NMOS管导通。如果N8不能自恢复，IINV4中晶体管全部导通将使N7输出不定并且CG-IINV3中的晶体管将全部关闭从而N6被保持为正确的0。下面就说明N8不能自恢复。由上所述，N7只可能为正确的1或者输出不定，这将使CG-IINV4中的PMOS管关闭，因此无法恢复发生翻转的N8，即N8被保持为错误的1。因此，N1不可能通过IINV1中的PMOS管恢复为正确值1。因为<N8,N1>发生DNU时，N3的原值1未受影响。此时，N1的错误0无法自恢复将导致CG-IINV1中的晶体管全部导通，即N2进入不定值状态。又因为<N8，N1>发生DNU时，N4的原值0未受影响，所以IINV2的输出N3仍保持正确的数据1，从而进一步使CG-IINV1输出不定值。综上所述，C单元的所有输入并未都发生翻转，显然C单元仍输出正确值，故该锁存器能够容忍<N8，N1>发生DNU。类似地当<N8,N3>发生DNU，该锁存器仍然容忍。由此可见，该锁存器对于第三种情况是DNU可容忍的。由此可见，针对第三种情况，该锁存器也能够完全容忍不包含Q的双节点翻转，从而验证了上述第四类(发生三节点翻转时该锁存器仍然能够容忍)的情况。

由上述论证可知，本发明提供的锁存器能够完全容忍不包含Q的双节点翻转。对于包含Q的双节点翻转(即左侧田型结构中有单个节点发生翻转并且与此同时Q也发生翻转)，如果能够说明除了Q以外的单节点发生翻转时该锁存器都能够在输出端Q端输出正确的值，那么双节点翻转导致的错误Q将被恢复为正确的值，因此该锁存器就能够完全容忍包含Q双节点翻转。由于上面已论证该锁存器能够完全容忍不包含Q的双节点翻转，因此该锁存器必然能够完全容忍不包含Q的单节点翻转。也就是说，该锁存器不但能够完全容忍不包含Q的双节点翻转，而且也能够完全容忍包含Q的双节点翻转。亦即，该锁存器能够完全容忍双节点翻转，显然也能够完全容忍单节点翻转。

综上所述，本发明提供了一种能够容忍三节点翻转的锁存器电路设计方案，由此提高了锁存器电路的可靠性。经过分析验证，该锁存器不但能够容忍三节点翻转，而且也能够有能够双节点翻转和单节点翻转。另一方面，由于使用了较少数目的晶体管和时钟门控技术，降低了锁存器的面积开销和功耗开销。该发明适用于高可靠性的集成电路与系统，可广泛应用于航天航空等对锁存器可靠性和开销要求较高的需求领域。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种可容忍三节点翻转的锁存器，其特征在于，包括：四个传输门、四个输入分离反相器、四个钟控输入分离反相器、一个C单元和一个输出级反相器；

其中，所述四个传输门分别为具有相同时钟的：第一传输门(TG1)、第二传输门(TG2)、第三传输门(TG3)、第四传输门(TG4)；所述四个输入分离反相器分别为：第一输入分离反相器(IINV1)、第二输入分离反相器(IINV2)、第三输入分离反相器(IINV3)、第四输入分离反相器(IINV4)；所述四个钟控输入分离反相器分别为具有相同时钟的：第一钟控输入分离反相器(CG-IINV1)、第二钟控输入分离反相器(CG-IINV2)、第三钟控输入分离反相器(CG-IINV3)、第四钟控输入分离反相器(CG-IINV4)；

所述第一传输门(TG1)的信号输入端、所述第二传输门(TG2)的信号输入端、所述第三传输门(TG3)的信号输入端以及所述第四传输门(TG4)的信号输入端相连接，连接点作为所述锁存器的数据输入端；

所述第一传输门(TG1)的信号输出端分别与所述第一输入分离反相器(IINV1)的信号输出端、所述第一钟控输入分离反相器(CG-IINV1)的第一信号输入端、所述第四钟控输入分离反相器(CG-IINV4)的第二信号输入端以及所述C单元(CE)的第一信号输入端相连接；所述第二传输门(TG2)的信号输出端分别与所述第二输入分离反相器(IINV2)的信号输出端、所述第二钟控输入分离反相器(CG-IINV2)的第一信号输入端、所述第一钟控输入分离反相器(CG-IINV1)的第二信号输入端以及所述C单元(CE)的第二信号输入端相连接；所述第三传输门(TG3)的信号输出端分别与所述第三输入分离反相器(IINV3)的信号输出端、所述第三钟控输入分离反相器(CG-IINV3)的第一信号输入端、所述第二钟控输入分离反相器(CG-IINV2)的第二信号输入端以及所述C单元(CE)的第三信号输入端相连接；所述第四传输门(TG4)的信号输出端分别与所述第四输入分离反相器(IINV4)的信号输出端、所述第四钟控输入分离反相器(CG-IINV4)的第一信号输入端、所述第三钟控输入分离反相器(CG-IINV3)的第二信号输入端以及所述C单元(CE)的第四信号输入端相连接；

所述第一钟控输入分离反相器(CG-IINV1)的信号输出端分别与所述第一输入分离反相器(IINV1)的第二信号输入端和所述第二输入分离反相器(IINV2)的第一信号输入端连接；所述第二钟控输入分离反相器(CG-IINV2)的信号输出端分别与所述第二输入分离反相器(IINV2)的第二信号输入端和所述第三输入分离反相器(IINV3)的第一信号输入端连接；所述第三钟控输入分离反相器(CG-IINV3)的信号输出端分别与所述第三输入分离反相器(IINV3)的第二信号输入端和所述第四输入分离反相器(IINV4)的第一信号输入端连接；所述第四钟控输入分离反相器(CG-IINV4)的信号输出端分别与所述第四输入分离反相器(IINV4)的第二信号输入端和所述第一输入分离反相器(IINV1)的第一信号输入端连接；

所述C单元(CE)的信号输出端与所述输出级反相器的信号输入端连接；所述输出级反相器的信号输出端作为所述锁存器的数据输出端。

2.根据权利要求1所述的可容忍三节点翻转的锁存器，其特征在于：所述输入分离反相器由一个PMOS管和一个NMOS管组成，分别为第一PMOS管(MP1)和第一NMOS管(MN1)；其中，第一PMOS管(MP1)的栅极即为所述输入分离反相器的第一信号输入端，第一NMOS管(MN1)的栅极即为所述输入分离反相器的第二信号输入端；第一PMOS管(MP1)的漏极与第一NMOS管(MN1)的漏极相连接，连接点为输入分离反相器电路的信号输出端；第一PMOS管(MP1)的源极和衬底均连接电源；第一NMOS管(MN1)的源极和衬底均接地。

3.根据权利要求1所述的可容忍三节点翻转的锁存器，其特征在于：

所述钟控输入分离反相器由两个PMOS管和两个NMOS管组成；其中，两个PMOS管分别为第二PMOS管(MP2)和第三PMOS管(MP3)，两个NMOS管分别为第二NMOS管(MN2)和第三NMOS管(MN3)；

其中，第二PMOS管(MP2)的栅极即为所述钟控输入分离反相器的第一信号输入端，第三PMOS管(MP3)的栅极即为所述钟控输入分离反相器的时钟信号输入端；第二NMOS管(MN2)的栅极即为所述钟控输入分离反相器的反向时钟信号输入端；第三NMOS管(MN3)的栅极即为所述钟控输入分离反相器的第二信号输入端；第三PMOS管(MP3)的漏极与第二NMOS管(MN2)的漏极相连接，连接点为所述钟控输入分离反相器的信号输出端；

第二PMOS管(MP2)的漏极与第三PMOS管(MP3)的源极相连接，第二NMOS管(MN2)的源极与第三NMOS管(MN3)的漏极相连接，第二PMOS管(MP2)的源极、第二PMOS管(MP2)的衬底、第三PMOS管(MP3)的衬底均连接电源；第二NMOS管(MN2)的衬底、第三NMOS管(MN3)的衬底、第三NMOS管(MN3)的源极均接地。

4.根据权利要求1-3任一项所述的可容忍三节点翻转的锁存器，其特征在于：所述C单元由四个PMOS管和四个NMOS管组成；其中，四个PMOS管分别为第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)，四个NMOS管分别为第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)组成；

其中，第四PMOS管(MP4)的栅极与第四NMOS管(MN4)的栅极相连接，连接点为C单元的第一信号输入端；第五PMOS管(MP5)的栅极与第五NMOS管(MN5)的栅极相连接，连接点为C单元的第二信号输入端；第六PMOS管(MP6)的栅极与第六NMOS管(MN6)的栅极相连接，连接点为C单元的第三信号输入端；第七PMOS管(MP7)的栅极与第七NMOS管(MN7)的栅极相连接，连接点为C单元的第四信号输入端；第七PMOS管(MP7)的漏极与第四NMOS管(MN4)的漏极相连接，连接点为C单元的信号输出端；

第四PMOS管(MP4)的漏极与第五PMOS管(MP5)的源极相连接；第五PMOS管(MP5)的漏极与第六PMOS管(MP6)的源极相连接；第六PMOS管(MP6)的漏极与第七PMOS管(MP7)的源极相连接；第四NMOS管(MN4)的源极与第五NMOS管(MN5)的漏极相连接；第五NMOS管(MN5)的源极与第六NMOS管(MN6)的漏极相连接；第六NMOS管(MN6)的源极与第七NMOS管(MN7)的漏极相连接；第四PMOS管(MP4)的源极、第四PMOS管(MP4)的衬底、第五PMOS管(MP5)的衬底、第六PMOS管(MP6)的衬底、第七PMOS管(MP7)的衬底均连接电源；第四NMOS管(MN4)的衬底、第五NMOS管(MN5)的衬底、第六NMOS管(MN6)的衬底、第七NMOS管(MN7)的衬底、第七NMOS管(MN7)的源极均接地。